JP3633647B2 - 直並列データ変換装置 - Google Patents
直並列データ変換装置 Download PDFInfo
- Publication number
- JP3633647B2 JP3633647B2 JP09142494A JP9142494A JP3633647B2 JP 3633647 B2 JP3633647 B2 JP 3633647B2 JP 09142494 A JP09142494 A JP 09142494A JP 9142494 A JP9142494 A JP 9142494A JP 3633647 B2 JP3633647 B2 JP 3633647B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel data
- data
- bits
- bit
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Facsimile Transmission Control (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【産業上の利用分野】
本発明は、同期信号を含むシリアルデータを発生する発生装置と、中央処理回路を有する処理装置との間に接続され、同期信号を検出してシリアルデータをパラレルデータに変換する装置に係わり、特に特有の同期信号にも対応できる直並列データ変換装置に関する。
【0002】
【従来の技術】
ファクシミリ装置などの通信装置、および各種制御装置などの電子回路を用いる装置では、中央処理回路を含む主要回路を1つのLSI(大規模集積回路)とし、スキャナやキーボードなどの入力装置、プリンタやディスプレイなどの出力装置、RAMやROMなどの記憶装置を接続して1つの装置とする場合が多い。
【0003】
図8はファクシミリ装置の構成を示すブロック図の一部を示す。1はシステムコントロール部で1チップ内にファクシミリ制御およびモデム制御機能を有する。2はシステムコントロール部1が実施する動作を表すプログラムを格納するROM、3はRAMであり、4はスキャナ、5はプリンタ、6は網制御装置である。7はパネルマイコンで液晶表示モジュール8、LED表示9、スイッチマトリックス10の制御を行う。11はキーボードである。パネルマイコン7よりキーボード11までをまとめて以降入出力装置23と称する。システムコントロール部1内において、20はDSP(ディジタル信号処理プロセッサ)で全体の制御を行う。21はモデム用アナログ回路、22は入出力装置23とシリアル通信をするシリアルインタフェース回路で、本発明はこの回路22に関するものである。システムコントロール部1には、この外、接続される装置との各種インタフェース、メモリ、制御回路など多数の回路が設けられているが以下の説明に直接関係ないので省略する。
【0004】
シリアルインタフェース回路22は入出力装置23からのシリアル信号をパラレル信号に変換するS/P変換部とDSP20からのパラレル信号をシリアル信号に変換するP/S変換部を有している。入出力装置23からシリアルデータをDSP20に送信する場合、図9で示す方法が用いられる。(A)は非同期方式でスタートビットの次にデータのビットを送り、最後にパリティビットと2つのストップビットを送り送信の終了を示す。(B)は同期式で8ビット(1バイト)又は16ビット(2バイト)で表される同期信号の次に1バイト〜2バイト単位のデータが続き、最後に同期信号が続くもので、同期信号は一例として7E(16進表示)などと決まっているものである。(C)は同期式で1〜2バイトで表示される同期信号の次に1〜2バイトのデータが続いて信号が終了し、その後再び同様の形式で信号が発生する方式である。システムコントロール部1は、このような標準的な同期又は非同期信号に対応して作成されており、このような信号を発生する入出力装置23との接続が可能になっている。
【0005】
【発明が解決しようとする課題】
入出力装置23の中には上述した標準的な同期信号を出力せず、その装置特有の同期信号を出力するように製作されているものがある。例えば、8ビットの同期信号の場合50(16進表示)としたり、5X(16進表示でXを表す4ビットは何でもよい)としたりする場合である。このような場合、シリアルインタフェース回路22をこれに合わせてLSIとすると、このLSIはその入出力装置23以外の入出力装置と接続できなくなり、汎用性が著しく減少する。また、同期信号で5Xというように識別機能を有する特定部分が同期信号を表す全ビットより少ない場合、特定部分以外のビット(この場合Xのビット)は何ら役に立っていなかった。
【0006】
本発明は上述の問題点に鑑みてなされたもので、特定の同期信号を出力する装置にも対応でき、さらに同期信号の内、特定部分で同期信号を検出できる場合は、特定部分以外のビットにデータを入れて同期信号をデータ信号として利用できる直並列データ変換装置を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するために、同期信号を含むシリアルデータをクロック毎にパラレルデータに変換する変換手段と、前記パラレルデータをその構成ビット数のクロック毎に格納し、中央処理回路を有する処理装置により読み出されるバッファ装置と、予め所定ビット数からなる同期信号を示す設定値を記憶するシンクレジスタと、前記パラレルデータの所定部分をマスクするマスク手段と、前記パラレル信号のマスクされていない特定部分を検出し、該検出された特定部分と前記シンクレジスタ内の設定値とを比較することにより同期信号を検出する検出手段と、前記同期信号が検出された後、所定数のクロック数目に出力されるパラレルデータより実際のデータとして前記バッファ装置に格納するよう指示する指示手段とを備え、前記中央処理装置は前記マスク手段に対してマスクする部分を可変に設定可能であり、さらに前記指示手段に対して前記所定のクロック数を可変に設定可能にしたものである。
【0009】
【作用】
変換手段ではシリアルデータをクロック毎にパラレルデータに変換する。このため隣接するパラレルデータは1ビットしか異ならない。そこで変換手段から出力されるパラレルデータをパラレルデータを構成するビット数、例えば、8ビットで構成される場合は8クロック毎にバッファ装置に取り込む。これにより各パラレルデータは重複したデータを含まないデータとなる。変換手段で変換されたパラレルデータに同期信号の特定部分が含まれていると検出手段により同期信号を検出したものとし、この特定部分は中央処理回路によって接続される装置に応じた値に設定される。これにより、接続される装置に応じた特定部分をプログラムで中央処理回路に指示することにより、特定の同期信号を出力する装置を接続することができ、直並列データ変換装置および中央処理回路を有する処理装置を含むLSIの汎用性が向上する。
【0010】
また、検出手段が同期信号の特定部分を検出した後、所定のクロック数目に出力されるパラレルデータおよびこれを基準にパラレルデータを構成するビット数のクロック毎のパラレルデータをバッファに格納することにより、同期信号を構成するビットでシリアル信号において最初に出力されたビットから所定のクロック数を除いた以降のビットを構成要素とするパラレルデータをバッファに格納することができる。同期信号の特定部分以外に有効なデータを入れておき、所定のクロック数を0とすれば同期信号をパラレルデータとしてバッファに格納でき、特定部分以外のデータを利用できる。また、特定部分についてもバッファに多数のパラレルデータを格納する場合、特定部分を検出してデータの最初の位置を知ることができる。また所定のクロック数を特定部分のビット数と同じにすると、特定部分が除かれたパラレルデータが得られる。
【0011】
【実施例】
以下、本発明の実施例について図面を参照して説明する。
【0012】
図1は本実施例の直並列データ変換部とその関連部とを示すブロック図である。本図は図8のDSP20とシリアルインタフェース22および入出力装置23を表す。シリアルインタフェース22は、DSP20から出力されるパラレルデータをシリアルデータに変換するP/S変換部25と、入出力装置23から出力されるシリアルデータをパラレルデータに変換するS/P変換部26、P/S変換部25へ入力するパラレルデータ、S/P変換部26から出力されるパラレルデータのアドレスを示すアドレスデコーダ27、全体を制御するメインコントローラ28、バス29、シリアルデータ線30、リード/ライト線、アドレス線、クロック線からなる。
【0013】
図2は本実施例のS/P変換部26の構成を示すブロック図である。S/P変換回路31は入出力装置23からのシリアルデータをパラレルデータに変換する回路で本実施例では16ビットのパラレルデータに変換する。図3はS/P変換回路31の動作を説明する図で、簡単のため、シリアルデータを4ビットのパラレルデータに変換する場合を示す。シリアルデータはLSBファーストで最下位のビットより送られてくるものとする。シリアルデータはパラレルデータの最上位となる第3ビットより入り、1クロック毎に第2ビット、第1ビット、第0ビットに降下してゆく。最初の4ビットのシリアルデータが入ったところで1つのパラレルデータが完成し、以降1ビット入るごとに1ビットづつ下位ビットにシフトしてゆく。パラレルデータの4ビット毎に(4クロック毎で図の▲4▼と▲8▼の位置)パラレルデータを取り出せばシリアルデータの各ビットはパラレルデータの各ビットと1対1に対応したデータとなる。
【0014】
バッファ32はA,Bの2段で構成され、各段に16ビットのパラレルデータが格納され、A段に入ったデータはB段に移された後DSP20に読み出されてゆく。本実施例ではバッファ32を2段としたが、段数は状況に応じ変更できる。シンクパターン検出回路33はS/P変換回路31で変換されたパラレルデータの同期信号を検出する回路で、16ビットの同期信号を表すシンクパターンを格納するシンクレジスタ、シンクパターンのうち特定の部分のビットのみ比較し、他は比較しないようにする(マスクをかける)マスクレジスタ、および比較器から構成される。シンクレジスタへのシンクパターンの設定、マスクレジスタへのマスクの設定はDSP20より設定される。
【0015】
ビットシフト回路34は、シンクパターン検出回路33で16ビットのシンクパターン(または、この内のマスクされていない特定部分)を検出したときから、所定のクロック数目にS/P変換回路31から出力されるパラレルデータを指定する回路で、この所定のクロック数nを設定するnビットシフトレジスタが設けられている。図3で説明したように1クロック毎に1ビットづつシフトしたデータがパラレルデータとして出力されるのでnビットシフトレジスタと言う。この所定のクロック数nはDSP20から設定される。
【0016】
ビットシフト回路34の動作を図3を用いて説明する。シンクパターンはパラレルデータを構成する4ビットよりなり、シリアルデータの最初の4ビットで構成された▲4▼のパラレルデータが同期信号(シンクパターン)を表すものとする。このシンクパターンの内、シリアルデータの最初のデータ(▲1▼の1)が特定部分を表し、これで同期信号を認識できるようにすると、これに続く▲2▼の1、▲3▼の0、▲4▼の1、▲5▼の1……を有効なデータを表す信号として利用できる。(なお、従来は同期信号はデータを表す信号として利用していなかった。)それゆえシリアルデータの最初の▲1▼の1を除いた以降のシリアルデータをパラレルデータとして用いる場合、▲4▼の時点より1クロック目に出力される▲5▼の時点のパラレルデータ、この4クロック後の▲9▼のパラレルデータ……をバッファ32に取り入れるようにする。以上はn=1の場合を説明したが、図3の場合はn=0〜4まで設定できる。n=0の場合は▲4▼の時点のパラレルデータとなりn=4の場合は▲8▼の時点のパラレルデータからパラレルデータをバッファ32に取り入れることになる。実施例のパラレルデータは16ビットを用いるのでn=0〜16となる。
【0017】
内部コントロール回路35はバッファ32を制御する回路で、S/P変換回路31より出力されるパラレルデータの内必要なパラレルデータの取り込み、A段からB段へのパラレルデータの移動の指示、およびビットシフト回路34からの指定によるパラレルデータの取り込み指示を行う。このようにしてバッファ32に取り込まれたパラレルデータはDSP20より順次読み出される。
【0018】
次に本実施例で使用される16ビットのパラレルデータにおける同期信号の検出、つまりシンクパターンの検出について説明する。まず、シリアルデータとこの16進数表示について説明する。図4はシリアルデータと16進表示との関係を示す。シリアルデータはLSBファースト、すなわち最下位のビットから(図4の左端のビットから)送信されてくる。シリアルデータの4ビットは16進数の1桁を表し、4つの桁は図のように送信順と逆に16進表示される。
【0019】
シンクパターンの検出にあたっては、シンクパターン検出回路33のレジスタにDSP20から次のような設定がなされる。
▲1▼DSP20より16ビットの任意のシンクパターンをシンクレジスタに設定する。
▲2▼シンクレジスタに設定した16ビットのシンクパターンの内どのビットをマスクするかをマスクレジスタに設定する。マスクするビットはS/P変換回路31から出力されるパラレルデータの対応するビットと比較しないことを表し、マスクしてないビットを比較する。このマスクしてないビットが同期信号の特定部分である。つまり特定部分を得るためにマスクレジスタを用いる。
【0020】
図5はシリアルデータとシンクパターンにマスクしたマスク後のシンクパターンを表す。(A)はシンクレジスタに設定されたシンクパターンを5555(16進数表示)とし、マスクレジスタにはFFFFを設定し、シリアルデータと比較する場合を示す。マスクレジスタの各Fは対応するシンクパターンの4ビットにマスクしないことを表す。つまりFFFFのマスクは、マスクせずシンクレジスタに設定された5555が比較の基準となるシンクパターンであることを表す。シリアルデータは5555となっているのでマスクされたシンクパターンと一致し、シンクパターンとして認識される。
【0021】
(B)はマスクをF00Fとした場合である。この0はマスクをかけることを意味し、0に該当する4ビットの値はドントケア、つまり「1」でも「0」でもよいことを示し、これを「X」で表す。マスクされたシンクパターン5XX5とシリアルデータの5XX5は一致し、シンクパターンとして認識される。この場合、5XX5の前後の5の部分が特定部分を表す。
【0022】
以上の説明はマスクとしてFと0を用い、対応する4ビットごとのマスクの有無を表示したが、マスクとして対応する4ビットに対し、0〜Fまでの値を用いれば、各ビットごとのマスクができる。例えばFの代わりにEを用いればシリアルデータの最初から1ビット目をマスクできる。このようにしてパラレルデータの16ビット中任意のビットを特定部分として設定することができる。設定する特定部分は(B)に示すように連続したビットでなくてもよい。なお、一般には特定部分として、16ビットの内、シリアルデータで表して最初のビットから連続した数ビットが用いられる。
【0023】
次にシンクパターンを検出したパラレルデータおよびそれ以降のパラレルデータのバッファ32への取り込みについて説明する。これはシンクパターン検出回路33のシンクレジスタ、マスクレジスタの設定と共にビットシフト回路34のビットシフトレジスタに所定のクロック数nをDSP20より設定する。
【0024】
図6は図5(A)と同じくレジスタの設定値を5555、マスクレジスタお設定をFFFFとし、所定のクロック数n=0、つまりシンクパターンも全てバッファに取り込むようにした場合である。シンクパターンより後のパラレルデータは、シンクパターンより16クロック毎(16ビット毎)に出力されるパラレルデータが取り込まれる。
【0025】
図7はシンクレジスタの設定値を555Dとし、マスクレジスタの設定値を000Fとし、特定部分をシリアルデータの最初の4ビットとしたシンクパターンを用い、所定のクロック数nを4、つまり特定部分のビット数とした場合である。マスクは000Fなのでシンクパターンの最初の4ビット(16数表示でD)のみが比較の対象となる。シリアルデータの最初の16ビットがパラレルデータとして出力されたとき、シンクパターン検出回路33によって特定部分Dが先頭にあり、マスクされたシンクパターンと一致していることが検出されると、このパラレルデータより4クロック目に出力されるパラレルデータA555、これより16クロック目の4AAA、以降16クロック毎に出されるパラレルデータがバッファ32に取り込まれる。なお、n=16のときはシンクパターンより16クロック目のパラレルデータから格納されることになる。図7では1点鎖線で示すAAAAのパラレルデータから取り込まれることになる。
【0026】
このように所定のクロック数nを0より16まで任意に設定することによりシンクパターンの検出後から16クロックまでの間、任意のクロックの位置で発生するパラレルデータを取り込むことができる。このパラレルデータはシリアルデータの最初の16ビットの内、設定したクロック数をnとすると、最初のn個のビットを除いてn+1個目のビットから16個のビットごとに構成されたものである。特定部分は同期を検出した後は利用しないものとし、これ以降のビットはデータを表すものとすれば、データを表すビットのみからなるパラレルデータを得ることができる。
【0027】
上述の実施例ではバッファ32には16ビットのパラレルデータとして取り込む場合を説明したが、パラレルデータの幅を8ビット、32ビット等を用いる場合も本発明は適用できる。また同期信号から取り除くビットは特定部分として説明したが特定部分と関係なくnをパラレルデータを構成するビット数以内で自由に選択できる。
【0028】
【発明の効果】
以上の説明から明らかなように、本発明は、接続される装置の発生する同期信号に合わせて、これを検出する基準を設定することができるので、接続できる装置の選択範囲が広がり、本発明の変換装置を含むLSIの汎用性を広げることができる。また、同期信号を構成するビットでシリアル信号において、最初に出力されたビットから所定のクロック数のビットを除いた以降のビットを構成要素とするパラレルデータを取り出すことができるので、同期信号を識別性を有する特定部分と有効なデータを記憶する部分とで構成し、有効なデータを記憶する部分をパラレルデータとして取り出すことが可能となる。
【図面の簡単な説明】
【図1】本実施例の直並列データ変換部とその関連部とを示すブロック図
【図2】本実施例の構成を示すブロック図
【図3】シリアル/パラレル変換を説明する図
【図4】シリアルデータと16進数表示との関係を示す図
【図5】シンクパターンの特定部分より同期信号を認識する説明図
【図6】同期信号を認識した後、同期信号およびそれ以降のシリアルデータをパラレルデータに変換してバッファに取り込む場合の説明図
【図7】同期信号を認識した後、同期信号のシリアルデータで最初から4ビットを除いた以降のデータをパラレルデータとしてバッファに取り込んだ場合の説明図
【図8】ファクシミリ装置の構成の一部を示すブロック図
【図9】シリアルデータを送信する場合のデータ送信方式を示す図
【符号の説明】
20 DSP
22 シリアルインタフェース回路
23 入出力装置
25 P/S変換部
26 S/P変換部
31 S/P変換回路
32 バッファ
33 シンクパターン検出回路
34 ビットシフト回路
35 内部コントロール回路
Claims (1)
- 同期信号を含むシリアルデータをクロック毎にパラレルデータに変換する変換手段と、前記パラレルデータをその構成ビット数のクロック毎に格納し、中央処理回路を有する処理装置により読み出されるバッファ装置と、予め所定ビット数からなる同期信号を示す設定値を記憶するシンクレジスタと、前記パラレルデータの所定部分をマスクするマスク手段と、前記パラレル信号のマスクされていない特定部分を検出し、該検出された特定部分と前記シンクレジスタ内の設定値とを比較することにより同期信号を検出する検出手段と、前記同期信号が検出された後、所定数のクロック数目に出力されるパラレルデータより実際のデータとして前記バッファ装置に格納するよう指示する指示手段とを備え、前記中央処理装置は前記マスク手段に対してマスクする部分を可変に設定可能であり、さらに前記指示手段に対して前記所定のクロック数を可変に設定可能であることを特徴とする直並列データ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09142494A JP3633647B2 (ja) | 1994-04-28 | 1994-04-28 | 直並列データ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09142494A JP3633647B2 (ja) | 1994-04-28 | 1994-04-28 | 直並列データ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07295786A JPH07295786A (ja) | 1995-11-10 |
JP3633647B2 true JP3633647B2 (ja) | 2005-03-30 |
Family
ID=14026001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09142494A Expired - Fee Related JP3633647B2 (ja) | 1994-04-28 | 1994-04-28 | 直並列データ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3633647B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3792408B2 (ja) | 1998-09-01 | 2006-07-05 | セイコーエプソン株式会社 | シリアルパラレル変換装置、半導体装置、電子機器及びデータ伝送システム |
US7659838B2 (en) * | 2005-08-03 | 2010-02-09 | Altera Corporation | Deserializer circuitry for high-speed serial data receivers on programmable logic device integrated circuits |
US10440160B2 (en) * | 2018-02-27 | 2019-10-08 | Microchip Technology Incorporated | Scramble of payload and preamble in 10SPE with synchronous and self-synchronous scrambling |
-
1994
- 1994-04-28 JP JP09142494A patent/JP3633647B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07295786A (ja) | 1995-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3633647B2 (ja) | 直並列データ変換装置 | |
JP5076454B2 (ja) | シリアルデータ受信回路、シリアルデータ受信装置、およびシリアルデータ受信方法 | |
JP3269415B2 (ja) | Crc演算回路 | |
JP3052848B2 (ja) | フレーム同期保護回路 | |
SU960897A1 (ru) | Устройство дл контрол цифровых датчиков | |
JPH05191297A (ja) | シリアル/パラレル変換回路 | |
JPH0650478B2 (ja) | デ−タ圧縮記憶方式 | |
SU648984A1 (ru) | Устройство дл обработки данных переменной длины | |
JPH10315548A (ja) | データ処理装置および方法ならびに、印刷装置 | |
KR930006746B1 (ko) | 어드레서블 래치를 이용한 축차비교형 a/d변환장치 | |
SU744546A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код | |
JPH03110627A (ja) | データ照合回路 | |
JPH0637847A (ja) | シリアルデータ送信機及び受信機 | |
JPH05207099A (ja) | データ通信装置 | |
JPH09161400A (ja) | スクランブル解除回路 | |
JPS63141415A (ja) | 並直列変換回路 | |
JPH02135825A (ja) | シリアル・パラレル変換方法 | |
JPH05216985A (ja) | データ密度変換回路 | |
JPS6297027A (ja) | 表示コントロ−ラを有する情報処理装置 | |
JPH02306725A (ja) | コード変換方法及びその装置 | |
JPH07250052A (ja) | フレームパターン検出装置 | |
JPS6352236A (ja) | デ−タ変換処理方式 | |
JPH0916513A (ja) | データ転送方法 | |
JPH0370028A (ja) | シリアルデータの論理演算回路 | |
JPS61224731A (ja) | 変化点検出方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040723 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041130 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041221 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |