JP2004354127A - トリガ回路 - Google Patents
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Abstract
【課題】パターンデータを数値に変換することにより、一致検出比較だけではなく大小比較も行い、数値範囲指定によりトリガ信号を出力できるトリガ回路を提供すること。
【解決手段】トリガがかかると測定データをメモリに記録し、記録した測定データを波形データに加工して表示する波形測定装置で用いられるトリガ回路であって、
入力アナログ電圧をデジタル化するアナログ比較器と、
このアナログ比較器が出力するデジタルパターンを数値化する数値変換器と、この数値変換器から変換出力される数値と設定値とを比較するデジタル比較器と、
デジタル比較器の比較結果に基づきトリガ信号を出力するトリガ発生器、
を設けたことを特徴とするもの。
【選択図】 図１
【解決手段】トリガがかかると測定データをメモリに記録し、記録した測定データを波形データに加工して表示する波形測定装置で用いられるトリガ回路であって、
入力アナログ電圧をデジタル化するアナログ比較器と、
このアナログ比較器が出力するデジタルパターンを数値化する数値変換器と、この数値変換器から変換出力される数値と設定値とを比較するデジタル比較器と、
デジタル比較器の比較結果に基づきトリガ信号を出力するトリガ発生器、
を設けたことを特徴とするもの。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、トリガ回路に関し、詳しくは、測定信号などが任意に設定されるトリガ条件を満たした場合にトリガ信号を出力するように構成されたトリガ回路に関するものである。
【０００２】
【従来の技術】
例えばデジタルオシロスコープでは、入力される測定信号波形に対して予め所定のトリガ条件を設定しておき、測定信号波形がそのトリガ条件を満たした時点でトリガ信号を生成出力し、出力されたトリガ信号に基づいて測定データのメモリへの取り込みや波形表示処理などの所定の処理を実行させるように構成されている。
【０００３】
図８は、従来のトリガ回路の一例を示すブロック図である。図８において、複数ｎ個のアナログ比較器１１〜１ｎは、それぞれ入力される電圧と参照電圧を比較して、それらの比較結果をパターン生成回路２に出力する。
【０００４】
パターン生成回路２は、アナログ比較器１１〜１ｎから入力される各データの不要ビットのマスクやエッジの検出などのパターン生成処理を行い、生成したパターンを一致検出回路３の一方の入力端子に出力する。
【０００５】
一致検出回路３の他方の入力端子には、ＣＰＵ４により設定された設定値パターンが入力されている。一致検出回路３は、これらパターン生成回路２で生成されたパターンとＣＰＵ４により設定された設定値パターンとを比較し、一致／不一致の比較結果情報をトリガ発生回路５に出力する。
【０００６】
トリガ発生回路５は、一致検出回路３から入力される比較結果情報に基づき、パターン生成回路２で生成されたパターンとＣＰＵ４により設定された設定値パターンとが一致した場合にのみ波形整形されたトリガ信号を出力する。
【０００７】
【特許文献１】
特開２００１−４６６７
【０００８】
特許文献１には、シリアル通信データを受け付け、特定のプロトコルに基づいてパラレルパターン化した後、パターンの一致検出結果に基づいてトリガ信号を出力するトリガ検出回路を含む構成の発明が開示されている。
【０００９】
【発明が解決しようとする課題】
しかし、図８の構成回路では、測定対象である入力信号をパターン化して扱っているので、一致検出回路３はパターンの一致または不一致しか検出できないという問題点がある。
一方、波形観測においては、もともとアナログ的な物理量をデジタルパターン化する変換器や測定センサの出力を観測する場合がある。例えば、Ａ／Ｄ変換器の出力は、アナログ量をＮｂｉｔパラレルのデジタルパターンに変換するデバイスと言える。
【００１０】
さらに、このパターンをＩ２Ｃと呼ばれる２線式の通信手段やＳＰＩと呼ばれる３線式のシリアルデータとして出力する場合もある。また、マイクロプロセッサを内蔵した測定センサでは、センシングしたデータをＣＡＮ等の特定の通信プロトコルで他のデバイスに出力するものもある。
【００１１】
これらのデジタルパターンは何らかの物理量単位を基準とした比例序数を表すことから、大小比較することは有効であるが、図８の構成回路では大小比較を実現できない。
【００１２】
デジタルパターンの中には伝送制御符号やデータ以外に、送信側と受信側の同期を取ることを目的としたパターンを挿入するものがある。デジタルパターンから同期符号を取り出して同期信号を再生するクロック再生回路を搭載することにより、このようなデジタルパターンも対応可能となる。
【００１３】
本発明は、このような問題点を解決するものであり、パターンデータを数値に変換することにより、一致検出比較だけではなく大小比較も行い、数値範囲指定によりトリガ信号を出力できるトリガ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成する請求項１の発明は、
トリガがかかると測定データをメモリに記録し、記録した測定データを波形データに加工して表示する波形測定装置で用いられるトリガ回路であって、
入力アナログ電圧をデジタル化するアナログ比較器と、
このアナログ比較器が出力するデジタルパターンを数値化する数値変換器と、この数値変換器から変換出力される数値と設定値とを比較するデジタル比較器と、
デジタル比較器の比較結果に基づきトリガ信号を出力するトリガ発生器、
を設けたことを特徴とする。
【００１５】
請求項２の発明は、請求項１記載のトリガ回路において、
前記数値変換器に入力されるパターンデータは、複数のアナログ比較器の出力で生成されたものであることを特徴とする。
【００１６】
請求項３の発明は、請求項１または２記載のトリガ回路において、
前記数値変換器は、入力されるデジタルパターンを予め定められたプロトコルに基づいて、数値変換することを特徴とする。
【００１７】
請求項４の発明は、請求項１から請求項３のいずれかに記載のトリガ回路において、
入力デジタルパターンから同期クロックを抽出してクロックを再生し、再生した同期クロックによりデジタルパターンを取得することを特徴とする。
【００１８】
これらにより、数値範囲指定によりトリガ信号を出力できるトリガ回路が実現できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の形態の一例を示すトリガ回路のブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、アナログ比較器１１〜１ｎは入力電圧と参照電圧を比較し、その結果をデータとして数値変換器６に入力する。
【００２０】
数値変換器６は、アナログ比較器１１〜１ｎの出力データを大小比較が可能な数値に変換するものであり、その変換データフォーマットはＣＰＵ７により前もって数値変換設定データとして設定される。数値変換器６で変換された数値データは、デジタル比較器８の一方の入力端子に入力される。
【００２１】
デジタル比較器８は、数値変換器６で変換された数値とＣＰＵ７により前もって設定された設定値との大小比較および等号比較演算機能を有する。比較演算の種類は、前もってＣＰＵ７により比較演算設定データに基づき設定される。デジタル比較器８の比較結果は、トリガ発生器９に入力される。
【００２２】
トリガ発生器９は、デジタル比較器８の比較結果に波形整形処理を施して、トリガ信号として出力する。
【００２３】
図２は本発明の他の実施形態例を示すブロック図である。アナログ比較器１０は、入力された電圧と参照電圧を比較し、その比較結果をシリアルデータとしてプロトコル変換器１１に出力する。
【００２４】
プロトコル変換器１１は、アナログ比較器１０から入力されるシリアルデータをパラレルデータに変換し、数値変換器１２に出力する。ここで、プロトコル変換器１１のプロトコルはＣＡＮ，Ｉ２Ｃ，ＵＳＢ，ＵＡＲＴ，ＨＤＬＣなどの一般的なシリアルプロトコルに対応するものであり、ＣＰＵ１３により前もって設定される。
【００２５】
図３は、プロトコル変換器１１の具体例を示すブロック図である。シリアルデータは、スタッフビット除去回路１１ａに入力されるとともにクロック再生回路１１ｂにも入力される。クロック再生回路１１ｂには、外部クロックも入力される。スタッフビット除去回路１１ａはシリアルデータからスタッフビットを除去し、クロック再生回路１１ｂは外部クロックが有効でない場合、シリアルデータからクロック再生を行う。外部クロックが有効な場合はそのまま外部クロックを出力クロックとする。
【００２６】
スタッフビット除去回路１１ａの出力データはシリアルパラレル変換回路１１ｃに入力され、クロック再生回路１１ｂの出力クロックはシリアルパラレル変換回路１１ｃおよびプロトコル解析回路１１ｄに入力される。プロトコル解析回路１１ｄはデータの取り出し処理をプロトコルにて決められた規約に従って行い、シリアルパラレル変換回路１１ｃはシリアルデータをパラレルデータに変換して数値変換器１２に出力する。
【００２７】
数値変換器１２は、プロトコル変換器１１の出力データを大小比較が可能な数値に変換するものであり、その変換データフォーマットはＣＰＵ１３により前もって数値変換設定データとして設定される。数値変換器１２で変換された数値データは、デジタル比較器１４の一方の入力端子に入力される。
【００２８】
図４は、数値変換器１２の具体例を示すブロック図である。ＢＩＴ並べ替え回路１２ａはデータのＢＩＴ並びを修正し、形式変換回路１２ｂは各種のデータ形式（ＡＳＣＩＩコード，ＢＣＤコード，Ｇｒａｙコード，Ｂｉｎａｒｙコード，浮動小数点形式など）を数値に変換する。
【００２９】
デジタル比較器１４は、数値変換器１２で変換された数値とＣＰＵ１３により前もって設定された設定値との大小比較および等号比較演算機能を有する。比較演算の種類は、前もってＣＰＵ１３により比較演算設定データに基づき設定される。デジタル比較器１４の比較結果は、トリガ発生器１５に入力される。
【００３０】
図５は、デジタル比較器１４の具体例を示すブロック図である。デジタル比較器１４は、数値Ｘと設定値Ａについて大小比較を行うコンパレータ１４ａと、数値Ｘと設定値Ａについて一致比較を行うコンパレータ１４ｂと、数値Ｘと設定値Ｂについて大小比較を行うコンパレータ１４ｃと、数値Ｘと設定値Ｂについて一致比較を行うコンパレータ１４ｄと、これら各コンパレータ１４ａ〜１４ｄの出力データに対して論理演算を行うロジック１４ｅとで構成されている。
【００３１】
そして、数値Ｘが範囲Ａ＜Ｘ＜Ｂにあるときにトリガ出力を行うのであれば設定値Ａ，Ｂをそれぞれ設定し、比較演算設定にあたっては“＜”と“＞”の比較結果の論理積を演算するように設定する。なお、浮動小数点形式では、比較不能な値（例えば無限大と無限大、ある数値と非数など）を比較した場合に、トリガを発生するかしないか、比較結果が不定であることの明示などに対応できるように処理する回路が追加される。
【００３２】
トリガ発生器１５は、デジタル比較器１４の比較結果に波形整形処理を施し、トリガ信号として出力する。
【００３３】
これら図１または図２のように構成することにより、従来と同様に数値変換器６で変換出力されるデジタル値と比較値が一致した時にトリガを掛けることができるのに加えて、数値変換器６で変換出力されるデジタル値に対してある範囲を設定してトリガを掛けることもできる。
【００３４】
図６は、本発明の応用例を示す概念図である。図６のデジタル値トリガブロック１６は図１全体の構成に対応するトリガ回路である。このデジタル値トリガブロック１６を構成するアナログ比較器１１〜１ｎには、ｎビットパラレルデータの各ビットデータを入力する。デジタル値トリガブロック１６は、ｎビットパラレルデータの値がトリガ範囲ＴＬＨまたはＴＬＬを越えたことを検出し、これらの時点をトリガ点ＴＰ１およびＴＰ２としてトリガ信号をトリガ処理回路１７に出力する。これにより、トリガ処理回路１７は、トリガ点ＴＰ１およびＴＰ２において、波形の取り込みなどの所定の処理を実行する。
【００３５】
図７は、本発明の他の応用例を示す概念図である。図７のデジタル値トリガブロック２１は図２全体の構成に対応するトリガ回路である。このデジタル値トリガブロック２１を構成するアナログ比較器１０の入力信号としては、センサ１８のアナログ出力信号がＡ／Ｄ変換器１９によりｎビットパラレルデータに変換された後にパラレル・シリアル変換器２０でシリアル化されて入力される。デジタル値トリガブロック２１は、センサ１８のアナログ出力信号とデジタル比較器１４に設定される比較演算設定値との比較結果に応じてトリガ信号をトリガ処理回路２２に出力する。これにより、トリガ処理回路２２はトリガ信号に基づいて波形の取り込みなどの所定の処理を実行する。
【００３６】
なお、本発明の用途は、デジタルオシロスコープなどの各種測定器のトリガ回路やセンサの出力信号の監視に限るものではなく、例えばアクチュエータのデジタル制御信号など、デジタル伝送される各種のデジタル制御信号の監視にも有効である。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、パターンデータを数値に変換することにより、一致検出比較だけではなく大小比較も行い、数値範囲指定によりトリガ信号を出力できるトリガ回路を提供することができ、デジタルオシロスコープをはじめとする各種の測定器のトリガ回路や、センサ出力やアクチュエータのデジタル制御信号などの監視用としても好適である。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】本発明の他の実施形態例を示すブロック図である。
【図３】図２におけるプロトコル変換器１１の具体例を示すブロック図である。
【図４】数値変換器１２の具体例を示すブロック図である。
【図５】デジタル比較器１４の具体例を示すブロック図である。
【図６】本発明の応用例を示す概念図である。
【図７】本発明の他の応用例を示す概念図である。
【図８】従来のトリガ回路の一例を示すブロック図である。
【符号の説明】
１１〜１ｎ アナログ比較器
６，１２ 数値変換器
７，１３ ＣＰＵ
８，１４ デジタル比較器
９，１５ トリガ発生器
１１ プロトコル変換器
１６，２１ デジタル値トリガブロック
１７，２２ トリガ処理回路
１８ センサ
１９ Ａ／Ｄ変換器
２０ パラレル・シリアル変換器
【発明の属する技術分野】
本発明は、トリガ回路に関し、詳しくは、測定信号などが任意に設定されるトリガ条件を満たした場合にトリガ信号を出力するように構成されたトリガ回路に関するものである。
【０００２】
【従来の技術】
例えばデジタルオシロスコープでは、入力される測定信号波形に対して予め所定のトリガ条件を設定しておき、測定信号波形がそのトリガ条件を満たした時点でトリガ信号を生成出力し、出力されたトリガ信号に基づいて測定データのメモリへの取り込みや波形表示処理などの所定の処理を実行させるように構成されている。
【０００３】
図８は、従来のトリガ回路の一例を示すブロック図である。図８において、複数ｎ個のアナログ比較器１１〜１ｎは、それぞれ入力される電圧と参照電圧を比較して、それらの比較結果をパターン生成回路２に出力する。
【０００４】
パターン生成回路２は、アナログ比較器１１〜１ｎから入力される各データの不要ビットのマスクやエッジの検出などのパターン生成処理を行い、生成したパターンを一致検出回路３の一方の入力端子に出力する。
【０００５】
一致検出回路３の他方の入力端子には、ＣＰＵ４により設定された設定値パターンが入力されている。一致検出回路３は、これらパターン生成回路２で生成されたパターンとＣＰＵ４により設定された設定値パターンとを比較し、一致／不一致の比較結果情報をトリガ発生回路５に出力する。
【０００６】
トリガ発生回路５は、一致検出回路３から入力される比較結果情報に基づき、パターン生成回路２で生成されたパターンとＣＰＵ４により設定された設定値パターンとが一致した場合にのみ波形整形されたトリガ信号を出力する。
【０００７】
【特許文献１】
特開２００１−４６６７
【０００８】
特許文献１には、シリアル通信データを受け付け、特定のプロトコルに基づいてパラレルパターン化した後、パターンの一致検出結果に基づいてトリガ信号を出力するトリガ検出回路を含む構成の発明が開示されている。
【０００９】
【発明が解決しようとする課題】
しかし、図８の構成回路では、測定対象である入力信号をパターン化して扱っているので、一致検出回路３はパターンの一致または不一致しか検出できないという問題点がある。
一方、波形観測においては、もともとアナログ的な物理量をデジタルパターン化する変換器や測定センサの出力を観測する場合がある。例えば、Ａ／Ｄ変換器の出力は、アナログ量をＮｂｉｔパラレルのデジタルパターンに変換するデバイスと言える。
【００１０】
さらに、このパターンをＩ２Ｃと呼ばれる２線式の通信手段やＳＰＩと呼ばれる３線式のシリアルデータとして出力する場合もある。また、マイクロプロセッサを内蔵した測定センサでは、センシングしたデータをＣＡＮ等の特定の通信プロトコルで他のデバイスに出力するものもある。
【００１１】
これらのデジタルパターンは何らかの物理量単位を基準とした比例序数を表すことから、大小比較することは有効であるが、図８の構成回路では大小比較を実現できない。
【００１２】
デジタルパターンの中には伝送制御符号やデータ以外に、送信側と受信側の同期を取ることを目的としたパターンを挿入するものがある。デジタルパターンから同期符号を取り出して同期信号を再生するクロック再生回路を搭載することにより、このようなデジタルパターンも対応可能となる。
【００１３】
本発明は、このような問題点を解決するものであり、パターンデータを数値に変換することにより、一致検出比較だけではなく大小比較も行い、数値範囲指定によりトリガ信号を出力できるトリガ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成する請求項１の発明は、
トリガがかかると測定データをメモリに記録し、記録した測定データを波形データに加工して表示する波形測定装置で用いられるトリガ回路であって、
入力アナログ電圧をデジタル化するアナログ比較器と、
このアナログ比較器が出力するデジタルパターンを数値化する数値変換器と、この数値変換器から変換出力される数値と設定値とを比較するデジタル比較器と、
デジタル比較器の比較結果に基づきトリガ信号を出力するトリガ発生器、
を設けたことを特徴とする。
【００１５】
請求項２の発明は、請求項１記載のトリガ回路において、
前記数値変換器に入力されるパターンデータは、複数のアナログ比較器の出力で生成されたものであることを特徴とする。
【００１６】
請求項３の発明は、請求項１または２記載のトリガ回路において、
前記数値変換器は、入力されるデジタルパターンを予め定められたプロトコルに基づいて、数値変換することを特徴とする。
【００１７】
請求項４の発明は、請求項１から請求項３のいずれかに記載のトリガ回路において、
入力デジタルパターンから同期クロックを抽出してクロックを再生し、再生した同期クロックによりデジタルパターンを取得することを特徴とする。
【００１８】
これらにより、数値範囲指定によりトリガ信号を出力できるトリガ回路が実現できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の形態の一例を示すトリガ回路のブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、アナログ比較器１１〜１ｎは入力電圧と参照電圧を比較し、その結果をデータとして数値変換器６に入力する。
【００２０】
数値変換器６は、アナログ比較器１１〜１ｎの出力データを大小比較が可能な数値に変換するものであり、その変換データフォーマットはＣＰＵ７により前もって数値変換設定データとして設定される。数値変換器６で変換された数値データは、デジタル比較器８の一方の入力端子に入力される。
【００２１】
デジタル比較器８は、数値変換器６で変換された数値とＣＰＵ７により前もって設定された設定値との大小比較および等号比較演算機能を有する。比較演算の種類は、前もってＣＰＵ７により比較演算設定データに基づき設定される。デジタル比較器８の比較結果は、トリガ発生器９に入力される。
【００２２】
トリガ発生器９は、デジタル比較器８の比較結果に波形整形処理を施して、トリガ信号として出力する。
【００２３】
図２は本発明の他の実施形態例を示すブロック図である。アナログ比較器１０は、入力された電圧と参照電圧を比較し、その比較結果をシリアルデータとしてプロトコル変換器１１に出力する。
【００２４】
プロトコル変換器１１は、アナログ比較器１０から入力されるシリアルデータをパラレルデータに変換し、数値変換器１２に出力する。ここで、プロトコル変換器１１のプロトコルはＣＡＮ，Ｉ２Ｃ，ＵＳＢ，ＵＡＲＴ，ＨＤＬＣなどの一般的なシリアルプロトコルに対応するものであり、ＣＰＵ１３により前もって設定される。
【００２５】
図３は、プロトコル変換器１１の具体例を示すブロック図である。シリアルデータは、スタッフビット除去回路１１ａに入力されるとともにクロック再生回路１１ｂにも入力される。クロック再生回路１１ｂには、外部クロックも入力される。スタッフビット除去回路１１ａはシリアルデータからスタッフビットを除去し、クロック再生回路１１ｂは外部クロックが有効でない場合、シリアルデータからクロック再生を行う。外部クロックが有効な場合はそのまま外部クロックを出力クロックとする。
【００２６】
スタッフビット除去回路１１ａの出力データはシリアルパラレル変換回路１１ｃに入力され、クロック再生回路１１ｂの出力クロックはシリアルパラレル変換回路１１ｃおよびプロトコル解析回路１１ｄに入力される。プロトコル解析回路１１ｄはデータの取り出し処理をプロトコルにて決められた規約に従って行い、シリアルパラレル変換回路１１ｃはシリアルデータをパラレルデータに変換して数値変換器１２に出力する。
【００２７】
数値変換器１２は、プロトコル変換器１１の出力データを大小比較が可能な数値に変換するものであり、その変換データフォーマットはＣＰＵ１３により前もって数値変換設定データとして設定される。数値変換器１２で変換された数値データは、デジタル比較器１４の一方の入力端子に入力される。
【００２８】
図４は、数値変換器１２の具体例を示すブロック図である。ＢＩＴ並べ替え回路１２ａはデータのＢＩＴ並びを修正し、形式変換回路１２ｂは各種のデータ形式（ＡＳＣＩＩコード，ＢＣＤコード，Ｇｒａｙコード，Ｂｉｎａｒｙコード，浮動小数点形式など）を数値に変換する。
【００２９】
デジタル比較器１４は、数値変換器１２で変換された数値とＣＰＵ１３により前もって設定された設定値との大小比較および等号比較演算機能を有する。比較演算の種類は、前もってＣＰＵ１３により比較演算設定データに基づき設定される。デジタル比較器１４の比較結果は、トリガ発生器１５に入力される。
【００３０】
図５は、デジタル比較器１４の具体例を示すブロック図である。デジタル比較器１４は、数値Ｘと設定値Ａについて大小比較を行うコンパレータ１４ａと、数値Ｘと設定値Ａについて一致比較を行うコンパレータ１４ｂと、数値Ｘと設定値Ｂについて大小比較を行うコンパレータ１４ｃと、数値Ｘと設定値Ｂについて一致比較を行うコンパレータ１４ｄと、これら各コンパレータ１４ａ〜１４ｄの出力データに対して論理演算を行うロジック１４ｅとで構成されている。
【００３１】
そして、数値Ｘが範囲Ａ＜Ｘ＜Ｂにあるときにトリガ出力を行うのであれば設定値Ａ，Ｂをそれぞれ設定し、比較演算設定にあたっては“＜”と“＞”の比較結果の論理積を演算するように設定する。なお、浮動小数点形式では、比較不能な値（例えば無限大と無限大、ある数値と非数など）を比較した場合に、トリガを発生するかしないか、比較結果が不定であることの明示などに対応できるように処理する回路が追加される。
【００３２】
トリガ発生器１５は、デジタル比較器１４の比較結果に波形整形処理を施し、トリガ信号として出力する。
【００３３】
これら図１または図２のように構成することにより、従来と同様に数値変換器６で変換出力されるデジタル値と比較値が一致した時にトリガを掛けることができるのに加えて、数値変換器６で変換出力されるデジタル値に対してある範囲を設定してトリガを掛けることもできる。
【００３４】
図６は、本発明の応用例を示す概念図である。図６のデジタル値トリガブロック１６は図１全体の構成に対応するトリガ回路である。このデジタル値トリガブロック１６を構成するアナログ比較器１１〜１ｎには、ｎビットパラレルデータの各ビットデータを入力する。デジタル値トリガブロック１６は、ｎビットパラレルデータの値がトリガ範囲ＴＬＨまたはＴＬＬを越えたことを検出し、これらの時点をトリガ点ＴＰ１およびＴＰ２としてトリガ信号をトリガ処理回路１７に出力する。これにより、トリガ処理回路１７は、トリガ点ＴＰ１およびＴＰ２において、波形の取り込みなどの所定の処理を実行する。
【００３５】
図７は、本発明の他の応用例を示す概念図である。図７のデジタル値トリガブロック２１は図２全体の構成に対応するトリガ回路である。このデジタル値トリガブロック２１を構成するアナログ比較器１０の入力信号としては、センサ１８のアナログ出力信号がＡ／Ｄ変換器１９によりｎビットパラレルデータに変換された後にパラレル・シリアル変換器２０でシリアル化されて入力される。デジタル値トリガブロック２１は、センサ１８のアナログ出力信号とデジタル比較器１４に設定される比較演算設定値との比較結果に応じてトリガ信号をトリガ処理回路２２に出力する。これにより、トリガ処理回路２２はトリガ信号に基づいて波形の取り込みなどの所定の処理を実行する。
【００３６】
なお、本発明の用途は、デジタルオシロスコープなどの各種測定器のトリガ回路やセンサの出力信号の監視に限るものではなく、例えばアクチュエータのデジタル制御信号など、デジタル伝送される各種のデジタル制御信号の監視にも有効である。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、パターンデータを数値に変換することにより、一致検出比較だけではなく大小比較も行い、数値範囲指定によりトリガ信号を出力できるトリガ回路を提供することができ、デジタルオシロスコープをはじめとする各種の測定器のトリガ回路や、センサ出力やアクチュエータのデジタル制御信号などの監視用としても好適である。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】本発明の他の実施形態例を示すブロック図である。
【図３】図２におけるプロトコル変換器１１の具体例を示すブロック図である。
【図４】数値変換器１２の具体例を示すブロック図である。
【図５】デジタル比較器１４の具体例を示すブロック図である。
【図６】本発明の応用例を示す概念図である。
【図７】本発明の他の応用例を示す概念図である。
【図８】従来のトリガ回路の一例を示すブロック図である。
【符号の説明】
１１〜１ｎ アナログ比較器
６，１２ 数値変換器
７，１３ ＣＰＵ
８，１４ デジタル比較器
９，１５ トリガ発生器
１１ プロトコル変換器
１６，２１ デジタル値トリガブロック
１７，２２ トリガ処理回路
１８ センサ
１９ Ａ／Ｄ変換器
２０ パラレル・シリアル変換器
Claims (4)
- トリガがかかると測定データをメモリに記録し、記録した測定データを波形データに加工して表示する波形測定装置で用いられるトリガ回路であって、
入力アナログ電圧をデジタル化するアナログ比較器と、
このアナログ比較器が出力するデジタルパターンを数値化する数値変換器と、この数値変換器から変換出力される数値と設定値とを比較するデジタル比較器と、
デジタル比較器の比較結果に基づきトリガ信号を出力するトリガ発生器、
を設けたことを特徴とするトリガ回路。 - 前記数値変換器に入力されるパターンデータは、複数のアナログ比較器の出力で生成されたものであることを特徴とする請求項１記載のトリガ回路。
- 前記数値変換器は、入力されるデジタルパターンを予め定められたプロトコルに基づいて、数値変換することを特徴とする請求項１または請求項２記載のトリガ回路。
- 入力デジタルパターンから同期クロックを抽出してクロックを再生し、再生した同期クロックによりデジタルパターンを取得することを特徴とする請求項１から請求項３のいずれかに記載のトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003150218A JP4072766B2 (ja) | 2003-05-28 | 2003-05-28 | トリガ回路 |
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