JP2000078007A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000078007A JP2000078007A JP10241473A JP24147398A JP2000078007A JP 2000078007 A JP2000078007 A JP 2000078007A JP 10241473 A JP10241473 A JP 10241473A JP 24147398 A JP24147398 A JP 24147398A JP 2000078007 A JP2000078007 A JP 2000078007A
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Abstract
(57)【要約】
【課題】 安価なテスターを使用しても、ＬＳＩに内蔵
されたＡ／Ｄコンバーターの精度の確認を可能にする。 【解決手段】 例えば８ｂｉｔのＡ／Ｄコンバーター５
は、入力ランプ波をデジタル変換し、分解能の関係で０
から２５５の出力コードを一致検出回路９に供給する。
リファレンス値設定回路７は、ＤＳＰ非内蔵テスター２
１からのリファレンス設定信号に基づき、一ランプ波入
力期間毎に１つの値を一致検出回路９に供給する。リフ
ァレンス値設定回路７は、２５４個のランプ波入力に従
い１から２５４の値を順に一致検出回路９に供給する。
一致検出回路９は、一ランプ波入力毎に、Ａ／Ｄコンバ
ーター５からの出力コードと、リファレンス値設定回路
７からの値とが一致する期間の検出期間信号（例えば、
連続したハイ信号）を、テスター２１に供給する。テス
ター２１は、その検出期間信号が、いくつのクロックに
渡るかをカウントすることになる。
されたＡ／Ｄコンバーターの精度の確認を可能にする。 【解決手段】 例えば８ｂｉｔのＡ／Ｄコンバーター５
は、入力ランプ波をデジタル変換し、分解能の関係で０
から２５５の出力コードを一致検出回路９に供給する。
リファレンス値設定回路７は、ＤＳＰ非内蔵テスター２
１からのリファレンス設定信号に基づき、一ランプ波入
力期間毎に１つの値を一致検出回路９に供給する。リフ
ァレンス値設定回路７は、２５４個のランプ波入力に従
い１から２５４の値を順に一致検出回路９に供給する。
一致検出回路９は、一ランプ波入力毎に、Ａ／Ｄコンバ
ーター５からの出力コードと、リファレンス値設定回路
７からの値とが一致する期間の検出期間信号（例えば、
連続したハイ信号）を、テスター２１に供給する。テス
ター２１は、その検出期間信号が、いくつのクロックに
渡るかをカウントすることになる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
特に内蔵されたアナログ・デジタルコンバーター（以
下、Ａ／Ｄコンバーターという）のテスト用の回路に関
する。
特に内蔵されたアナログ・デジタルコンバーター（以
下、Ａ／Ｄコンバーターという）のテスト用の回路に関
する。
【０００２】
【従来の技術】従来、ＬＳＩに内蔵されたＡ／Ｄコンバ
ーターをテストする場合、外部からＡ／Ｄコンバーター
にランプ波を与え、Ａ／Ｄコンバーターの出力を専用の
ＤＳＰ（デジタル シグナル プロセッサ）を内蔵した
テスターで解析していた。
ーターをテストする場合、外部からＡ／Ｄコンバーター
にランプ波を与え、Ａ／Ｄコンバーターの出力を専用の
ＤＳＰ（デジタル シグナル プロセッサ）を内蔵した
テスターで解析していた。
【０００３】Ａ／Ｄコンバーターがランプ波を例えば８
ｂｉｔのデジタル信号に変換すると仮定して、テスター
は、１ランプ波入力に対するＡ／Ｄコンバーターの出力
コード１から２５４で構成される２５４個のコードの個
々のコードがそれぞれいくつのクロックに渡って出現す
るかを、１ランプ入力の間にカウントする。
ｂｉｔのデジタル信号に変換すると仮定して、テスター
は、１ランプ波入力に対するＡ／Ｄコンバーターの出力
コード１から２５４で構成される２５４個のコードの個
々のコードがそれぞれいくつのクロックに渡って出現す
るかを、１ランプ入力の間にカウントする。
【０００４】ちなみに、２５４個のコードの個々のコー
ドについてのカウンタクロック数がばらつくのであれ
ば、そのＡ／Ｄコンバーターは不良品ということにな
る。
ドについてのカウンタクロック数がばらつくのであれ
ば、そのＡ／Ｄコンバーターは不良品ということにな
る。
【０００５】
【発明が解決しようとする課題】従来で使用するＤＳＰ
を内蔵したテスターは、高価なものであるという問題点
が有った。
を内蔵したテスターは、高価なものであるという問題点
が有った。
【０００６】そこで本発明は、安価なテスターを使用し
ても、半導体集積回路に内蔵されたＡ／Ｄコンバーター
の精度の確認を可能にするテスト用の回路を提供するこ
とを目的とする。
ても、半導体集積回路に内蔵されたＡ／Ｄコンバーター
の精度の確認を可能にするテスト用の回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】テスト用入力信号をデジ
タル信号に変換するアナログ・デジタルコンバーター
と、一テスト用入力信号毎に所定の１つのリファレンス
値を設定するリファレンス値設定回路と、前記アナログ
・デジタルコンバーターからの出力コードと前記リファ
レンス値設定回路からの前記リファレンス値が一致する
期間の検出期間信号を出力する一致検出回路とを具備し
たことを特徴とする。
タル信号に変換するアナログ・デジタルコンバーター
と、一テスト用入力信号毎に所定の１つのリファレンス
値を設定するリファレンス値設定回路と、前記アナログ
・デジタルコンバーターからの出力コードと前記リファ
レンス値設定回路からの前記リファレンス値が一致する
期間の検出期間信号を出力する一致検出回路とを具備し
たことを特徴とする。
【０００８】
【発明の実施の形態】図１に、本発明のＬＳＩ（大規模
集積回路）に内蔵されたＡ／Ｄコンバーターのテスト用
の回路の第１の実施の形態の構成を示す。１は、ＬＳＩ
を示し、点線で囲まれた部分３がテスト回路を構成す
る。
集積回路）に内蔵されたＡ／Ｄコンバーターのテスト用
の回路の第１の実施の形態の構成を示す。１は、ＬＳＩ
を示し、点線で囲まれた部分３がテスト回路を構成す
る。
【０００９】ＤＳＰ非内蔵テスター２１からトリガー信
号が供給されると、ランプ波生成器３１は、ランプ波を
生成し、ＬＳＩ１内のＡ／Ｄコンバーター５に供給す
る。ランプ波は、Ａ／Ｄコンバーター５の入力レンジを
十分カバーする振幅を持つものとする。
号が供給されると、ランプ波生成器３１は、ランプ波を
生成し、ＬＳＩ１内のＡ／Ｄコンバーター５に供給す
る。ランプ波は、Ａ／Ｄコンバーター５の入力レンジを
十分カバーする振幅を持つものとする。
【００１０】Ａ／Ｄコンバーター５は、仮に８ｂｉｔの
Ａ／Ｄコンバーターであるものとする。Ａ／Ｄコンバー
ター５は、入力ランプ波をデジタル信号に変換する。そ
して、Ａ／Ｄコンバーター５は、分解能の関係で０から
２５５で構成される２５６個のコードのデジタル信号
を、一致検出回路５に供給する。ただし、コード０とコ
ード２５５は、Ａ／Ｄコンバーター５のダイナミックレ
ンジ外の入力時にも出現するため、以降の処理では対象
外とする。
Ａ／Ｄコンバーターであるものとする。Ａ／Ｄコンバー
ター５は、入力ランプ波をデジタル信号に変換する。そ
して、Ａ／Ｄコンバーター５は、分解能の関係で０から
２５５で構成される２５６個のコードのデジタル信号
を、一致検出回路５に供給する。ただし、コード０とコ
ード２５５は、Ａ／Ｄコンバーター５のダイナミックレ
ンジ外の入力時にも出現するため、以降の処理では対象
外とする。
【００１１】ＤＰＳ非内蔵テスター２１は、前記各トリ
ガー信号を出力する直前毎に、リファレンス設定信号
（パルス）をリファレンス値設定回路７に供給する。リ
ファレンス値設定回路７は、リファレンス設定信号を受
けて、Ａ／Ｄコンバーター５に対する一ランプ波の入力
開始から終了の間、１つの値を連続して一致検出回路９
に供給する。
ガー信号を出力する直前毎に、リファレンス設定信号
（パルス）をリファレンス値設定回路７に供給する。リ
ファレンス値設定回路７は、リファレンス設定信号を受
けて、Ａ／Ｄコンバーター５に対する一ランプ波の入力
開始から終了の間、１つの値を連続して一致検出回路９
に供給する。
【００１２】そして、リファレンス値設定回路７は、次
のトリガー信号直前の次のリファレンス設定信号（パル
ス）が入力されたら、１を加えた値を、Ａ／Ｄコンバー
ター５に対する次のランプ波の入力開始から終了の間連
続して一致検出回路９に供給する。つまり、リファレン
ス値設定回路７は、２５４個のランプ波が入力されるま
で、一ランプ波が入力される毎に１から２５４の順に１
つの値を、Ａ／Ｄコンバーター５に対する一ランプ波の
入力開始から終了の間連続して一致検出回路９に供給す
る。
のトリガー信号直前の次のリファレンス設定信号（パル
ス）が入力されたら、１を加えた値を、Ａ／Ｄコンバー
ター５に対する次のランプ波の入力開始から終了の間連
続して一致検出回路９に供給する。つまり、リファレン
ス値設定回路７は、２５４個のランプ波が入力されるま
で、一ランプ波が入力される毎に１から２５４の順に１
つの値を、Ａ／Ｄコンバーター５に対する一ランプ波の
入力開始から終了の間連続して一致検出回路９に供給す
る。
【００１３】なお、トリガー信号直前毎のリファレンス
設定信号としては、１から２５４までの順の具体的な１
つの値の信号でも良く、その値を受けて、リファレンス
値設定回路７は、その値を、Ａ／Ｄコンバーター５に対
する一ランプ波の入力開始から終了の間連続して一致検
出回路９に供給する。この場合も、一巡するのに２５４
個のランプ入力を必要とする。
設定信号としては、１から２５４までの順の具体的な１
つの値の信号でも良く、その値を受けて、リファレンス
値設定回路７は、その値を、Ａ／Ｄコンバーター５に対
する一ランプ波の入力開始から終了の間連続して一致検
出回路９に供給する。この場合も、一巡するのに２５４
個のランプ入力を必要とする。
【００１４】一致検出回路９は、一ランプ波入力毎に、
Ａ／Ｄコンバータ５からの出力コードと、リファレンス
値設定回路７からの値とが一致する期間の検出期間信号
（例えば、一致した期間ハイになる信号）を、ＤＳＰ非
内蔵テスター２１に供給する。
Ａ／Ｄコンバータ５からの出力コードと、リファレンス
値設定回路７からの値とが一致する期間の検出期間信号
（例えば、一致した期間ハイになる信号）を、ＤＳＰ非
内蔵テスター２１に供給する。
【００１５】ＤＳＰ非内蔵テスター２１は、前記検出期
間信号が、いくつのクロックに渡るかをカウントするこ
とになる。つまりＡ／Ｄコンバーター５の出力コード、
例えば１が何クロック間出現するかをカウントすること
になる。
間信号が、いくつのクロックに渡るかをカウントするこ
とになる。つまりＡ／Ｄコンバーター５の出力コード、
例えば１が何クロック間出現するかをカウントすること
になる。
【００１６】ちなみに、Ａ／Ｄコンバーター５にはゆっ
くり増加するランプ波が入力するため、理想的なＡ／Ｄ
コンバーターでは、全ての出力コード（本例では１から
２５４）はほぼ同じ頻度で出現する。コードの出現頻度
は、クロックの間隔とランプ波の傾きで決まる。例え
ば、１１１１２２２２３３３３・・・というように、全
てのコードが、４クロック期間出現する。
くり増加するランプ波が入力するため、理想的なＡ／Ｄ
コンバーターでは、全ての出力コード（本例では１から
２５４）はほぼ同じ頻度で出現する。コードの出現頻度
は、クロックの間隔とランプ波の傾きで決まる。例え
ば、１１１１２２２２３３３３・・・というように、全
てのコードが、４クロック期間出現する。
【００１７】従って、精度の良いＡ／Ｄコンバーター５
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、ほぼ同じとなる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にほぼ同じになる。
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、ほぼ同じとなる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にほぼ同じになる。
【００１８】しかし、精度の悪いＡ／Ｄコンバーターで
は、出力コード毎にその出現頻度がばらつく。例えば、
１１１１２２３３３３３・・・というように、１が４ク
ロック期間出現し、２が２クロック期間出現し、３が５
クロック期間出現するといった具合にバラバラとなる。
は、出力コード毎にその出現頻度がばらつく。例えば、
１１１１２２３３３３３・・・というように、１が４ク
ロック期間出現し、２が２クロック期間出現し、３が５
クロック期間出現するといった具合にバラバラとなる。
【００１９】従って、精度の悪いＡ／Ｄコンバーター５
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、バラバラになる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にバラバラになる。
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、バラバラになる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にバラバラになる。
【００２０】以上ＤＳＰ非内蔵テスター２１は、前記検
出期間信号が、いくつのクロックに渡るかをカウント出
来さえすればよく、安価なテスターで良い。
出期間信号が、いくつのクロックに渡るかをカウント出
来さえすればよく、安価なテスターで良い。
【００２１】そして、一ランプ入力毎の前記検出期間信
号についてのカウントクロック数を相互に比較すること
により、Ａ／Ｄコンバーター５の精度を判断出来る。
号についてのカウントクロック数を相互に比較すること
により、Ａ／Ｄコンバーター５の精度を判断出来る。
【００２２】次に図２に本発明のＬＳＩに内蔵されたＡ
／Ｄコンバーターのテスト用の回路の第２の実施の形態
の構成を示す。図１と同一構成要素については、同一参
照符号を付し詳細な説明は省略する。図４に、後述する
図２のカウンタ１１の動作タイミングおよびカウンタ１
１出力読み出しタイミングを示す。
／Ｄコンバーターのテスト用の回路の第２の実施の形態
の構成を示す。図１と同一構成要素については、同一参
照符号を付し詳細な説明は省略する。図４に、後述する
図２のカウンタ１１の動作タイミングおよびカウンタ１
１出力読み出しタイミングを示す。
【００２３】本実施の形態が、第１の実施の形態と異な
るところは、カウンタ１１をテスト回路３に追加した点
である。カウンタ１１は、一致検出回路９からの前記検
出期間信号が、いくつのクロックに渡るかをカウントす
る。カウンタ１１は、前記検出期間信号についてのカウ
ントクロック数のデータを、パラレルデータとしてＤＳ
Ｐ非内蔵テスター２１に供給する。
るところは、カウンタ１１をテスト回路３に追加した点
である。カウンタ１１は、一致検出回路９からの前記検
出期間信号が、いくつのクロックに渡るかをカウントす
る。カウンタ１１は、前記検出期間信号についてのカウ
ントクロック数のデータを、パラレルデータとしてＤＳ
Ｐ非内蔵テスター２１に供給する。
【００２４】カウンタ１１の出力側に、変換回路を配置
し、前記パラレルデータをシリアルデータに変換して、
ＤＳＰ非内蔵テスター２１に供給しても良い。
し、前記パラレルデータをシリアルデータに変換して、
ＤＳＰ非内蔵テスター２１に供給しても良い。
【００２５】なお、カウンタ１１は、図４に示す如く、
ＤＳＰ非内蔵テスター２１からのカウンターイネーブル
により、Ａ／Ｄコンバーター５への一ランプ波入力開始
時点からこの一ランプ波の入力終了時点まで、動作状態
を維持する。
ＤＳＰ非内蔵テスター２１からのカウンターイネーブル
により、Ａ／Ｄコンバーター５への一ランプ波入力開始
時点からこの一ランプ波の入力終了時点まで、動作状態
を維持する。
【００２６】本実施の形態のＤＳＰ非内蔵テスター２１
は、カウンタ１１からの出力を読み取る機能を有するだ
けで良いため、安価なテスターで良い。
は、カウンタ１１からの出力を読み取る機能を有するだ
けで良いため、安価なテスターで良い。
【００２７】そして、カウンタ１１から供給される一ラ
ンプ入力毎の前記検出期間信号についてのカウントクロ
ック数を相互に比較することにより、Ａ／Ｄコンバータ
ー５の精度を判断出来る。
ンプ入力毎の前記検出期間信号についてのカウントクロ
ック数を相互に比較することにより、Ａ／Ｄコンバータ
ー５の精度を判断出来る。
【００２８】次に図３に、本発明のＬＳＩに内蔵された
Ａ／Ｄコンバーターのテスト用の回路の第３の実施の形
態の構成を示す。図１および図２と同一構成要素につい
ては、同一参照符号を付し詳細な説明は省略する。図４
に、後述する図３の比較器１３のスペック入力タイミン
グおよび出力読み出しタイミングを示す。
Ａ／Ｄコンバーターのテスト用の回路の第３の実施の形
態の構成を示す。図１および図２と同一構成要素につい
ては、同一参照符号を付し詳細な説明は省略する。図４
に、後述する図３の比較器１３のスペック入力タイミン
グおよび出力読み出しタイミングを示す。
【００２９】本実施の形態が、第２の実施の形態と異な
るところは、比較器１３をテスト回路３に追加した点で
ある。ＤＳＰ非内蔵テスター２１から、トリガー信号出
力直前毎に上限スペックａと下限スペックｂが、比較器
１３に供給される。
るところは、比較器１３をテスト回路３に追加した点で
ある。ＤＳＰ非内蔵テスター２１から、トリガー信号出
力直前毎に上限スペックａと下限スペックｂが、比較器
１３に供給される。
【００３０】比較器１３は、ランプ波入力毎に、カウン
タ１１からのカウントクロック数が上限スペックａと下
限スペックｂの範囲に入っているか否かを比較し、その
結果を各ランプ波の入力が終わった時点で、ＤＳＰ非内
蔵テスター２１に供給する。
タ１１からのカウントクロック数が上限スペックａと下
限スペックｂの範囲に入っているか否かを比較し、その
結果を各ランプ波の入力が終わった時点で、ＤＳＰ非内
蔵テスター２１に供給する。
【００３１】Ａ／Ｄコンバーター５にはゆっくり増加す
るランプ波が入力するため、理想的なＡ／Ｄコンバータ
ーでは、全ての出力コード（本例では１から２５４）は
ほぼ同じ頻度で出現する。コードの出現頻度は、クロッ
クの間隔とランプ波の傾きで決まる。例えば、１１１１
２２２２３３３３・・・というように、全てのコード
が、４クロック期間出現する。
るランプ波が入力するため、理想的なＡ／Ｄコンバータ
ーでは、全ての出力コード（本例では１から２５４）は
ほぼ同じ頻度で出現する。コードの出現頻度は、クロッ
クの間隔とランプ波の傾きで決まる。例えば、１１１１
２２２２３３３３・・・というように、全てのコード
が、４クロック期間出現する。
【００３２】そこで上限スペックａ＝５、下限スペック
ｂ＝３としておけば、Ａ／Ｄコンバーター５が精度の良
いものであれば、比較器１３における比較動作の結果、
ｂ＜カウンタ１１からのカウントクロック数＜ａとな
る。そこで比較器１３は、カウンタ１１からのカウント
クロック数が、上限スペックａと下限スペックｂの範囲
内にある旨の例えばハイの信号を一ランプ波の入力が終
わった時点で、ＤＳＰ非内蔵テスター２１に供給する。
このハイの信号は、２５４個のランプ波入力の間続く。
ｂ＝３としておけば、Ａ／Ｄコンバーター５が精度の良
いものであれば、比較器１３における比較動作の結果、
ｂ＜カウンタ１１からのカウントクロック数＜ａとな
る。そこで比較器１３は、カウンタ１１からのカウント
クロック数が、上限スペックａと下限スペックｂの範囲
内にある旨の例えばハイの信号を一ランプ波の入力が終
わった時点で、ＤＳＰ非内蔵テスター２１に供給する。
このハイの信号は、２５４個のランプ波入力の間続く。
【００３３】しかし、精度の悪いＡ／Ｄコンバーターで
は、出力コード毎にその出現頻度がばらつく。例えば、
１１１１２２３３３３３・・・というように、１が４ク
ロック期間出現し、２が２クロック期間出現し、３が５
クロック期間出現するといった具合にバラバラとなる。
は、出力コード毎にその出現頻度がばらつく。例えば、
１１１１２２３３３３３・・・というように、１が４ク
ロック期間出現し、２が２クロック期間出現し、３が５
クロック期間出現するといった具合にバラバラとなる。
【００３４】従って、精度の悪いＡ／Ｄコンバーター５
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、バラバラになる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にバラバラになる。
の場合、一致検出回路９からの一ランプ波入力毎の検出
期間信号の幅は、バラバラになる。このためＤＳＰ非内
蔵テスター２１による検出期間信号のカウントクロック
数は、一ランプ波入力毎にバラバラになる。
【００３５】このため比較器１３の比較動作の結果、あ
るリファレンス値において、カウンタ１１からのカウン
トクロック数＞ａまたはカウンタ１１からのカウントク
ロック数＜ｂとなる。そこで比較器１３は、カウンタ１
１からのカウントクロック数が、上限スペックａと下限
スペックの範囲内にない旨のローの信号を一ランプ波の
入力が終わった時点で、ＤＳＰ非内蔵テスター２１に供
給する。このローの信号は、２５４個のランプ波入力の
間たびたび生じることになる。
るリファレンス値において、カウンタ１１からのカウン
トクロック数＞ａまたはカウンタ１１からのカウントク
ロック数＜ｂとなる。そこで比較器１３は、カウンタ１
１からのカウントクロック数が、上限スペックａと下限
スペックの範囲内にない旨のローの信号を一ランプ波の
入力が終わった時点で、ＤＳＰ非内蔵テスター２１に供
給する。このローの信号は、２５４個のランプ波入力の
間たびたび生じることになる。
【００３６】そして、比較器１３からの信号を観察する
ことにより、Ａ／Ｄコンバーター５の精度を判定出来
る。
ことにより、Ａ／Ｄコンバーター５の精度を判定出来
る。
【００３７】ＤＳＰ非内蔵テスター２１は、比較器１３
からの出力を読み取る機能を有するだけで良いため、安
価なテスターで良い。
からの出力を読み取る機能を有するだけで良いため、安
価なテスターで良い。
【００３８】
【発明の効果】以上本発明では、Ａ／Ｄコンバーターの
精度の確認を可能にするテスト用の回路をＬＳＩ内に具
備しているため、使用するテスターは安価なものでも良
い。
精度の確認を可能にするテスト用の回路をＬＳＩ内に具
備しているため、使用するテスターは安価なものでも良
い。
【図１】本発明のＬＳＩ（大規模集積回路）に内蔵され
たＡ／Ｄコンバーターのテスト用の回路の第１の実施の
形態の構成を示すブロック図である。
たＡ／Ｄコンバーターのテスト用の回路の第１の実施の
形態の構成を示すブロック図である。
【図２】本発明のＬＳＩに内蔵されたＡ／Ｄコンバータ
ーのテスト用の回路の第２の実施の形態の構成を示すブ
ロック図である。
ーのテスト用の回路の第２の実施の形態の構成を示すブ
ロック図である。
【図３】本発明のＬＳＩに内蔵されたＡ／Ｄコンバータ
ーのテスト用の回路の第３の実施の形態の構成を示すブ
ロック図である。
ーのテスト用の回路の第３の実施の形態の構成を示すブ
ロック図である。
【図４】図２のカウンタ１１の動作タイミング、カウン
タ１１の出力読み出しタイミング並びに図３の比較器１
３のスペック入力タイミング、比較器１３の出力読み出
しタイミングを示すタイミング図である。
タ１１の出力読み出しタイミング並びに図３の比較器１
３のスペック入力タイミング、比較器１３の出力読み出
しタイミングを示すタイミング図である。
１・・・ＬＳＩ（大規模集積回路）、３・・・テスト回
路、５・・・Ａ／Ｄコンバーター（アナログ・デジタル
コンバーター）、７・・・リファレンス値設定回路、９
・・・一致検出回路、１１・・・カウンタ、１３・・・
比較器、２１・・・ＤＳＰ（デジタル シグナル プロ
セッサ）非内蔵テスター、３１・・・ランプ波生成器。
路、５・・・Ａ／Ｄコンバーター（アナログ・デジタル
コンバーター）、７・・・リファレンス値設定回路、９
・・・一致検出回路、１１・・・カウンタ、１３・・・
比較器、２１・・・ＤＳＰ（デジタル シグナル プロ
セッサ）非内蔵テスター、３１・・・ランプ波生成器。
Claims (4)
- 【請求項１】 テスト用入力信号をデジタル信号に変換
するアナログ・デジタルコンバーターと、 一テスト用入力信号毎に所定の１つのリファレンス値を
設定するリファレンス値設定回路と、 前記アナログ・デジタルコンバーターからの出力コード
と前記リファレンス値設定回路からの前記リファレンス
値が一致する期間の検出期間信号を出力する一致検出回
路とを具備したことを特徴とする半導体集積回路。 - 【請求項２】 前記一致検出回路からの前記検出期間信
号をカウントし、そのカウント結果を外部に出力するカ
ウンタを具備したことを特徴とする請求項１に記載の半
導体集積回路。 - 【請求項３】 前記カウンタからのカウント結果のパラ
レル信号をシリアル信号に変換し、そのシリアル信号を
外部に出力する変換手段を具備したことを特徴とする請
求項２に記載の半導体集積回路。 - 【請求項４】前記カウンタからのカウント結果が、第１
のスペックａと第２のスペックｂ（ａ＞ｂ）の範囲内に
あるか否かを比較判断し、その結果を外部に出力する比
較手段を具備したことを特徴とする請求項２に記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241473A JP2000078007A (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路 |
Applications Claiming Priority (1)
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| JP10241473A JP2000078007A (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路 |
Publications (1)
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| JP2000078007A true JP2000078007A (ja) | 2000-03-14 |
Family
ID=17074847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10241473A Pending JP2000078007A (ja) | 1998-08-27 | 1998-08-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
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-
1998
- 1998-08-27 JP JP10241473A patent/JP2000078007A/ja active Pending
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