JPH07295786A - 直並列データ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定の同期信号を発生する装置にも対応でき
るようにし、さらに同期信号内のビットも有効データを
表すものとして利用できるようにする。 【構成】 同期信号を含むシリアルデータをクロック毎
にパラレルデータに変換するＳ／Ｐ変換回路３１と、パ
ラレルデータをパラレルデータのビット数のクロック毎
に格納するバッファ装置３２，３５と、同期信号の特定
部分を検出して同期信号を検出するシンクパターン検出
回路３３とを備える。パターン検出回路３３には特定部
分を有する同期信号を任意に設定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期信号を含むシリア
ルデータを発生する発生装置と、中央処理回路を有する
処理装置との間に接続され、同期信号を検出してシリア
ルデータをパラレルデータに変換する装置に係わり、特
に特有の同期信号にも対応できる直並列データ変換装置
に関する。

【０００２】

【従来の技術】ファクシミリ装置などの通信装置、およ
び各種制御装置などの電子回路を用いる装置では、中央
処理回路を含む主要回路を１つのＬＳＩ（大規模集積回
路）とし、スキャナやキーボードなどの入力装置、プリ
ンタやディスプレイなどの出力装置、ＲＡＭやＲＯＭな
どの記憶装置を接続して１つの装置とする場合が多い。

【０００３】図８はファクシミリ装置の構成を示すブロ
ック図の一部を示す。１はシステムコントロール部で１
チップ内にファクシミリ制御およびモデム制御機能を有
する。２はシステムコントロール部１が実施する動作を
表すプログラムを格納するＲＯＭ、３はＲＡＭであり、
４はスキャナ、５はプリンタ、６は網制御装置である。
７はパネルマイコンで液晶表示モジュール８、ＬＥＤ表
示９、スイッチマトリックス１０の制御を行う。１１は
キーボードである。パネルマイコン７よりキーボード１
１までをまとめて以降入出力装置２３と称する。システ
ムコントロール部１内において、２０はＤＳＰ（ディジ
タル信号処理プロセッサ）で全体の制御を行う。２１は
モデム用アナログ回路、２２は入出力装置２３とシリア
ル通信をするシリアルインタフェース回路で、本発明は
この回路２２に関するものである。システムコントロー
ル部１には、この外、接続される装置との各種インタフ
ェース、メモリ、制御回路など多数の回路が設けられて
いるが以下の説明に直接関係ないので省略する。

【０００４】シリアルインタフェース回路２２は入出力
装置２３からのシリアル信号をパラレル信号に変換する
Ｓ／Ｐ変換部とＤＳＰ２０からのパラレル信号をシリア
ル信号に変換するＰ／Ｓ変換部を有している。入出力装
置２３からシリアルデータをＤＳＰ２０に送信する場
合、図９で示す方法が用いられる。（Ａ）は非同期方式
でスタートビットの次にデータのビットを送り、最後に
パリティビットと２つのストップビットを送り送信の終
了を示す。（Ｂ）は同期式で８ビット（１バイト）又は
１６ビット（２バイト）で表される同期信号の次に１バ
イト〜２バイト単位のデータが続き、最後に同期信号が
続くもので、同期信号は一例として７Ｅ（１６進表示）
などと決まっているものである。（Ｃ）は同期式で１〜
２バイトで表示される同期信号の次に１〜２バイトのデ
ータが続いて信号が終了し、その後再び同様の形式で信
号が発生する方式である。システムコントロール部１
は、このような標準的な同期又は非同期信号に対応して
作成されており、このような信号を発生する入出力装置
２３との接続が可能になっている。

【０００５】

【発明が解決しようとする課題】入出力装置２３の中に
は上述した標準的な同期信号を出力せず、その装置特有
の同期信号を出力するように製作されているものがあ
る。例えば、８ビットの同期信号の場合５０（１６進表
示）としたり、５Ｘ（１６進表示でＸを表す４ビットは
何でもよい）としたりする場合である。このような場
合、シリアルインタフェース回路２２をこれに合わせて
ＬＳＩとすると、このＬＳＩはその入出力装置２３以外
の入出力装置と接続できなくなり、汎用性が著しく減少
する。また、同期信号で５Ｘというように識別機能を有
する特定部分が同期信号を表す全ビットより少ない場
合、特定部分以外のビット（この場合Ｘのビット）は何
ら役に立っていなかった。

【０００６】本発明は上述の問題点に鑑みてなされたも
ので、特定の同期信号を出力する装置にも対応でき、さ
らに同期信号の内、特定部分で同期信号を検出できる場
合は、特定部分以外のビットにデータを入れて同期信号
をデータ信号として利用できる直並列データ変換装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、同期信号を含むシリアルデータをクロック毎にパラ
レルデータに変換する変換手段と、前記パラレルデータ
をその構成ビット数のクロック毎に格納し、中央処理回
路を有する処理装置により読み出されるバッファ装置
と、前記同期信号の特定部分を検出して同期信号を検出
する検出手段とを備え、前記中央処理回路は前記検出手
段に前記特定部分を設定できるようにする。

【０００８】また、同期信号を含むシリアルデータをク
ロック毎にパラレルデータに変換する変換手段と、前記
パラレルデータをその構成ビット数のクロック毎に格納
し、中央処理回路を有する処理装置により読み出される
バッファ装置と、前記同期信号の特定部分を検出して同
期信号を検出する検出手段と、前記特定部分が検出され
た後、所定のクロック数目に出力されるパラレルデータ
より格納するよう前記バッファ装置に指示する指示手段
とを備え、前記中央処理回路は前記検出手段に前記特定
部分を設定できると共に前記指示手段に前記所定のクロ
ック数を設定できるようにする。

【０００９】

【作用】変換手段ではシリアルデータをクロック毎にパ
ラレルデータに変換する。このため隣接するパラレルデ
ータは１ビットしか異ならない。そこで変換手段から出
力されるパラレルデータをパラレルデータを構成するビ
ット数、例えば、８ビットで構成される場合は８クロッ
ク毎にバッファ装置に取り込む。これにより各パラレル
データは重複したデータを含まないデータとなる。変換
手段で変換されたパラレルデータに同期信号の特定部分
が含まれていると検出手段により同期信号を検出したも
のとし、この特定部分は中央処理回路によって接続され
る装置に応じた値に設定される。これにより、接続され
る装置に応じた特定部分をプログラムで中央処理回路に
指示することにより、特定の同期信号を出力する装置を
接続することができ、直並列データ変換装置および中央
処理回路を有する処理装置を含むＬＳＩの汎用性が向上
する。

【００１０】また、検出手段が同期信号の特定部分を検
出した後、所定のクロック数目に出力されるパラレルデ
ータおよびこれを基準にパラレルデータを構成するビッ
ト数のクロック毎のパラレルデータをバッファに格納す
ることにより、同期信号を構成するビットでシリアル信
号において最初に出力されたビットから所定のクロック
数を除いた以降のビットを構成要素とするパラレルデー
タをバッファに格納することができる。同期信号の特定
部分以外に有効なデータを入れておき、所定のクロック
数を０とすれば同期信号をパラレルデータとしてバッフ
ァに格納でき、特定部分以外のデータを利用できる。ま
た、特定部分についてもバッファに多数のパラレルデー
タを格納する場合、特定部分を検出してデータの最初の
位置を知ることができる。また所定のクロック数を特定
部分のビット数と同じにすると、特定部分が除かれたパ
ラレルデータが得られる。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１２】図１は本実施例の直並列データ変換部とそ
の関連部とを示すブロック図である。本図は図８のＤＳ
Ｐ２０とシリアルインタフェース２２および入出力装置
２３を表す。シリアルインタフェース２２は、ＤＳＰ２
０から出力されるパラレルデータをシリアルデータに変
換するＰ／Ｓ変換部２５と、入出力装置２３から出力さ
れるシリアルデータをパラレルデータに変換するＳ／Ｐ
変換部２６、Ｐ／Ｓ変換部２５へ入力するパラレルデー
タ、Ｓ／Ｐ変換部２６から出力されるパラレルデータの
アドレスを示すアドレスデコーダ２７、全体を制御する
メインコントローラ２８、バス２９、シリアルデータ線
３０、リード／ライト線、アドレス線、クロック線から
なる。

【００１３】図２は本実施例のＳ／Ｐ変換部２６の構成
を示すブロック図である。Ｓ／Ｐ変換回路３１は入出力
装置２３からのシリアルデータをパラレルデータに変換
する回路で本実施例では１６ビットのパラレルデータに
変換する。図３はＳ／Ｐ変換回路３１の動作を説明する
図で、簡単のため、シリアルデータを４ビットのパラレ
ルデータに変換する場合を示す。シリアルデータはＬＳ
Ｂファーストで最下位のビットより送られてくるものと
する。シリアルデータはパラレルデータの最上位となる
第３ビットより入り、１クロック毎に第２ビット、第１
ビット、第０ビットに降下してゆく。最初の４ビットの
シリアルデータが入ったところで１つのパラレルデータ
が完成し、以降１ビット入るごとに１ビットづつ下位ビ
ットにシフトしてゆく。パラレルデータの４ビット毎に
（４クロック毎で図のとの位置）パラレルデータを
取り出せばシリアルデータの各ビットはパラレルデータ
の各ビットと１対１に対応したデータとなる。

【００１４】バッファ３２はＡ，Ｂの２段で構成され、
各段に１６ビットのパラレルデータが格納され、Ａ段に
入ったデータはＢ段に移された後ＤＳＰ２０に読み出さ
れてゆく。本実施例ではバッファ３２を２段としたが、
段数は状況に応じ変更できる。シンクパターン検出回路
３３はＳ／Ｐ変換回路３１で変換されたパラレルデータ
の同期信号を検出する回路で、１６ビットの同期信号を
表すシンクパターンを格納するシンクレジスタ、シンク
パターンのうち特定の部分のビットのみ比較し、他は比
較しないようにする（マスクをかける）マスクレジス
タ、および比較器から構成される。シンクレジスタへの
シンクパターンの設定、マスクレジスタへのマスクの設
定はＤＳＰ２０より設定される。

【００１５】ビットシフト回路３４は、シンクパターン
検出回路３３で１６ビットのシンクパターン（または、
この内のマスクされていない特定部分）を検出したとき
から、所定のクロック数目にＳ／Ｐ変換回路３１から出
力されるパラレルデータを指定する回路で、この所定の
クロック数ｎを設定するｎビットシフトレジスタが設け
られている。図３で説明したように１クロック毎に１ビ
ットづつシフトしたデータがパラレルデータとして出力
されるのでｎビットシフトレジスタと言う。この所定の
クロック数ｎはＤＳＰ２０から設定される。

【００１６】ビットシフト回路３４の動作を図３を用い
て説明する。シンクパターンはパラレルデータを構成す
る４ビットよりなり、シリアルデータの最初の４ビット
で構成されたのパラレルデータが同期信号（シンクパ
ターン）を表すものとする。このシンクパターンの内、
シリアルデータの最初のデータ（の１）が特定部分を
表し、これで同期信号を認識できるようにすると、これ
に続くの１、の０、の１、の１……を有効なデ
ータを表す信号として利用できる。（なお、従来は同期
信号はデータを表す信号として利用していなかった。）
それゆえシリアルデータの最初のの１を除いた以降の
シリアルデータをパラレルデータとして用いる場合、
の時点より１クロック目に出力されるの時点のパラレ
ルデータ、この４クロック後ののパラレルデータ……
をバッファ３２に取り入れるようにする。以上はｎ＝１
の場合を説明したが、図３の場合はｎ＝０〜４まで設定
できる。ｎ＝０の場合はの時点のパラレルデータとな
りｎ＝４の場合はの時点のパラレルデータからパラレ
ルデータをバッファ３２に取り入れることになる。実施
例のパラレルデータは１６ビットを用いるのでｎ＝０〜
１６となる。

【００１７】内部コントロール回路３５はバッファ３２
を制御する回路で、Ｓ／Ｐ変換回路３１より出力される
パラレルデータの内必要なパラレルデータの取り込み、
Ａ段からＢ段へのパラレルデータの移動の指示、および
ビットシフト回路３４からの指定によるパラレルデータ
の取り込み指示を行う。このようにしてバッファ３２に
取り込まれたパラレルデータはＤＳＰ２０より順次読み
出される。

【００１８】次に本実施例で使用される１６ビットのパ
ラレルデータにおける同期信号の検出、つまりシンクパ
ターンの検出について説明する。まず、シリアルデータ
とこの１６進数表示について説明する。図４はシリアル
データと１６進表示との関係を示す。シリアルデータは
ＬＳＢファースト、すなわち最下位のビットから（図４
の左端のビットから）送信されてくる。シリアルデータ
の４ビットは１６進数の１桁を表し、４つの桁は図のよ
うに送信順と逆に１６進表示される。

【００１９】シンクパターンの検出にあたっては、シン
クパターン検出回路３３のレジスタにＤＳＰ２０から次
のような設定がなされる。 ＤＳＰ２０より１６ビットの任意のシンクパターンを
シンクレジスタに設定する。 シンクレジスタに設定した１６ビットのシンクパター
ンの内どのビットをマスクするかをマスクレジスタに設
定する。マスクするビットはＳ／Ｐ変換回路３１から出
力されるパラレルデータの対応するビットと比較しない
ことを表し、マスクしてないビットを比較する。このマ
スクしてないビットが同期信号の特定部分である。つま
り特定部分を得るためにマスクレジスタを用いる。

【００２０】図５はシリアルデータとシンクパターンに
マスクしたマスク後のシンクパターンを表す。（Ａ）は
シンクレジスタに設定されたシンクパターンを５５５５
（１６進数表示）とし、マスクレジスタにはＦＦＦＦを
設定し、シリアルデータと比較する場合を示す。マスク
レジスタの各Ｆは対応するシンクパターンの４ビットに
マスクしないことを表す。つまりＦＦＦＦのマスクは、
マスクせずシンクレジスタに設定された５５５５が比較
の基準となるシンクパターンであることを表す。シリア
ルデータは５５５５となっているのでマスクされたシン
クパターンと一致し、シンクパターンとして認識され
る。

【００２１】（Ｂ）はマスクをＦ００Ｆとした場合であ
る。この０はマスクをかけることを意味し、０に該当す
る４ビットの値はドントケア、つまり「１」でも「０」
でもよいことを示し、これを「Ｘ」で表す。マスクされ
たシンクパターン５ＸＸ５とシリアルデータの５ＸＸ５
は一致し、シンクパターンとして認識される。この場
合、５ＸＸ５の前後の５の部分が特定部分を表す。

【００２２】以上の説明はマスクとしてＦと０を用い、
対応する４ビットごとのマスクの有無を表示したが、マ
スクとして対応する４ビットに対し、０〜Ｆまでの値を
用いれば、各ビットごとのマスクができる。例えばＦの
代わりにＥを用いればシリアルデータの最初から１ビッ
ト目をマスクできる。このようにしてパラレルデータの
１６ビット中任意のビットを特定部分として設定するこ
とができる。設定する特定部分は（Ｂ）に示すように連
続したビットでなくてもよい。なお、一般には特定部分
として、１６ビットの内、シリアルデータで表して最初
のビットから連続した数ビットが用いられる。

【００２３】次にシンクパターンを検出したパラレルデ
ータおよびそれ以降のパラレルデータのバッファ３２へ
の取り込みについて説明する。これはシンクパターン検
出回路３３のシンクレジスタ、マスクレジスタの設定と
共にビットシフト回路３４のビットシフトレジスタに所
定のクロック数ｎをＤＳＰ２０より設定する。

【００２４】図６は図５（Ａ）と同じくレジスタの設定
値を５５５５、マスクレジスタお設定をＦＦＦＦとし、
所定のクロック数ｎ＝０、つまりシンクパターンも全て
バッファに取り込むようにした場合である。シンクパタ
ーンより後のパラレルデータは、シンクパターンより１
６クロック毎（１６ビット毎）に出力されるパラレルデ
ータが取り込まれる。

【００２５】図７はシンクレジスタの設定値を５５５Ｄ
とし、マスクレジスタの設定値を０００Ｆとし、特定部
分をシリアルデータの最初の４ビットとしたシンクパタ
ーンを用い、所定のクロック数ｎを４、つまり特定部分
のビット数とした場合である。マスクは０００Ｆなので
シンクパターンの最初の４ビット（１６数表示でＤ）の
みが比較の対象となる。シリアルデータの最初の１６ビ
ットがパラレルデータとして出力されたとき、シンクパ
ターン検出回路３３によって特定部分Ｄが先頭にあり、
マスクされたシンクパターンと一致していることが検出
されると、このパラレルデータより４クロック目に出力
されるパラレルデータＡ５５５、これより１６クロック
目の４ＡＡＡ、以降１６クロック毎に出されるパラレル
データがバッファ３２に取り込まれる。なお、ｎ＝１６
のときはシンクパターンより１６クロック目のパラレル
データから格納されることになる。図７では１点鎖線で
示すＡＡＡＡのパラレルデータから取り込まれることに
なる。

【００２６】このように所定のクロック数ｎを０より１
６まで任意に設定することによりシンクパターンの検出
後から１６クロックまでの間、任意のクロックの位置で
発生するパラレルデータを取り込むことができる。この
パラレルデータはシリアルデータの最初の１６ビットの
内、設定したクロック数をｎとすると、最初のｎ個のビ
ットを除いてｎ＋１個目のビットから１６個のビットご
とに構成されたものである。特定部分は同期を検出した
後は利用しないものとし、これ以降のビットはデータを
表すものとすれば、データを表すビットのみからなるパ
ラレルデータを得ることができる。

【００２７】上述の実施例ではバッファ３２には１６ビ
ットのパラレルデータとして取り込む場合を説明した
が、パラレルデータの幅を８ビット、３２ビット等を用
いる場合も本発明は適用できる。また同期信号から取り
除くビットは特定部分として説明したが特定部分と関係
なくｎをパラレルデータを構成するビット数以内で自由
に選択できる。

【００２８】

【発明の効果】以上の説明から明らかなように、本発明
は、接続される装置の発生する同期信号に合わせて、こ
れを検出する基準を設定することができるので、接続で
きる装置の選択範囲が広がり、本発明の変換装置を含む
ＬＳＩの汎用性を広げることができる。また、同期信号
を構成するビットでシリアル信号において、最初に出力
されたビットから所定のクロック数のビットを除いた以
降のビットを構成要素とするパラレルデータを取り出す
ことができるので、同期信号を識別性を有する特定部分
と有効なデータを記憶する部分とで構成し、有効なデー
タを記憶する部分をパラレルデータとして取り出すこと
が可能となる。

【図面の簡単な説明】

【図１】本実施例の直並列データ変換部とその関連部と
を示すブロック図

【図２】本実施例の構成を示すブロック図

【図３】シリアル／パラレル変換を説明する図

【図４】シリアルデータと１６進数表示との関係を示す
図

【図５】シンクパターンの特定部分より同期信号を認識
する説明図

【図６】同期信号を認識した後、同期信号およびそれ以
降のシリアルデータをパラレルデータに変換してバッフ
ァに取り込む場合の説明図

【図７】同期信号を認識した後、同期信号のシリアルデ
ータで最初から４ビットを除いた以降のデータをパラレ
ルデータとしてバッファに取り込んだ場合の説明図

【図８】ファクシミリ装置の構成の一部を示すブロック
図

【図９】シリアルデータを送信する場合のデータ送信方
式を示す図

【符号の説明】

２０ ＤＳＰ ２２ シリアルインタフェース回路 ２３ 入出力装置 ２５ Ｐ／Ｓ変換部 ２６ Ｓ／Ｐ変換部 ３１ Ｓ／Ｐ変換回路 ３２ バッファ ３３ シンクパターン検出回路 ３４ ビットシフト回路 ３５ 内部コントロール回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同期信号を含むシリアルデータをクロッ
   ク毎にパラレルデータに変換する変換手段と、前記パラ
   レルデータをその構成ビット数のクロック毎に格納し、
   中央処理回路を有する処理装置により読み出されるバッ
   ファ装置と、前記同期信号の特定部分を検出して同期信
   号を検出する検出手段とを備え、前記中央処理回路は前
   記検出手段に前記特定部分を設定することを特徴とする
   直並列データ変換装置。
2. 【請求項２】 同期信号を含むシリアルデータをクロッ
   ク毎にパラレルデータに変換する変換手段と、前記パラ
   レルデータをその構成ビット数のクロック毎に格納し、
   中央処理回路を有する処理装置により読み出されるバッ
   ファ装置と、前記同期信号の特定部分を検出して同期信
   号を検出する検出手段と、前記特定部分が検出された
   後、所定のクロック数目に出力されるパラレルデータよ
   り格納するよう前記バッファ装置に指示する指示手段と
   を備え、前記中央処理回路は前記検出手段に前記特定部
   分を設定すると共に前記指示手段に前記所定のクロック
   数を設定することを特徴とする直並列データ変換装置。