CN1909439A - 可编程逻辑器件集成电路上用于高速串行数据接收机的解串器 - Google Patents

Abstract

可编程逻辑器件(PLD)等上的用于高速串行数据接收机电路的解串器电路，包括转换串行数据为具有任何数据宽度的并行数据的电路。所述电路还能够工作于一个宽范围频率内的任何频率。所述电路在各个方面是可配置的/可重配置的，至少部分的配置/重配置可以被动态控制(即，在PLD的用户模式操作期间)。

Description

可编程逻辑器件集成电路上用于高速串行数据接收机的解串器

技术领域

【0001】本申请要求2005年8月3日提交的美国临时专利申请60/705,663号以及2005年8月12日提交的美国临时专利申请60/707,615号的权益，在此通过引用结合这两个申请的全文。

【0002】本发明涉及可编程逻辑器件(PLD)以及这种一般类型的其他集成电路(方便起见一般都称作PLD)。更具体地，本发明涉及包含于PLD中的高速串行数据接收机电路。

背景技术

【0003】PLD是被规划为相对一般用途的器件。PLD可以被编程(配置)和/或另外被控制，以满足PLD被设计支持的需求范围内的任何需求。PLD可以装备有高速串行数据通信电路，由此PLD可以传输串行数据到PLD外部的电路和/或从PLD外部的电路接收串行数据。在这种情况下，希望PLD的高速串行数据通信电路能够支持PLD产品的各种用户可能想要使用的各种通信协议。

【0004】对于PLD上的高速串行数据接收机电路，这种电路典型地需要执行的任务之一是，将典型的从所述PLD外部源以串行格式接收的数据，从串行格式解串为并行格式，接收机电路优选以这种并行格式传递所述数据给所述PLD的其他电路(例如，PLD的核心逻辑电路)。本发明提供解串器(deserializer)电路，其能够在许多不同的通信协议下以及在一个宽范围的可能数据速率上执行这个任务。根据本发明的电路能够支持的示例性数据速率范围是622Mbps(兆位每秒)到6.5Gbps(吉位每秒)。但是，这一范围仅仅是一个例子，应该理解，如果需要，本发明的其他实施例可以支持其他数据速率范围。

发明内容

【0005】根据本发明，在PLD上的高速串行数据接收机电路包括解串器电路，其能够把串行数据转换成具有任何不同数据宽度的并行数据。例如，解串器能够把串行数据转换成每次8位、每次10位、每次16位、或者每次20位给出的并行数据。解串器电路优选还能够工作在一个相当宽范围内的任何频率和/或数据速率。所述电路优选在各个方面是可配置的/可重配置的，其可包括动态的配置/重配置(即，在所述PLD的用户模式操作期间)。

【0006】本发明的其他特征，它的本质以及各种优点，在附图和随后的详细描述中将会更加明显。

附图说明

【0007】图1是根据本发明构造的电路的一个说明性实施例的一个简化示意框图。

【0008】图2是根据本发明的图1的某些部分的一个说明性实施例的稍微更详细的一个简化示意框图。

具体实施方式

【0009】根据本发明构造的数据解串器电路10的一个示例性实施例在图1中示出。作为介绍性的综述，图1中所示的一切都是PLD电路的一部分。解串器10从PLD的时钟和数据恢复电路(CDR)20接收串行数据，并以并行格式施加这个数据至所述PLD的物理编码子层(PCS)电路30。解串器10的操作的各方面可以被所述PLD上的动态随机存取存储(RAM)电路40的输出信号控制。

【0010】在图1所示的示例性实施例中，解串器可以在这种速率的宽范围内以任何数据速率处理CDR20输出的串行数据，并且它能够将这个数据从串行转换成并行或解串为任何不同的并行数据宽度。例如，来自CDR20的串行位速率可以是从约622Mbps到约6.5Gbps范围内的任何速率，并且解串器10的并行数据输出宽度可以是8位、10位、16位、或者20位。这种灵活性允许所述电路支持许多不同通信标准或协议中的任何一个。

【0011】CDR电路20典型地从PLD的外部源接收它所操作的串行数据信号。CDR电路20从这个串行数据信号恢复一个所谓的重定时数据信号D和一个与所述重定时数据信号同步的所谓的恢复时钟信号。重定时数据信号D是CDR电路20施加于解串器10的一个串行数据信号。CDR电路同样施加具有四个不同相位即0o、90o、180o、以及270o的恢复时钟信号给解串器10。随着讨论的继续进行，将会变得越来越明显的是，所讨论的示例性实施例包括半速率(half-rate)能力，其能够在时钟信号的两个沿上都对串行数据计时(clock)。例如，如果CDR20正在以6.25Gbps输出重定时串行数据D，那么它可以输出3.125Ghz的恢复时钟信号。CDR20的多相位恢复时钟输出的目的之一是，提供半速率时钟信号的多个版本，该半速率时钟信号可以用于处理具有两倍于恢复时钟信号频率的串行位速率的数据。

【0012】在解串器10中，重定时串行数据信号D以及恢复时钟信号被施加到1:2多路分配器(简写为“分路器”)电路100。电路100获取(记录)CDR20输出的每两个连续的串行数据位D，并施加这些位中的每一个至电路130a和130b中相应的一个。具体地，在串行数据流D中的偶数序号位位置的每一个位被电路100施加到电路130a，而串行数据流D中的奇数序号位位置的每一个位被电路100施加到电路130b。作为这若干恢复时钟信号相位怎样被利用的一个示例说明，电路100可以包括一个寄存器，其在0o相位恢复时钟信号的上升沿上接受来自CDR20的数据，以及一个第二寄存器，其在180o相位恢复时钟信号的上升沿上接受来自CDR20的数据。所述0o相位数据可以来自偶数位位置；而所述180o相位数据可以来自奇数位位置。以这种方式，在恢复半速率时钟信号的每一个周期期间，来自两个连续串行位位置的数据可以被并行化至多路分配器电路100的两个输出寄存器中。

【0013】CDR电路20输出的多相位恢复时钟信号同样被施加到本地时钟产生器电路110。电路110利用它接收的恢复时钟信号来产生在解串器10的进一步解串操作中所需要的若干其他时钟信号。在图1的实施例中，电路110产生多达六个不同的输出时钟信号CLK[5:0]。

【0014】电路110的输出信号被施加于时钟驱动器电路120，该电路120驱动并平衡所述解串器的中心时钟。

【0015】电路110的输出信号(以及因此电路120的输出信号)可以包括相对低频率的时钟信号(LFCLK)，例如，在恢复时钟信号频率的四分之一或五分之一。随着讨论的继续进行，对于这点的原因将变得明显。但是，在这里适合提出这样一个问题，即电路110把恢复时钟信号频率除以4或5以产生LFCLK信号，是否是解串器10的可选择的可变功能之一，该可变功能可以通过动态重配置RAM控制电路40控制。

【0016】如之前提到的，来自重定时串行数据的偶数序号位位置的位(DE)被多路分配器电路100施加到1:5/4多路分配器电路130a，并且来自奇数序号位位置的位(DO)被类似地施加到1:5/4多路分配器电路130b。每一个电路130可以积累连续施加于它的四个或五个位，然后并行输出这四个或五个位。当解串器10以8位或16位组(8位模式或16位模式)向PCS30提供数据时，电路130的四位积累模式被使用。当解串器10以10位或20位组(10位模式或20位模式)向PCS30提供数据时，电路130的五位积累模式被使用。

【0017】作为电路130的可能构造和操作的一个例子，这些电路中的每一个可以包括五个输入寄存器，其分别由来自电路120的五个相位分布LFCLK信号提供时钟信号。(在8位和16位模式中，第五个寄存器没有使用，并且相位分布忽略时钟信号的第五个版本。在这些情况中的LFCLK频率是恢复时钟频率的1/4。当电路130的所有五个输入寄存器都被使用时，LFCLK频率是恢复时钟频率的1/5。)DE信号被施加到电路130a的输入寄存器。DO信号被施加到电路130b的输入寄存器。每一次当每一个这些电路的输入寄存器已经记录四或五个位时，这些位就被并行传输到这个电路的输出寄存器中。从这些描述中可以看出，施加于电路130的电路120的六个输出信号可以是用于为这些电路达到五个的输入寄存器提供时钟信号的达到五个的相位分布信号，以及一个用于为这些电路的输出寄存器提供时钟信号的第六个信号。

【0018】多路分配器130a的并行输出信号被施加于10:20多路分配器和8:16多路分配器电路150的一个输入寄存器的偶数序号位位置。多路分配器130b的并行数据输出信号被施加于电路150的一个输入寄存器的奇数序号位位置。在10位和20位模式中，这个输入寄存器的所有十个位被使用。在8位和16位模式中，只有这个输入寄存器的八个位被使用。

【0019】电路120输出的两个时钟信号被施加于除以2的电路140。电路140选择性地把它接收的信号的频率除以2，其取决于解串器10是否正操作于它的更宽的并行数据输出模式之一(即16位模式或20位模式)。如果是，电路140把频率一分为二。如果不是，电路140不把频率一分为二。电路140是否把频率一分为二，是解串器10的另一个可选择地可变的功能，其能够被动态重配置RAM控制电路40控制。电路140的输出信号被施加于多路分配器150，并同样施加于PCS30。

【0020】在8位模式和10位模式中，电路150把它的输入寄存器数据传递给输出寄存器。这个输出寄存器可以包括20个位位置，但是在8位或10位模式中仅仅这些位位置的8个或10个将被使用。在16位模式和20位模式中，电路150把来自其输入寄存器的连续数据传递给它的20位输出寄存器的交替的10位部分。在这种方式下，电路150可以在电路150的输出寄存器中，将连续的8位或10位字节解串为16个位或20个位的并行字。电路150是否以单宽度(sigle-width)模式(8个或10个并行输出位)或双宽度(double-width)模式(16个或20个并行输出位)操作是能够被动态重配置RAM控制电路40控制的解串器10的另一个可选择地可变的功能。

【0021】PCS30在来自电路140的CLK_DIVRX信号的上升沿上接收来自电路150输出寄存器的数据。如从前述讨论中明显的，取决于解串器电路10的操作模式，这将是具有宽度为8个位、10个位、16个位、或20个位的并行数据。

【0022】字节解串器电路150的一个示例性实施例在图2中更详细示出。在图1中处于电路150上游的那个电路，在图2中被标为100ETC。这个电路(100ETC)提供达到10个位的并行数据至电路150。这个电路也提供两个时钟信号(在图2中标为PHASE[0]和PHASE[2])给电路150。这些时钟信号相互相差180o相位，并且它们都是在电路100ETC输出并行数据的连续字节(8个位或10个位)的频率上。

【0023】在电路150中，电路100ETC输出的数据被施加到寄存器210和寄存器260b。PHASE[2]信号被施加到多路复用器(多路复用)220的一个可选择的输入终端，并且同样被施加到除以2电路140。PHASE[0]信号被施加到多路复用器250的一个可选择输入端。电路140把它接收的信号的频率一分为二，并分别施加结果信号的真版本和求补版本至多路复用器220和250的第二个可选择输入端。

【0024】每一个多路复用器220和250通过反相器240被来自存储器位230的信号控制，以选择它将输出它的哪一个可选择输入。位230可以是在动态重配置RAM控制电路40中的一个存储器位。如果电路正操作于8位模式或10位模式，则反相器240的输出信号使多路复用器220和250分别输出PHASE[2]和PHASE[0]信号。如果所述电路正操作于16位模式或20位模式，则反相器240的输出信号使多路复用器220和250分别输出电路140的真输出信号和求补输出信号。

【0025】多路复用器220的输出信号被用于对寄存器210计时。多路复用器250的输出信号被用于对寄存器260a和260b计时。寄存器260a从寄存器210的输出获取它的输入。寄存器260a和260b的输出通过缓冲器270a和270b被并行施加于PCS30。多路复用器250的输出信号也通过缓冲器280被施加于PCS30。

【0026】从前述内容中可以看出，在8位模式和10位模式中，来自电路100ETC的数据利用PHASE[2]和PHASE[0]信号，通过寄存器210和260a被计时，其中PHASE[2]和PHASE[0]信号具有与电路100ETC输出连续数据的速率相等的频率。电路元件140和260b实际上未使用。缓冲器280的输出信号适合于对从寄存器260a进入PCS30的数据计时。另一方面，在16位模式和20位模式中，寄存器210和260b以电路100ETC输出连续数据的一半速率被交替计时。因此，寄存器210和260b交替存储电路100ETC的连续数据输出。同样在16位模式和20位模式中，因为寄存器260a是与寄存器260b并行计时的，当寄存器260b接收来自电路100ETC的新数据时，寄存器260a接收来自电路100ETC的以前数据，该数据在以前被接收并且现在正被寄存器210输出。因此，寄存器260a和260b的输出是电路100ETC连续输出的两个并行的8位或10位字节。再一次，缓冲器280的输出信号适合于计时这个进入PCS的数据。

【0027】应该理解的是，前述内容仅仅是示例说明了本发明的原理，本领域技术人员在不偏离本发明的范围和精神的情况下可进行各种修改。例如，上述的特定操作频率仅仅是示例性的，如果需要可以用其它频率代替使用。

Claims (18)

1.在可编程逻辑器件上的解串器电路，其包括：

时钟和数据恢复电路，其产生一个重定时串行数据信号以及一个恢复时钟信号的多个版本，所述恢复时钟信号的频率为所述重定时串行数据信号频率的二分之一，并且所述版本包括相位彼此相差大约180°的第一和第二版本；

第一寄存器电路，其响应于所述第一版本，以获取在偶数序号位位置的所述重定时数据信号的位；以及

第二寄存器电路，其响应于所述第二版本，以获取在奇数序号位位置的所述重定时数据信号的位。

2.根据权利要求1所述的电路，进一步包括：

第一解串器电路，其解串被所述第一寄存器电路获取的可选择数目的连续位；以及

第二解串器电路，其解串被所述第二寄存器电路获取的所述可选择数目的连续位。

3.根据权利要求2所述的电路，其中，所述可选择数目包括四个或五个位。

4.根据权利要求2所述的电路，进一步包括：

交错被所述第一和第二解串器电路解串的位的电路，以便将这些位在交错数据中恢复到它们原始的偶数序号和奇数序号位置。

5.根据权利要求4所述的电路，进一步包括：

用于可选择地解串所述交错数据的两个连续组的电路。

6.根据权利要求2所述的电路，进一步包括：

用于控制所述可选择数目的动态重配置存储器电路。

7.根据权利要求5所述的电路，进一步包括：

用于控制进行选择性解串的电路的动态重配置存储器电路。

8.在可编程逻辑器件上的解串器电路，其包括：

时钟和数据恢复电路，其产生一个重定时串行数据信号以及频率为所述重定时串行数据信号位速率的二分之一的一个恢复时钟信号；

分频电路，其将所述恢复时钟信号的频率除以一个可选择因数，从而产生一个相对低频率时钟信号；以及

利用所述低频率时钟信号来解串所述重定时数据信号的电路。

9.根据权利要求8所述的电路，进一步包括：

用于控制所述可选择因数的动态重配置存储器电路。

10.根据权利要求9所述的电路，其中，所述可选择因数可以被选择为4或5。

11.在可编程逻辑器件上的解串器电路，其包括：

时钟和数据恢复电路，其产生一个重定时串行数据信号和一个恢复时钟信号，所述恢复时钟信号的频率为所述重定时串行数据信号的位速率的二分之一；

第一解串器电路，其利用所述恢复时钟信号来解串所述重定时数据信号为并行的第一和第二数据信号；

第二解串器电路，其解串所述第一数据信号为第一多个并行数据信号；以及

第三解串器电路，其解串所述第二数据信号为第二多个并行数据信号。

12.根据权利要求11所述的电路，进一步包括：

交错电路，其交错在所述第一和第二多个信号中的信号，以产生第三多个并行数据信号。

13.根据权利要求12所述的电路，进一步包括：

第四解串器电路，其选择性地解串连续的第三多个信号，以产生第四多个并行数据信号。

14.根据权利要求11所述的电路，其中，所述第二和第三解串器电路中的每一个关于所述第一和第二多个的数量是可控制的。

15.根据权利要求14所述的电路，进一步包括：

用于控制所述第二和第三解串器电路的动态重配置存储器电路。

16.根据权利要求13所述的电路，进一步包括：

用于控制所述第四解串器电路的动态重配置存储器电路。

17.根据权利要求11所述的电路，进一步包括：

分频器电路，其将所述恢复时钟信号的频率除以一个可选择因数，从而产生一个被所述第二和第三解串器电路所用的较低频率信号。

18.根据权利要求17所述的电路，进一步包括：

用于控制所述可选择因数的动态重配置存储器电路。

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