CN107045879B - 集成电路中的状态可见性和操纵 - Google Patents

集成电路中的状态可见性和操纵 Download PDF

Info

Publication number
CN107045879B
CN107045879B CN201610879749.7A CN201610879749A CN107045879B CN 107045879 B CN107045879 B CN 107045879B CN 201610879749 A CN201610879749 A CN 201610879749A CN 107045879 B CN107045879 B CN 107045879B
Authority
CN
China
Prior art keywords
circuit
signal
control circuit
storage
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610879749.7A
Other languages
English (en)
Other versions
CN107045879A (zh
Inventor
M·胡顿
S·亚特萨特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN107045879A publication Critical patent/CN107045879A/zh
Application granted granted Critical
Publication of CN107045879B publication Critical patent/CN107045879B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347—Physical level, e.g. placement or routing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17756—Structural details of configuration resources for partial configuration or partial reconfiguration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本公开涉及集成电路中的状态可见性和操纵。在第一模式中，控制电路可以通过经由配置资源对配置存储器位进行编程来实施关于集成电路中的存储电路的电路设计。在运行关于集成电路的电路设计实施方案期间，可以访问存储电路以进行读操作和写操作。在第二模式中，控制电路可以经由配置资源或经由接口电路和被分配给电路设计实施方案的互连资源来执行在存储电路处的读访问操作和写访问操作。仅举数例，用于执行在存储电路处的访问操作的典型应用包括：错误注入和观察、对电路设计的统计监测、对诸如重置信号的某些信号的初始化和分布、事件取样。

Description

集成电路中的状态可见性和操纵
技术领域
本文呈现的实施例涉及电子电路，并且更具体地涉及用于访问集成电路中的存储电路的技术。
背景技术
存储电路常常被用于保持集成电路中的状态，并且在运行用户应用之前常常需要对这些存储电路的写访问，例如作为对计算进行初始化的部分。考虑可编程逻辑器件(PLD)作为集成电路的一个示例。对PLD进行配置以实现给定电路设计包括通过将数据写入到存储电路来对配置存储器元件进行编程。另外，存储电路常常需要在集成电路开始操作之前处于初始状态中。例如，存储电路上的状况常常设置计算的开始点(例如，将计数器重置为零)或者存储用于计算的系数(例如，对于有限冲激响应(FIR)滤波器)。
在操作集成电路期间独立于对用户应用的运行的对这些存储电路的读访问发挥同等重要的作用。例如，涉及调试操作(诸如观察集成电路的状态以确定操作的正确性、为了对电路设计进行仿真的目的而使用集成电路、或者针对缺陷或出错状况(诸如单粒子效应(SEU))的出现而监测集成电路)的应用常常需要对集成电路中的存储电路的状态的提取。
发明内容
根据一些实施例，处于第一模式中的控制电路可以通过经由配置资源对配置存储器位进行编程来生成关于集成电路的电路设计实施方案。电路设计实施方案可以包括存储电路。在利用电路设计实施方案对集成电路的操作期间，电路设计实施方案可以执行在存储电路处的第一访问操作。处于第二模式中的控制电路可以在第二模式中执行经由配置资源在存储电路处的第二访问操作。在一些实施例中，第二访问操作是写操作。在其它实施例中，第二访问操作是读操作。
应当认识到，本发明能够以许多方式(诸如过程、装置、系统、设备或计算机可读介质上的方法)来实施。本文公开了本发明的若干实施例。
在某些实施例中，上述写操作可以通过使存储电路中的位反相来将错误注入到电路设计实施方案中。错误注入的影响可以包括观察集成电路的输出以检查该错误是否影响输出。
如果期望的话，写操作还可以包括在控制电路处接收重置信号，在接收到重置信号时执行在控制电路处的中断操作，以及经由配置资源将重置请求信号从控制电路发送到扇区，其中重置请求信号请求执行扇区中的重置操作。
本发明的另外的特征、本发明的本质和各种优点将从附图和优选实施例的下面的详细描述中变得更加清楚。
附图说明
图1是根据实施例的说明性集成电路的示意图。
图2是根据实施例的用于利用用户界面和控制在配置资源上的多个扇区的全局控制电路来访问存储电路的说明性电路的示意图。
图3是根据实施例的实现使用扫描链对存储电路的状态捕获的说明性电路的示意图。
图4是根据实施例的具有由局部控制电路控制的扫描链的说明性扇区的示意图。
图5是根据实施例的执行对存储电路的阵列的访问操作的说明性控制电路的示意图。
图6是根据实施例的具有控制电路的说明性系统的示意图，该控制电路与处理器电路进行通信并且执行经由配置资源和接口对集成电路中的存储电路的访问操作。
图7是示出了根据实施例的用于执行经由集成电路中的配置资源对存储电路的访问操作的说明性操作的流程图。
图8是示出了根据实施例的用于执行对集成电路中的电路设计实施方案的统计监测的说明性操作的流程图。
具体实施方式
集成电路可以实施电路设计，其有时还被称为应用或用户应用。电路设计实施方案可以包括逻辑电路(例如，逻辑与门、逻辑或门、反相器、等等)、存储电路(例如，寄存器、锁存器、存储器、等等)、运算电路(例如，加法器、减法器、乘法器、除法器、等等)、输入电路(例如，输入端口、接收器电路、存储器接口、等等)、输出电路(例如，输出端口、发送器电路、存储器接口、等等)。
集成电路中的存储电路常常被用于存储电路设计实施方案的状态。电路设计实施方案可以在操作集成电路期间执行读访问操作以从这些存储电路中取得数据信号和/或执行写访问操作以将数据信号存储在这些存储电路中。在一些情况下，可能期望独立于在操作期间集成电路运行的应用而执行读访问操作和/或写访问操作中的至少一些操作。
例如，独立于应用的运行而执行的写访问操作可以包括：在运行应用之前进行的写访问操作(例如，通过将计数器重置为零或者设置常数系数值来对计算进行初始化，将状态机放置成初始状态，对可配置电路进行编程，等等)、部分重配置、将应用设置成已知状态以用于调试目的、单粒子效应(SEU)校正、等等。
作为另一示例，独立于应用的运行而执行的读访问操作可以包括诸如以下的调试操作：观察集成电路的状态以确定操作的正确性、为了对电路设计进行仿真的目的而使用集成电路、针对缺陷或出错状况(诸如单粒子效应(SEU))的出现而监测集成电路、等等。
如果期望的话，从存储电路中取得的数据的值可以通过调试端口(诸如内部配置访问端口(ICAP)、联合测试行动组(JTAG)端口、或其它输出端口)被路由到嵌入式处理器电路或其它可能的接收方以用于在集成电路外的进一步分析。
用于独立于应用的运行而执行读访问操作和/或写访问操作的当前解决方案(例如，由加利福尼亚圣何塞的Altera公司销售的SignalProbe或者II逻辑分析器，或由加利福尼亚圣何塞的Xilinx公司销售的ChipscopeTMPro软件)具有许多缺点。例如，为了取得集成电路的状态的目的的读访问操作常常与应用的运行相比较慢，并且一般需要停止应用的运行。一些存储电路可能不是能直接访问的，并且因此在读访问操作期间不可观察到并且在写访问操作期间不可写入。应用的定时和资源利用可以通过将调试连接添加到在电路设计实施方案内部的连接处的探测信号和/或分配内部追踪缓冲器来被影响。另外，在其处探测到信号的连接常常需要在运行应用之前是已知的，使得它们可以被包含在电路设计实施方案中。
本领域技术人员将意识到，当前示例性实施例可以在没有这些具体细节中的一些或全部的情况下来实践。在其它实例中，未详细描述公知操作以便不会不必要地使当前的实施例模糊不清。
在图1中示出了可以被配置为实施电路设计的集成电路(诸如可编程集成电路100)的说明性实施例。如图1所示，可编程集成电路100可以包括功能块的二维阵列，包括逻辑阵列块(LAB)110和其它功能块，例如诸如随机访问存储器(RAM)块130和数字信号处理(DSP)块120。功能块(诸如LAB 110)可以包括接收输入信号并执行在输入信号上的定制功能以产生输出信号的较小的可编程区(例如，逻辑元件、可配置逻辑块、或自适应逻辑模块)。
另外，可编程集成电路100可以具有用于驱动关闭可编程集成电路100的信号并用于从其它设备接收信号的输入/输出元件(IOE)102。输入/输出元件102可以包括并行输入/输出电路、串行数据收发器电路、差分接收器和发送器电路、或用于将一个集成电路连接到另一集成电路的其它电路。如所示的，输入/输出元件102可以被定位在芯片的外周附近。如果期望的话，可编程集成电路100可以具有以不同的方式布置的输入/输出元件102。例如，输入/输出元件102可以形成可以被定位在可编程集成电路100上的任何地方的(例如，跨可编程集成电路的宽度均匀地分布的)输入/输出元件的一列或多列。如果期望的话，输入/输出元件102可以形成(例如，跨可编程集成电路的高度分布的)输入/输出元件的一行或多行。备选地，输入/输出元件102可以形成可以被分布在可编程集成电路100的表面上或者被聚集在所选择的区域中的输入/输出元件的岛(island)。
可编程集成电路100还可以包括形式为垂直路由信道140(即，沿可编程集成电路100的垂直轴形成的互连)和水平路由信道150(即，沿可编程集成电路100的水平轴形成的互连)的可编程互连电路，每个路由信道包括至少一个轨道以路由至少一根接线。
要指出，除了图1中描绘的互连电路的拓扑结构之外的其它路由拓扑结构旨在被包含在本发明的范围内。例如，路由拓扑结构可以包括对角地行进或沿它们的范围的不同部分水平地和垂直地行进的接线以及在三维集成电路的情况下垂直于设备平面的接线，并且接线的驱动器可以被定位在与接线的一端不同的点处。路由拓扑结构可以包括基本上跨过整个可编程集成电路100的全局接线、跨过可编程集成电路100的部分的分数全局接线、特定长度的交错接线、较小的本地接线、或任何其它适当的互连资源布置。
另外，应当理解，实施例可以被实施在任何集成电路中。如果期望的话，这样的集成电路的功能块可以被布置在更多的层级或层中，其中多个功能块被互连以形成更大的块。其它设备布置可以使用未按行和列布置的功能块。
可编程集成电路100可以包含可编程存储器元件。存储器元件可以使用输入/输出元件(IOE)102和配置资源而被加载有配置数据(还被称为编程数据)。一旦被加载，存储器元件中的每个存储器元件均提供控制相关联的功能块的操作的对应的静态控制信号(例如，LAB 110、DSP 120、RAM 130、输入/输出元件102、或产生信号路径的互连资源)。
在典型情形下，经加载的存储器元件的输出被施加到功能块中的金属氧化物半导体场效应晶体管的栅极以接通或断开某些晶体管，并且由此对包括路由路径的功能块中的逻辑进行配置。可以以这种方式控制的可编程逻辑电路元件包括多路复用器(用于形成互连电路中的路由路径的多路复用器)、查找表、逻辑阵列、与逻辑门、或逻辑门、与非逻辑门、以及与或逻辑门、通过门(pass gate)、等等的部分。
存储器元件可以使用任何适当的易失性存储器结构和/或非易失性存储器结构，诸如例如随机访问存储器(RAM)单元、保险丝、反熔丝、可编程只读存储器存储器单元、掩码编程结构和激光编程结构、机械存储器设备(例如，包括本地机械谐振器)、机械操作的RAM(MORAM)、这些结构的组合、等等。因为存储器元件在编程期间被加载有配置数据，所以存储器元件有时被称为配置存储器元件、配置RAM(CRAM)、或可编程存储器元件。
可编程存储器元件可以采用包括行和列的配置存储器阵列来组织。跨过所有列的数据寄存器和跨过所有行的地址寄存器可以接收配置数据。配置数据可以被移位到数据寄存器上。当合适的地址寄存器被认定时，数据寄存器将配置数据写入到由地址寄存器指定的行的配置存储器位。
在某些实施例中，可编程集成电路100可以包括被组织在扇区中的配置存储器，其中扇区可以包括指定在该扇区中或跨越该扇区的子部件和接线的功能和/或互连的配置RAM位。每个扇区可以包括单独的数据和地址寄存器。关于扇区的另外的信息能够在共同拥有的题为“Programmable Circuit Having Multiple Sectors”的美国专利申请号14/460548中找到，在此将其通过引用整体并入本文。
图2示出了具有被组织在扇区240中的配置存储器的说明性可配置集成电路(诸如可编程集成电路100)。每个扇区240可以包括本地控制电路220。这些本地控制电路可以控制时钟分布网络和各自的扇区240的配置。如果期望的话，本地控制电路220可以操纵并观察在各自的扇区240内的扫描链。
在某些实施例中，本地控制电路220可以被实施为状态机。在某些实施例中，本地控制电路220可以被实施为最小的处理器。由本地控制电路220支持的每个操作可以被实施为在包含控制程序的存储器中的单独的例程。
在某些实施例中，该控制程序存储器可以接收并存储新的例程以便将新的操作和功能实施到扇区中。这些新的操作可以提高扇区内的局部活性。在没有该可扩展性的情况下，新的功能可以需要根据预先存在的操作来实施，其可以增加在全局控制电路与本地控制电路之间的所需要的通信的量并且完全防止对局部控制电路220的并行使用。
通信网络230可以将局部控制电路220连接到全局控制电路210。例如，通信网络230可以被用于传输配置数据和/或调试数据以分别用于配置目的和/或调试目的。在一些实施例中，通信网络230可以被用于传输作为电路设计实施方案的部分的数据信号。如果期望的话，通信网络230可以被实施为基于网格的片上网络(NoC)。关于片上网络和FPGA的另外的信息能够在共同拥有的美国专利申请公开号2014/0126572“Programmable LogicDevice with Integrated Network-on-Chip”中找到，在此将其通过引用整体并入本文。
全局控制电路210可以连接到设备引脚，其能够通过设备引脚与用户界面250进行通信。用户界面250可以包括例如JTAG扫描链、输入/输出端口、可编程逻辑电路、或这些电路的任何组合。全局控制电路210可以从用户界面250接收命令，处理接收到的命令，并且根据需要通过通信网络230将所处理的命令发送到局部控制电路220。响应于从全局控制电路210接收到命令，局部控制电路220可以编排存储电路在各自的扇区240中的读取，并且随后通过通信网络230将从存储电路中取得的数据发送回到全局控制电路210。
因为全局控制电路210除此之外负责协调局部控制电路220的操作，以用于在用户界面250与局部控制电路220之间的通信并且为了安全特征，全局控制电路210(或至少其部分)也可以被实施在处理器中。处理器可以是专用处理器、针对已经被包含在设备的设计中的用户可见处理器的特别启动代码、或者另一适当的布置。
划分成扇区的优点可以是局部控制电路220可以独立地且并行地操作。每个局部控制电路220可以如下面更详细地公开的使用其各自的扇区240中的一个或多个扫描链、或者通过具有包括数据寄存器控制器的数据寄存器的接口而从其各自的扇区240中取得数据。在一些实施例中，局部控制电路220中的每个局部控制电路可以在丢弃不需要的数据之后将从各自的扇区240中取得的数据过滤为精简数据集。局部控制电路220可以随后通过通信网络230将精简数据集发送到全局控制电路210。如果每个局部控制电路220通过通信网络230以低于网络230的最大带宽来发送数据，则全局控制电路210可以确定针对局部控制电路220的排程(schedule)，以使通过网络230发送的数据相交错。备选地，全局控制电路210可以提供允许局部控制电路220通过网络230以网络230的完整带宽串行地发送数据的时序排程。
全局控制电路210可以(例如，例如使用10吉比特以太网协议或外围部件互连快速(PCIe)协议(仅举数例)的通过高速串行接口(HSSI)收发器电路)以高数据速率与用户界面250进行通信。全局控制电路210可以通过时分复用通信网络230与局部控制电路220进行通信，例如其中局部控制电路220中的每个局部控制电路以相对较低的速率但是并行地操作。
局部控制电路220中的每个局部控制电路能够在第一时间段期间监测其各自的扇区240中的存储电路的第一集合，并且在第二时间段期间监测其各自的扇区240中的存储电路的第二集合。局部控制电路的控制程序可以被动态地扩展以执行该监测功能。该监测功能允许在某个时间点处监测的存储电路的集合比通过通信网络230和全局控制电路210从扇区发送到用户界面250的位的数目大得多，以用于外部监测和解读。另外，修理电路设计中的需要更改关于可配置集成电路的设计实施方案的程序错误(例如，将逻辑“与”改变为逻辑“或”)可能需要使用扇区的部分重配置能够带来的局部变化。
扇区240的独立性还可以导致被完全包含在一个扇区内的并且由各自的局部控制电路220控制的更短的扫描链。在某些实施例中，关于存储电路的状态的信息可以使用扫描链来取得。图3示出了实现使用被布置在扫描链中的扫描存储电路(例如，扫描寄存器)对用户存储电路(例如，用户寄存器)的状态捕获和状态恢复的说明性电路300。因为用户存储电路320A和320B都能够使用扫描存储电路在不遍历其它存储电路的情况下来访问，所以用户存储电路320A和320B可以被称为可观察到的存储电路。
如图3所示，扫描链包括扫描存储电路340和扫描存储电路345。多路复用器330和335与扫描存储电路340和345耦合在一起作为当信号LOAD为‘0’时扫描链中的移位寄存器。包括扫描存储电路340和345的扫描链是用于捕获存储在用户存储电路320A和320B中的数据并将其移出而不将附加的数据移入到用户存储电路320A和320B中的专用扫描链。因此，包括扫描存储电路340和345的扫描链能够执行对存储在用户存储电路320A和320B中的数据的非破坏性捕获，而不干扰或擦除存储在用户存储电路320A和320B中的数据。对存储在用户存储电路中的数据的非破坏性捕获还被称为快照或被称为状态可视化。
时钟分布网络可以使用多路复用器355来在时钟信号CLK_0、CLK_1、…CLK_N之中选择时钟信号。逻辑与门365可以从多路复用器355中接收所选择的时钟信号、以及可以接收能够启用或禁用所选择的时钟信号的信号ENABLE_SCAN。作为示例，逻辑与门365的输出可以是时钟信号C2，其可以触发扫描存储电路340和345。
另一时钟分布网络可以使用多路复用器350来在时钟信号CLK_0、CLK_1、…CLK_N之中选择时钟信号。逻辑与门360可以从多路复用器350中接收所选择的时钟信号、以及可以接收能够启用或禁用所选择的时钟信号的信号ENABLE_USER。作为示例，逻辑与门360的输出可以是时钟信号C1，其可以触发扫描存储电路320A和320B。
在有时还被称为用户模式的应用运行模式中(即，在操作电路设计实施方案期间)，用户存储电路320A和320B可以分别从多路复用器310和315接收数据信号D1和D2。在该模式中，信号UNLOAD可以被解除认定，并且多路复用器310和315可以选择信号DATA-IN_A和DATA-IN_B分别作为信号D1和D2。用户存储电路320A和320B可以存储在时钟信号C1的触发事件(例如，上升沿、下降沿、高电平、低电平、或其任何组合)处的信号D1和D2，并且可以分别提供信号D1和D2的值作为信号DATA-OUT_A和DATA-OUT_B。
如果期望的话，控制电路(例如，图2的局部控制电路220)可以执行用户存储电路的读访问操作，以提取用户存储电路320A和320B的状态。例如，存储在用户存储电路320A和320B中的信号可以在数据取得模式中使用扫描链来取得。取得存储在用户存储电路320A和320B中的信号有时还被称为在读回模式中的操作电路300。为此，信号ENABLE_USER和ENABLE_SCAN可以被解除认定以分别停止时钟信号C1和C2。信号LOAD可以被设置为‘1’，使得多路复用器330和335分别选择来自用户存储电路320A和320B的信号。
信号ENABLE_SCAN可以被认定，以允许时钟信号C2的一个触发事件。时钟信号C2的一个触发事件会触发扫描存储电路340和345，以分别存储被存储在用户存储电路320A和320B中的值。随后，信号LOAD可以从‘1’被切换为‘0’，以使得多路复用器330和335选择来自扫描链上的其它扫描存储电路的信号。例如，多路复用器335选择扫描存储电路340的输出信号S1。信号ENABLE_SCAN可以随后被认定，以开始时钟信号C2中的振荡。扫描存储电路340和345随后将由信号S1和S2指示的所存储的数据移出在时钟信号C2的连续触发事件处的信号SCAN-OUT中的扫描链。在某些实施例中，存储在用户存储电路320A和320B中的值可以在读回模式中被取得，而不停止时钟信号C1。例如，信号LOAD和时钟信号C1和C2可以被同步，使得能够在不停止时钟信号C1的情况下进行读回。
如果期望的话，信号ENABLE_USER可以被认定，以开始时钟信号C1中的振荡。响应于时钟信号C1中的振荡，用户存储电路320A和320B可以在设计运行模式中操作，而所存储的数据使用扫描链来取得。
在示例性实施例中，图3的扫描链不具有到用于在集成电路中的可编程逻辑块之间路由信号的全局路由导体的直接连接。使用图3的专用扫描链来获取存储在用户存储电路320A-320B中的数据的快照可以允许去除全局冻结信号以及否则将用于对全局路由导体进行选通的冻结逻辑。
在另一实施例中，全局控制电路210或局部控制电路220可以具有能够禁用读回模式的安全逻辑。安全逻辑能够使得扇区240中的一个或多个扇区进入安全模式，在安全模式中在各自的扇区240中的扫描链获取存储在用户存储电路中的数据的快照的能力被禁用。安全逻辑能够被用于确保被编程为安全的用户存储电路的状态不能够在用户模式中被访问。安全逻辑可以例如由CRAM设置或保险丝来控制。
在另一情形下，控制电路(例如，图2的局部控制电路220)可以执行用户存储电路的写访问操作，以将用户存储电路320A和320B设置处于预定状态。例如，预定数据可以在数据恢复模式中使用扫描链被写入到用户存储电路320A和320B。将预定数据写入到用户存储电路320A和320B有时还被称为在写回模式中的操作电路300。为此，信号LOAD可以被设置为‘0’以使得多路复用器330和335选择来自扫描链上的其它扫描存储电路的信号。信号ENABLE_SCAN可以被认定，以使得预定数据经由信号SCAN-IN被移入到扫描链中。扫描存储电路340和345响应于时钟信号C2的连续时钟触发事件而分别将在它们的输出处的预定数据存储为信号S1和S2。
接下来，信号ENABLE_USER和ENABLE_SCAN可以被解除认定，以分别停止时钟信号C1和C2。信号UNLOAD可以被设置为‘1’，以使得多路复用器310和315分别选择来自扫描存储电路340和345的信号S1和S2作为信号D1和D2。
信号ENABLE_USER可以被认定，以用于时钟信号C1的一个触发事件。时钟信号C1的一个触发事件可以触发用户存储电路320A和320B以分别存储信号D1和D2。结果，用户存储电路320A和320B分别存储来自扫描存储电路340和345的预定数据。随后，信号UNLOAD可以被设置为‘0’以使得多路复用器310和315分别选择信号DATA-IN_A和DATA-IN_B作为信号D1和D2。信号ENABLE_USER可以随后被认定，以开始时钟信号C1，使得用户存储电路320A和320B在设计运行模式中操作。
如果期望的话，局部控制电路(例如，图2的局部控制电路220)可以控制扫描链。作为示例，局部控制电路可以控制信号LOAD、UNLOAD和ENABLE_SCAN。在图4中示出了具有控制扫描链的局部控制电路的扇区(例如，图2的扇区240)的说明性实施例。如图4所示，扇区400可以包括局部控制电路410、第一类型的电路块420(例如，图1中的LAB 110、DSP 120、或RAM130之一)、以及与第一类型的电路块420不同的第二类型的电路块430(例如，图1中的LAB110、DSP 120、或RAM 130中的不同的一个)。
局部控制电路410可以控制扫描链450，其可以源自于局部控制电路410中，在局部控制电路410处结束之前遍历电路块420A、430、…、和420B。扫描链450包括部分450A-450B。扫描链450包括扫描存储电路，诸如扫描存储电路340和345。在一些实施例中，扫描链450包括许多扫描存储电路。如果期望的话，扇区400可以包括多于一个扫描链。扇区400中的每个扫描链可以源自于并且结束于局部控制电路410中，并且局部控制电路410可以单独地控制扇区400中的每个扫描链。
如图4所示，局部控制电路410可以使用连接460和多路复用器440来控制扫描链450。例如，局部控制电路410可以引导多路复用器电路440选择来自在其第一多路复用输入处的电路块420A的扫描链部分450A上的信号，由此绕过来自在其第二多路复用输入处的电路块430的扫描链部分450B。
备选地，局部控制电路410可以使得多路复用器440选择在来自电路块430的扫描链部分450B上的信号。例如，考虑其中局部控制电路410测试扇区400中的所有存储电路的操作能力的情形。在该情形下，局部控制电路410可以引导多路复用器440选择来自在其第二多路复用输入处的扫描链部分450B上的信号。
作为另一示例，考虑其中用户想要使用扫描链450来探测存储在电路块420中的信号而非存储在电路块430中的信号的情形。在该情形下，局部控制电路410可以引导多路复用器440选择来自在其第一多路复用输入处的扫描链部分450A上的信号，绕过来自电路块430的扫描链部分450B。
如果期望的话，局部控制电路410可以被耦合到全局控制电路(例如所示的，图2的局部控制电路220通过网络230被耦合到全局控制电路210)。局部控制电路410可以包括滤波能力。该滤波能力可以例如允许局部控制电路410在第一时间段期间监测电路块420和430中的一个或多个电路块中的存储电路的子集，并且在第二时间段期间监测电路块420和430中的一个或多个电路块中的存储电路的另一子集。
在其中局部控制电路410包括处理器的实施例中，局部控制电路410中的处理器可以使用软件对所捕获的数据执行滤波。作为示例，局部控制电路410可以根据在处理器上运行的用户软件代码来去除状态的集合。作为另一示例，局部控制电路410可以编排来自存储电路的数据的快照并执行诊断测试，以确定数据的快照应当被放弃还是被保留。局部控制电路410可以例如一旦被测试的电路被确定为无错误，就放弃快照。
如果期望的话，局部控制电路410可以单独地取得存储在一个或多个存储电路中的数据、存储在被定位在一个或多个电路块中的一个或多个存储电路中的数据、或者存储在被耦合到扇区400中的一个或多个扫描链的一个或多个存储电路中的数据。局部控制电路410可以取得存储在被定位在扇区400中的自适应逻辑模块(ALM)中的一个或多个存储电路中的数据、存储在被定位在扇区400中的逻辑阵列块(LAB)中的一个或多个存储电路中的数据、存储在被定位在扇区400中的存储器元件中的一个或多个存储电路中的数据、和/或存储在被定位在扇区400中的数字信号处理器(DSP)块中的一个或多个存储电路中的数据。自适应逻辑模块(ALM)包括组合逻辑(诸如查找表)。局部控制电路410可以缓存和/或处理所取得的数据。局部控制电路410可以经由网络230将取得的数据提供给全局控制电路210。全局控制电路210可以在外部经由用户界面250来封装所取得的数据并传送所封装的数据。
在某些实施例中，控制电路可以在第一模式中通过经由配置资源(诸如地址寄存器和数据寄存器)对配置存储器位进行编程来生成关于集成电路的电路设计实施方案，并且在第二模式中执行经由配置资源对存储电路的访问操作，其被图示在图5中。图5的电路可以包括控制电路510、数据寄存器540、地址寄存器550、变速器(gearbox)530、以及存储电路520。如所示的，存储电路520可以被布置在行和列的阵列中，其中地址寄存器550按行连接到存储电路520，并且数据寄存器540经由变速器530按列连接到存储电路520。
图5的电路仅仅是说明性的并且不旨在限制本发明的范围。如果期望的话，地址寄存器可以按列连接到存储电路，并且数据寄存器按行连接到存储电路，存储电路520可以以不同的方式来布置，等等。例如，电路可以具有在两行之间和/或在两列之间的不同数量的存储电路520，电路可以仅仅具有一行或仅仅一列，地址寄存器550可以被省略，变速器530可以被省略，等等。
如图5所示，控制电路510可以经由变速器530引导地址寄存器550和数据寄存器540读取存储电路520的状态和/或设置存储电路520的状态。在另一实施例中，控制电路510可以在绕过变速器530的情况下使用配置资源(诸如地址寄存器550和数据寄存器540)以通过对配置存储器位(未示出)进行编程来实施电路设计。
考虑其中控制电路510对配置存储器位进行编程来实施电路设计的情形。在该情形下，控制电路510可以接收请求对配置存储器位的帧以及配置数据和地址的写访问操作的数据包。控制电路510可以将配置数据移入到数据寄存器540中。数据寄存器540可以(例如，通过未示出在图5中的三状态缓冲器)直接驱动数据线，由此绕过变速器530。
控制电路510可以将地址移入到地址寄存器550中，由此选择要由配置数据编程的配置存储器位。地址寄存器550可以(例如，通过启用在数据线与存储器单元之间的传递晶体管)实现对所选择的配置存储器位的写访问操作，由此将经由数据线来自数据寄存器540的配置数据存储在配置存储器单元中。如果期望的话，控制电路510可以发送指示写访问操作的成功的响应数据包(例如，发送到处理器电路和/或全局控制电路，等等)。如果期望的话，控制电路510可以在响应数据包中指示其准备好接收另一数据包。
在一些实施例中，控制电路510可以接收写访问请求数据包，其包括针对具有为了对配置存储器位进行编程以实施电路设计的目的而选择的数据寄存器控制器(未示出)的地址的数据寄存器540的配置数据的帧。配置数据可以由片上网络接收器写入到数据寄存器控制器。数据寄存器控制器可以在每周期将数据包中的预定数量的位的配置数据移入到数据寄存器中。在接收到配置数据的最后的预定数量的位后，控制电路510可以基于用写访问请求数据包接收到的地址来引导地址寄存器550，以实现来自由数据寄存器540驱动的数据线的写访问操作。
考虑其中控制电路510经由变速器530引导地址寄存器550和数据寄存器540执行对存储电路520之一的写访问操作的情形。例如，控制电路510可以接收请求写访问操作的数据包。在该示例中，控制电路510可以准备数据寄存器540和/或地址寄存器550用于写访问操作。例如，控制电路510可以实现从控制电路510到变速器530的连接。如果期望的话，控制电路510可以发送响应数据包(例如，发送到处理器电路和/或全局控制电路、等等)，该响应数据包指示数据寄存器540和/或地址寄存器550被成功地准备、和/或指示数据寄存器540和/或地址寄存器550准备好接收用户数据。
控制电路510可以接收请求对预定存储电路520的写访问操作的用户数据的数据包、以及接收指定预定存储电路520的用户数据和地址。作为示例，考虑其中存储电路520被布置在如图5所示的行和列的阵列中并且地址指示预定行和预定列的情形。在该情形下，控制电路510可以分析用户数据的数据包，并且基于该分析来引导地址寄存器550和/或数据寄存器540。例如，地址寄存器550可以认定实现对预定行中的所有存储电路520的写访问操作的启用信号。
控制电路510可以将用户数据的数据包的一部分发送到数据寄存器540，并且从那里发送到至少一个变速器530。接收用户数据的数据包的该部分的变速器可以确定预定列是否指定连接到变速器的存储电路的列。在预定地址指定连接到变速器的列并且由此指定变速器的情况下，所指定的变速器530可以认定合适的控制信号以实现对预定列中的存储电路520的写访问操作。如果期望的话，所指定的变速器530可以通过数据线将要被存储在预定存储电路520中的数据发送到预定列中的存储电路，使得数据被存储在预定存储电路520中。
作为示例，预定存储电路520可以包括存储位的二维阵列，并且写访问操作可以将数据写入到预定存储电路中的所有存储位。在该示例中，所指定的变速器530可以包括指示二维阵列中的存储位的行的地址计数器。在同步写操作的情况下，所指定的变速器530可以在第一地址处开始，将数据写入到与在时钟事件处的第一地址相对应的行，并且使地址计数器增一。所指定的变速器530可以随后针对存储电路520中的所有其它行重复这些步骤。
考虑其中控制电路510引导配置资源执行从存储电路520之一的读访问操作的情形。例如，控制电路510可以接收请求读访问操作的数据包。在该示例中，控制电路510可以准备数据寄存器540和/或地址寄存器550用于读访问操作。例如，控制电路510可以将数据寄存器540设置成移位模式，使得从存储电路中读取的信号被移入到数据寄存器中。如果期望的话，控制电路510可以发送响应数据包(例如，发送到处理器电路和/或全局控制电路、等等)，该响应数据包指示数据寄存器540和/或地址寄存器550被成功地准备、和/或指示数据寄存器540和/或地址寄存器550准备好执行读访问操作。
控制电路510可以接收请求从预定存储电路520的读访问操作的数据包、以及接收指定预定存储电路520的地址。作为示例，考虑其中存储电路520被布置在如图5所示的行和列的阵列中并且地址指示预定行和预定列的情形。在该情形下，控制电路510可以分析数据包，并且基于该分析来引导地址寄存器550和/或数据寄存器540。例如，地址寄存器550可以认定实现对预定行中的所有存储电路520的读访问操作的启用信号。
控制电路510可以将数据包的一部分发送到数据寄存器540并且从那里发送到至少一个变速器530。接收数据包的该部分的变速器可以确定预定列是否指定连接到该变速器的存储电路的列。在预定地址指定连接到变速器的列并且由此指定变速器的情况下，所指定的变速器530可以认定合适的控制信号以实现对预定列中的存储电路520的读访问操作。
作为示例，预定存储电路520可以包括存储位的二维阵列，并且读访问操作可以从预定存储电路中的所有存储位中读取数据。在该示例中，所指定的变速器530可以包括指示二维阵列中的存储位的行的地址计数器。在同步读操作的情况下，所指定的变速器530可以在第一地址处开始，从与在时钟事件处的第一地址相对应的行中读取数据，并且使地址计数器增一。所指定的变速器530可以随后针对存储电路520中的所有其它行重复这些步骤。
作为示例，为了读取与第一地址相对应的行中的一个存储位的目的，所指定的变速器530可以将数据线预装载到预定存储电路520的列中的存储位，使得感测放大器可以检测存储在对应的存储位中的位值。
如果期望的话，所指定的变速器可以消除从预定存储电路520的存储位取得的位值。例如，考虑其中预定存储电路的行会存储多达40位的情形，其中八位被用于错误校正编码。在该情形下，所指定的变速器可以消除八个错误校正编码位并且仅仅将32个剩余的用户位移入到数据寄存器540中。
在某些实施例中，控制电路可以经由在运行应用期间使用的互连资源并且通过在控制电路与互连资源之间的接口来访问存储电路。图6是可以包括具有缓冲器612的控制电路610的说明性集成电路的示意图。控制电路610可以与处理器电路650进行通信，并且可以经由配置资源660和将控制电路610耦合到互连资源640的接口620执行对集成电路中的存储电路670的访问操作。
如图6所示，集成电路的一部分可以被划分成分区630。分区630可以包括存储电路670、运算电路680、附加的处理器电路690、等等。如果期望的话，分区630可以包括逻辑资源(诸如逻辑阵列块)，仅举数例，其可以包括逻辑元件、可配置逻辑块、自适应逻辑模块。如果期望的话，控制电路610可以实施分区630中的电路设计。例如，控制电路610可以通过经由配置资源660对配置存储器位进行编程来生成分区630中的电路设计实施方案。
互连资源640可以耦合存储电路670、运算电路680、附加的处理器电路690、分区630中的逻辑资源、以及接口620。如果期望的话，互连资源640可以(例如，通过对实现在垂直接线与水平接线之间的连接的配置存储器位进行编程)提供可配置连接。例如，互连资源640可以由控制电路610配置为实施分区630中的电路设计。在一些实施例中，互连资源640可以提供在关于集成电路的电路设计实施方案的预定电路之间的固定连接。
在某些实施例中，接口620可以包括从控制电路610到互连资源640的桥接电路(诸如桥接622)。作为示例，桥接622可以实施存储器映射总线体系结构，其可以允许控制电路610中的主控装置(master)访问由分区630中的逻辑资源实施的从动装置(slave)，由此访问互连资源640。如果期望的话，接口620可以包括并行输入输出(PIO)部件(诸如PIO 625)，其可以允许控制电路610访问分区630中的逻辑资源中的信号。主控装置可以通过读和写存储器映射寄存器来控制通过PIO 625的信号。PIO 625可以捕获在其输入上的数据并且将数据驱动到其输出。如果期望的话，控制电路610可以将PIO 625的输入输出端口编程为输入或输出。
在一些实施例中，接口620可以包括从互连资源640到控制电路610的桥接电路(诸如桥接628)。作为示例，桥接628可以实施存储器映射总线体系结构，其可以允许分区630中的逻辑资源为访问控制电路610中的从动装置的主控装置。如果期望的话，分区630中的逻辑资源可以以与控制电路610不同的时钟域进行操作，并且桥接628可以包括双时钟先进先出(FIFO)核以将数据从一个时钟域传输到其它时钟域。
在一些情形下，可能期望通过接口620和互连资源640将信号从控制电路610发送到存储电路670。作为示例，考虑其中全局信号需要被发送到存储电路670的情形。这样的重置信号可能需要互连资源640的许多连接在电路设计实施方案中将生成重置信号的电路耦合到存储电路670。在一些实施例中，生成重置信号的电路可以将其发送到处理器电路650。响应于接收到重置信号，处理器电路650可以通过配置资源660将信号发送到控制电路610，并且控制电路610可以经由接口620和互连资源640将信号发送到存储电路670。存储电路670可以在接收到信号时进行重置。如果期望的话，处理器电路650和/或控制电路610可以通过时钟网络来校准时钟信号以实现在存储电路670处的局部同步重置去除。
仅举数例，其中控制电路610可以经由接口620和互连资源640将数据写入到存储电路670的其它情形包括电路的实例化、电路的参数化、电路的修改。在某些实施例中，控制电路(诸如图4的局部控制电路410)可以如图3所描述的为了以下的目的使用扫描链450将数据写入到寄存器：对电路进行实例化、对电路进行参数化、对电路进行修改、等等。
例如，运算电路680可以实施有限冲激响应(FIR)滤波器，并且存储电路670可以存储FIR滤波器的系数。在该示例中，控制电路610可以经由接口620和互连资源640将系数写入到存储电路670。在FIR滤波器的操作期间，运算电路680可以经由互连资源640访问存储在存储电路670中的系数。
在另一示例中，处理器电路690可以使用存储电路670作为指令存储器。在该示例中，控制电路610可以经由接口620和互连资源640将指令写入到存储电路670，以对指令存储器进行初始化和/或更新处理器电路690的指令存储器。
在另一示例中，存储在存储电路中的数据可以在高速串行通信电路中在8位10位(8b/10b)编码与64位66位(64b/66b)编码之间进行选择。图6的控制电路610或图4的局部控制电路410可以执行对如图4和图6所描述的存储电路的写访问操作，由此对高速串行通信电路进行实例化并保存配置资源。
在另一示例中，存储电路670可以为实施只读存储器(ROM)电路的随机访问存储器(RAM)电路。在该示例中，控制电路610可以经由接口620和互连资源640将数据写入到存储电路670以对ROM电路的内容进行初始化。
在另一示例中，存储电路670或寄存器320A和320B可以实施有限状态机(FSM)的状态。在该示例中，控制电路610可以经由接口620和互连资源640将数据写入到存储电路670以将有限状态机设置成初始状态。
在一些情形下，可能期望通过互连资源640和接口620从存储电路670中取得信号。作为示例，考虑其中集成电路的操作被监测以检测错误并且存储电路(诸如图3的寄存器320A和320B和/或图6的存储电路670)存储错误状况的情形。在一些应用中，可能期望取得存储在那些存储电路中的错误状况并且基于所观察到的错误状况来探测附加的信号。控制电路(诸如图4的局部控制电路410)可以经由如图3和图4所描述的扫描链执行对寄存器的读访问操作以取得出错状况。如果期望的话，图6的控制电路610可以经由接口620和互连资源640执行读访问操作以从存储电路670中取得出错状况。
在一些实施例中，追踪缓冲器可以存储从存储电路670中的一个或多个存储电路中取得的数据以允许在稍后时间点处的数据分析。控制电路610的缓冲器612可以实施追踪缓冲器。备选地，控制电路610可以将存储电路670配置为追踪缓冲器。缓冲器612和/或存储电路670可以存储数据直到处理器电路650请求该数据。在接收到这样的请求时，控制电路610可以通过配置资源660将该数据发送到处理器电路650。
如果期望的话，控制电路610可以执行在存储电路670处的读访问操作，并且经由互连资源640、接口620和配置资源660将取得的数据直接路由到处理器电路650，由此绕过缓冲器612。在某些实施例中，运算电路680可以实施计数器。计数器可以对观察的错误的数目、有限状态机(FSM)的给定状态的发生等等进行计数。控制电路610可以通过执行对运算电路680的读访问操作来取得存储在计数器中的数目。
控制电路(例如，图2的全局控制电路210、图4的局部控制电路410、图5的控制电路510、或图6的控制电路610)可以针对出错状况的出现监测电路设计实施方案。例如，控制电路可以接收指示出错状况的出现的信号。在检测到出错状况后，控制电路可以执行若干动作。例如，控制电路可以停止时钟信号并执行在基本上电路设计实施方案的所有存储电路处的读访问操作。控制电路可以停止写入到追踪缓冲器并且经由互连(例如，图2的通信网络230、图5的数据寄存器540、图6的配置资源660)将存储在追踪缓冲器中的数据提供到例如图2的用户界面250或图6的处理器电路650以用于进一步处理。如果期望的话，控制电路可以通知用户出错状况的出现。
在一些实施例中，控制电路(例如，图2的全局控制电路210、图4的局部控制电路410、图5的控制电路510、或图6的控制电路610)可以执行在存储电路(例如，图3的寄存器320A和320B、图4的电路块430中的存储电路、图5的存储电路520、或图6的存储电路670)处的写访问操作，以用于错误注入(例如，以对单粒子效应(SEU)的效应进行建模和分析)。例如，控制电路可以中断电路设计实施方案的至少一部分的操作。控制电路可以执行在存储电路处的读访问操作以取得存储在存储电路中的位。控制电路可以使所取得的位的位值反相，执行在存储电路处的写访问操作以将经反相的位值存储在存储电路中，并重启电路设计实施方案的被中断的部分的操作。考虑其中集成电路是图1的可编程逻辑器件100并且电路设计实施方案是用户的电路设计到可编程逻辑器件100上的映射的情形，其中存储电路是电路设计实施方案中的用户寄存器。在该情形下，控制电路可以执行在用户寄存器处的写访问操作，并且使存储在用户寄存器中的位的位值反相。
可以在集成电路的输出处观察到注入的错误的效果。如果期望的话，两个相同的电路设计可以被实施在相同的集成电路中或者被实施在两个单独的集成电路中。两个电路设计实施方案可以接收相同的输入数据。控制电路可以将错误注入到两个电路设计实施方案之一中，并且在两个电路设计实施方案的输出处观察差别以监测注入的错误的效果。
图7是示出了用于经由集成电路中的配置资源(例如，图2的通信网络230、图5的数据寄存器540和地址寄存器550、图6的配置资源660)来执行对存储电路(例如，图2的扇区240中的存储电路、图5的存储电路520、或图6的存储电路670)的访问操作的说明性操作的流程图700。在操作710期间，处于第一模式中的控制电路可以通过经由配置资源对配置存储器位进行编程来生成关于集成电路的包括存储电路和访问电路的电路设计实施方案。控制电路可以在对配置存储器位的编程期间禁用时钟信号。如果期望的话，控制电路可以在不禁用时钟信号的情况下对配置存储器位进行编程。
例如，图2的全局控制电路210可以经由通信网络230将配置数据发送到局部控制电路220，其可以实施扇区240中的电路设计。作为另一示例，图5的控制电路510可以经由地址寄存器550和数据寄存器540对存储电路520进行配置。作为另一示例，图6的处理器电路650可以经由配置资源660将配置数据发送到控制电路610，其可以通过对配置存储器位进行编程来实施分区630中的电路设计。
在操作720期间，可以在用户模式中利用电路设计实施方案来操作集成电路，并且在操作730期间，可以利用访问电路来执行在存储电路处的第一访问操作。作为示例，运算电路680可以执行在存储电路670处的读访问操作，以取得用于有限冲激响应(FIR)滤波器操作的系数。在一些实施例中，访问电路可以包括可以被配置为执行在存储电路处的访问操作的功能块(诸如图1的PLD 100的逻辑阵列块(LAB)110、随机访问存储器(RAM)块130、和/或数字信号处理(DSP)块120)。
在操作740期间，处于第二模式中的控制电路可以执行经由配置资源在存储电路处的第二访问操作。例如，控制电路610可以使用配置资源660来执行存储电路670的读访问操作和/或写访问操作。类似地，图2的全局控制电路210可以使用通信网络230来访问扇区240中的存储电路。此外，控制电路510可以使用数据寄存器540和地址寄存器550来访问存储电路520。
图8是示出了用于执行对集成电路中的电路设计实施方案的统计监测的说明性操作的流程图800。在操作810期间，处于第一模式中的控制电路可以对集成电路中的配置存储器位进行编程，由此生成在集成电路中包括寄存器的电路设计实施方案。在操作820期间，电路设计实施方案可以在操作集成电路时将信号存储在寄存器中。在操作830期间，处于第二模式中的控制电路可以探测存储在寄存器中的信号。例如，控制电路可以在第二模式中使用如本文参考图3和图4公开的一个或多个扫描链来探测存储在寄存器中的信号。作为具体示例，控制电路410可以使用如本文参考图4公开的扫描链450来探测存储在扇区400中的用户寄存器中的信号。作为另一具体示例，本地控制电路220可以使用如本文参考图3公开的包括存储电路340和345的扫描链345来探测存储在用户寄存器320A-320B中的信号。可以在操作840期间分析所探测的信号以执行对电路设计实施方案的统计监测(例如，对微处理器中的诸如溢出的出错状态的数目进行计数，对流量管理器电路中的损坏数据包进行计数，等等)。可以在操作840中分析所探测的信号以使用例如控制电路来执行统计监测。
本文描述的方法和装置可以被并入到任何适当的电子设备或电子设备的系统中。例如，该方法和装置可以被并入到许多类型的设备(诸如微处理器或其它集成电路(IC))中。仅举数例，示例性IC包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、粗粒度可编程逻辑阵列(CGPLD)、粗粒度可配置阵列(CGRA)、专用标准产品(ASSP)、专用集成电路(ASIC)、数字信号处理器(DSP)、图形处理单元(GPU)。
本文描述的集成电路可以为包括以下部件中的一个或多个部件的数据处理系统的一部分：处理器；存储器；I/O电路；以及外围设备。集成电路能够被使用在其中期望执行在存储电路处的读访问操作和/或写访问操作的优点的各种各样的应用中(诸如计算机网络、数据网络、仪表化、视频处理、数字信号处理、或任何适当的其它应用)。
尽管方法操作以特定顺序来描述，但是应当理解可以在所描述的操作之间执行其它操作，所描述的操作可以被调整使得它们在稍微不同的时间进行，或者所描述的操作可以被分布在只要交叠的操作的处理器以期望的方式来执行就允许以与处理相关联的各种间隔进行处理操作的系统中。
上文仅仅说明本发明的原理，并且本领域技术人员能够在不脱离本发明的范围和精神的情况下进行各种修改。

Claims (18)

1.一种用于访问集成电路中的存储电路的方法，包括：
使用处于第一模式中的控制电路以通过经由配置资源对配置存储器位进行编程来生成关于所述集成电路的电路设计实施方案，其中所述电路设计实施方案包括存储电路和访问电路；
利用所述电路设计实施方案来操作所述集成电路；
利用所述访问电路来执行在所述存储电路处的第一访问操作；以及
使用处于第二模式的所述控制电路以执行经由所述配置资源在所述存储电路处的第二访问操作；
其特征在于，
在所述控制电路处接收重置信号；
在接收到所述重置信号时在所述控制电路处执行中断操作；以及
经由所述配置资源将重置请求信号从所述控制电路发送到扇区，其中所述重置请求信号请求执行所述扇区中的重置操作；
其中所述第二访问操作是写操作。
2.根据权利要求1所述的方法，其中所述配置资源包括地址寄存器，其中存储在所述地址寄存器中的信息选择所述配置存储器位中的至少一个配置存储器位进行编程，其中所述配置资源还包括数据寄存器，并且其中所述数据寄存器存储被存储在所述至少一个配置存储器位中的信号。
3.根据权利要求1所述的方法，其中所述配置资源包括耦合到第一数据寄存器和第二数据寄存器的数据寄存器控制器，其中所述数据寄存器控制器从所述控制电路接收数据信号并基于所述数据信号来将所述数据信号发送到所述第一数据寄存器或所述第二数据寄存器。
4.根据权利要求1所述的方法，其中所述写操作还包括：
通过使所述存储电路中的位反相来将错误注入到所述电路设计实施方案中；以及
观察所述集成电路的输出以检查所述错误是否影响所述输出。
5.根据权利要求1所述的方法，其中所述写操作还包括：
将所述存储电路初始化为在上电时的预定状态。
6.根据权利要求1所述的方法，其中所述第二访问操作是从所述存储电路取得信号的读操作。
7.根据权利要求6所述的方法，还包括：
基于所述信号来识别有限状态机的状态；以及
使计数器增加以对所述状态的出现进行计数。
8.一种用于执行对集成电路中的电路设计实施方案的统计监测的方法，包括：
使用处于第一模式中的控制电路以对所述集成电路中的配置存储器位进行编程，其中经编程的配置存储器位生成所述集成电路中的所述电路设计实施方案，并且其中所述电路设计实施方案包括寄存器；
在操作所述集成电路时将信号存储在所述寄存器中；
使用处于第二模式中的所述控制电路以探测存储在所述寄存器中的所述信号；以及
分析所探测的信号以执行对所述电路设计实施方案的统计监测。
9.根据权利要求8所述的方法，其中存储在所述寄存器中的所述信号表示出错状况。
10.根据权利要求8所述的方法，其中存储在所述寄存器中的所述信号表示有限状态机的状态。
11.根据权利要求10所述的方法，其中分析所探测的信号还包括：
通过使用计数器来使所述状态的出现的数目增一来对所述状态的出现进行计数。
12.根据权利要求8所述的方法，其中使用处于所述第二模式中的所述控制电路还包括：
使用配置资源来将所探测的信号从所述寄存器路由到所述集成电路的输出。
13.根据权利要求12所述的方法，还包括：
将所探测的信号存储在被耦合在所述寄存器与所述集成电路的所述输出之间的缓冲器中；以及
基于来自所述控制电路的触发信号来将所探测的信号从所述缓冲器发送到所述集成电路的所述输出。
14.一种电路，包括：
配置资源；
控制电路，其被耦合到所述配置资源，其中所述控制电路经由所述配置资源来接收信号，并且其中所述控制电路响应于所述信号而执行写访问操作以将数据存储在存储电路中；
配置存储器元件，其对互连资源进行配置以实施到所述存储电路的路径；以及
在所述控制电路与所述互连资源之间的接口电路，其中所述控制电路经由所述接口电路和通过所述互连资源的所述路径将所述数据发送到所述存储电路，并且其中所述存储电路在所述写访问操作期间存储所述数据。
15.根据权利要求14所述的电路，还包括：
处理器电路，其被耦合到所述配置资源，其中所述处理器电路接收重置信号，基于接收到的重置信号来生成所述信号，并且经由所述配置资源将所述信号发送到所述控制电路。
16.根据权利要求15所述的电路，还包括：
时钟网络，其传达使所述存储电路同步的时钟信号，其中所述处理器电路对所述时钟信号进行校准以实现在所述存储电路处的局部同步重置去除，并且其中所述接口电路包括实施存储器映射总线的桥接电路。
17.根据权利要求14所述的电路，还包括：
乘法器电路，其实施有限冲激响应(FIR)滤波器操作的至少一部分，并且其中存储在所述存储电路中的所述数据包括针对所述有限冲激响应滤波器操作的系数。
18.根据权利要求14所述的电路，还包括：
处理器电路，其被耦合到所述存储电路，其中所述存储电路存储所述处理器电路的指令的至少一部分，并且其中所述写访问操作对所述存储电路中的所述指令的所述至少一部分进行初始化。
CN201610879749.7A 2015-10-08 2016-10-08 集成电路中的状态可见性和操纵 Active CN107045879B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/879,089 2015-10-08
US14/879,089 US9697318B2 (en) 2015-10-08 2015-10-08 State visibility and manipulation in integrated circuits

Publications (2)

Publication Number Publication Date
CN107045879A CN107045879A (zh) 2017-08-15
CN107045879B true CN107045879B (zh) 2019-08-23

Family

ID=57345663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610879749.7A Active CN107045879B (zh) 2015-10-08 2016-10-08 集成电路中的状态可见性和操纵

Country Status (3)

Country Link
US (2) US9697318B2 (zh)
EP (1) EP3159817B1 (zh)
CN (1) CN107045879B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9697318B2 (en) * 2015-10-08 2017-07-04 Altera Corporation State visibility and manipulation in integrated circuits
US10222417B1 (en) * 2016-11-28 2019-03-05 Cadence Design Systems, Inc. Securing access to integrated circuit scan mode and data
US10218358B2 (en) * 2017-06-16 2019-02-26 Intel Corporation Methods and apparatus for unloading data from a configurable integrated circuit
US10243561B2 (en) * 2017-12-22 2019-03-26 Intel Corporation Interleaving scheme for increasing operating efficiency during high current events on an integrated circuit
US10922203B1 (en) * 2018-09-21 2021-02-16 Nvidia Corporation Fault injection architecture for resilient GPU computing
CN109472086A (zh) * 2018-11-07 2019-03-15 西安微电子技术研究所 一种并行接口读写电路及数据读写方法
US10831507B2 (en) 2018-11-21 2020-11-10 SambaNova Systems, Inc. Configuration load of a reconfigurable data processor
US11188497B2 (en) 2018-11-21 2021-11-30 SambaNova Systems, Inc. Configuration unload of a reconfigurable data processor
US10698853B1 (en) 2019-01-03 2020-06-30 SambaNova Systems, Inc. Virtualization of a reconfigurable data processor
US10768899B2 (en) 2019-01-29 2020-09-08 SambaNova Systems, Inc. Matrix normal/transpose read and a reconfigurable data processor including same
US11386038B2 (en) 2019-05-09 2022-07-12 SambaNova Systems, Inc. Control flow barrier and reconfigurable data processor
US11055141B2 (en) 2019-07-08 2021-07-06 SambaNova Systems, Inc. Quiesce reconfigurable data processor
US11366898B2 (en) * 2019-11-18 2022-06-21 Silicon Laboratories Inc. Integrated circuit with electromagnetic fault injection protection
US11809908B2 (en) 2020-07-07 2023-11-07 SambaNova Systems, Inc. Runtime virtualization of reconfigurable data flow resources
US11782729B2 (en) 2020-08-18 2023-10-10 SambaNova Systems, Inc. Runtime patching of configuration files
US11327771B1 (en) 2021-07-16 2022-05-10 SambaNova Systems, Inc. Defect repair circuits for a reconfigurable data processor
US11409540B1 (en) 2021-07-16 2022-08-09 SambaNova Systems, Inc. Routing circuits for defect repair for a reconfigurable data processor
US11556494B1 (en) 2021-07-16 2023-01-17 SambaNova Systems, Inc. Defect repair for a reconfigurable data processor for homogeneous subarrays
US11487694B1 (en) 2021-12-17 2022-11-01 SambaNova Systems, Inc. Hot-plug events in a pool of reconfigurable data flow resources

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577158B2 (en) * 2001-01-31 2003-06-10 Stmicroelectronics, Inc. Interconnect circuitry for implementing bit-swap functions in a field programmable gate array and method of operation
CN1790290A (zh) * 2004-12-17 2006-06-21 国际商业机器公司 防止对ic装置内的专有信息的非授权访问的方法和系统
CN1909439A (zh) * 2005-08-03 2007-02-07 阿尔特拉公司 可编程逻辑器件集成电路上用于高速串行数据接收机的解串器
US7345502B1 (en) * 2006-01-17 2008-03-18 Xilinx, Inc. Design security for configurable devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68929518T2 (de) 1988-10-05 2005-06-09 Quickturn Design Systems, Inc., Mountain View Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät
US5452231A (en) 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5910732A (en) * 1997-03-12 1999-06-08 Xilinx, Inc. Programmable gate array having shared signal lines for interconnect and configuration
US6041387A (en) * 1997-09-12 2000-03-21 Siemens Aktiengesellschaft Apparatus for read/write-access to registers having register file architecture in a central processing unit
US6240376B1 (en) 1998-07-24 2001-05-29 Mentor Graphics Corporation Method and apparatus for gate-level simulation of synthesized register transfer level designs with source-level debugging
US6336087B2 (en) 1998-07-24 2002-01-01 Luc M. Burgun Method and apparatus for gate-level simulation of synthesized register transfer level design with source-level debugging
US6480019B2 (en) 2000-05-11 2002-11-12 Goodrich Corporation Multiple voted logic cell testable by a scan chain and system and method of testing the same
US6850880B1 (en) 2000-09-06 2005-02-01 Quickturn Design Systems, Inc. High speed software driven emulator comprised of a plurality of emulation processors with an improved maintenance bus that streams data at high speed
US7747165B2 (en) * 2001-06-13 2010-06-29 Alcatel-Lucent Usa Inc. Network operating system with topology autodiscovery
US7078929B1 (en) 2004-06-30 2006-07-18 Altera Corporation Interface controller using JTAG scan chain
US7496743B1 (en) * 2004-11-08 2009-02-24 Sun Microsystems, Inc. Modeling operating system instances
JP4749002B2 (ja) * 2005-02-25 2011-08-17 ルネサスエレクトロニクス株式会社 データ転送装置、画像処理装置及びデータ転送制御方法
US20080263319A1 (en) 2007-04-17 2008-10-23 Cypress Semiconductor Corporation Universal digital block with integrated arithmetic logic unit
US7746099B1 (en) 2008-01-11 2010-06-29 Xilinx, Inc. Method of and system for implementing a circuit in a device having programmable logic
WO2012117507A1 (ja) * 2011-02-28 2012-09-07 株式会社日立製作所 管理計算機及び計算機システムの管理方法
US8689068B2 (en) 2011-11-28 2014-04-01 Freescale Semiconductor, Inc. Low leakage current operation of integrated circuit using scan chain
US9479456B2 (en) 2012-11-02 2016-10-25 Altera Corporation Programmable logic device with integrated network-on-chip
US9183055B2 (en) * 2013-02-07 2015-11-10 Advanced Micro Devices, Inc. Selecting a resource from a set of resources for performing an operation
US10523207B2 (en) 2014-08-15 2019-12-31 Altera Corporation Programmable circuit having multiple sectors
US9946826B1 (en) * 2014-09-03 2018-04-17 Altera Corporation Circuit design implementations in secure partitions of an integrated circuit
US9588176B1 (en) 2015-01-30 2017-03-07 Altera Corporation Techniques for using scan storage circuits
US9697318B2 (en) * 2015-10-08 2017-07-04 Altera Corporation State visibility and manipulation in integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577158B2 (en) * 2001-01-31 2003-06-10 Stmicroelectronics, Inc. Interconnect circuitry for implementing bit-swap functions in a field programmable gate array and method of operation
CN1790290A (zh) * 2004-12-17 2006-06-21 国际商业机器公司 防止对ic装置内的专有信息的非授权访问的方法和系统
CN1909439A (zh) * 2005-08-03 2007-02-07 阿尔特拉公司 可编程逻辑器件集成电路上用于高速串行数据接收机的解串器
US7345502B1 (en) * 2006-01-17 2008-03-18 Xilinx, Inc. Design security for configurable devices

Also Published As

Publication number Publication date
US20170103157A1 (en) 2017-04-13
EP3159817B1 (en) 2018-08-22
EP3159817A1 (en) 2017-04-26
CN107045879A (zh) 2017-08-15
US20170262563A1 (en) 2017-09-14
US9697318B2 (en) 2017-07-04
US10515165B2 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
CN107045879B (zh) 集成电路中的状态可见性和操纵
US10061879B2 (en) Circuit design instrumentation for state visualization
CN1815628B (zh) 用于配置可编程设备的方法和电路
US6107821A (en) On-chip logic analysis and method for using the same
TWI559018B (zh) 用於半導體晶粒之晶粒上邏輯分析器
US8214694B1 (en) Lightweight probe and data collection within an integrated circuit
US7268581B1 (en) FPGA with time-multiplexed interconnect
Beckhoff et al. Short-circuits on FPGAs caused by partial runtime reconfiguration
US9588176B1 (en) Techniques for using scan storage circuits
CN108228526A (zh) 电源隔离电路以及多电源域多电源隔离系统
US6829751B1 (en) Diagnostic architecture using FPGA core in system on a chip design
Huang et al. Testing memory modules in SRAM-based configurable FPGAs
CN105190336A (zh) 模拟块及用于测试其的测试块
CN108140067B (zh) 用于电路设计优化的方法和系统
US10372853B2 (en) Implementing enhanced diagnostics with intelligent pattern combination in automatic test pattern generation (ATPG)
CN107070795A (zh) 多通道交换网络中的通道选择
CN104617928A (zh) 基于fpga硬件结构的时钟网络遍历测试方法
CN105404829B (zh) 用于选择性地释放调试接口的设备
CN106098104A (zh) Fpga芯片内嵌bram核的测试系统及方法
CN108919006A (zh) 接口扩展模组、老化测试系统、老化测试方法及存储介质
JP2017054511A (ja) プログラム可能な論理チップのコンフィギュレーションを変更する方法
Hung et al. Limitations of incremental signal-tracing for fpga debug
CN106291313A (zh) 用于测试集成电路的方法和设备
Eslami et al. Incremental distributed trigger insertion for efficient FPGA debug
Quinton et al. Post-silicon debug using programmable logic cores

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220902

Address after: California, USA

Patentee after: INTEL Corp.

Address before: California

Patentee before: Altera Corp.