CN1870435B - 可编程逻辑器件串行接口中的多数据速率 - Google Patents

Abstract

一种用于可编程逻辑器件的串行接口，其可根据多种通信协议工作，并且包括一个接收器部分和一个发射器部分。接收器部分包括至少一个字或字节对准级、一个去歪斜级、一个速率补偿或者匹配级，一个插入协议解码级(例如，一个8B/10B解码电路或者64B/66B解码电路)、一个字节反串行化级、一个字节重排序级、以及一个相位补偿级。发射器部分包括至少一个相位补偿级、一个字节反串行化级、以及一个插入协议编码级(例如，一个8B/10B编码电路或者64B/66B编码电路)。每个级可以具有相关电路的多个实例。选择电路(例如多路复用器)为正在使用的协议选择合适的级以及每个级中的电路。

Description

可编程逻辑器件串行接口中的多数据速率

相关申请的交叉参考

本申请要求2005年4月18日提交的、共同待决的普通转让美国临时专利申请第60/672,433号的优先权，在此以引用方式将其全部内容并入本文。

技术领域

本发明涉及一种高速串行接口，特别是应用在可编程逻辑器件(PLD)中的高速串行接口，该串行接口可以工作于不同的数据速率。

背景技术

将PLD与高速串行接口结合以适应高速(即1Gbps以上)串行I/O标准例如XAUI(扩展连接单元接口)标准，已变得司空见惯。根据XAUI标准，高速串行接口包括被称为“四元组(quads)”的收发器组，每个收发器组包括四个收发器和某种中央逻辑或中央逻辑电路。

在一个实施方案中，每个收发器被分成一个与外部装置进行通信的物理介质连接(PMA)部分或模块，以及一个执行数据串行处理的物理编码子层(PCS)部分或模块，以便将数据传输给外部装置或从外部装置接收数据。目前可用的PMA模块和PCS模块在各自支持的数据速率方面存在重叠，但可用的PMA模块的最大数据速率超过可用的PCS模块的最大数据速率。

普通转让的美国专利第No.6,888,376号公开了一种串行接口，在此以引用方式将其全部内容并入本文，在该专利中，两个PCS模块可以较高数据速率与一个PMA模块一起使用。然而，此种方法将使一个PMA模块对应于两个未使用的PCS模块中的一个，并且如果器件中所用全部通道需要更高数据速率时，它可将接口中的通道数量降低到一半。

需要能够支持可编程逻辑器件串行接口中目前可用的数据速率，而不浪费多达一半的串行接口的容量。

发明内容

本发明在可编程逻辑器件中提供了一种上述类型的高速串行接口，其中每个PMA模块由一个能处理PMA模块的最大数据速率的PCS模块支持。然而由于并不总是使用最大数据速率，并且由于支持不同数据速率需要涉及接口中不同的区域和设置，所以本发明提供了一种PCS模块，其被配置成用于不同的数据速率，虽然设置是不同的。此外，这种PCS模块的可配置性允许其被配置成用于不同的标准，包括前面提到的XAUI标准，以及PCI-Express标准和其它标准。

众所周知，PCS模块中接收器一侧可根据需要包括一个或多个字或字节对准电路，去歪斜电路，速率补偿或匹配电路，插入协议(padded protocol)解码器(例如，一个8B/10B解码器，或者64B/66B解码器)，字节反串行化电路，字节重排序电路，和相位补偿电路。以合适的方式将上述电路组合起来，用于处理输入的串行数据流，该数据流可以是异步的，并且可从其中恢复时钟，从而将串行数据分解成适当对准的字或字节，然后通过可编程逻辑器件的逻辑核优选以并行方式对其进行处理。

类似地，众所周知，在一个PCS模块的发送器一侧包括相位补偿电路，字节反串行化电路，和插入协议编码器(例如，一个8B/10B编码器或者一个64B/66B编码器)。

一个特定的PCS模块的具体结构是由与其一起使用的特定协议或标准来确定的(例如XAUI，PCI-Express，或其它)。根据本发明，一个PCS模块优选具有上述的各种不同类型的电路中的至少一种，以及其它可能类型的电路。提供有优选包括多路复用器和旁路导线的合适的选择电路，以允许PCS模块被配置成用于多种协议中的任意协议，这些协议优选包括前面提到的XAUI和PCI-Express协议以及其它协议。

在某些情况下，在可配置的PCS模块中，可以存在一种以上的上述类型的电路。例如，可以有两个(或多个)插入协议解码器或编码器。类似地，可以存在一个以上的字节对准电路，或者一个以上的速率匹配电路。当一种类型的电路存在一个以上的实例时，不同的实例可以是相同的，也可以是不同的。在不同的配置中，可以仅使用一个实例，或者可以并行地使用两个实例，或者这两个实例可以被级联在一起。

例如，在一个实施例中，可以有两个相同的插入协议解码器(在接收器中)或者编码器(在发射器中)，而且在接收器一侧，可以存在两个相同的速率匹配电路。而且，可以有两个字对准电路，它们在一个实施例中是相同的，而在另一个实施例中是不同的。例如，在后一实施例中，不同的字对准电路可以处理不同的字宽，例如：一个电路所处理的字宽是另一电路处理的字宽的两倍。

各种电路优选被互联成，允许用户在可编程逻辑器件的特定逻辑设计中通过编程选择使用哪一个电路。在一个优选实施例中，每个特定电路的多路复用器下游(downstream)可以通过编程选择该特定电路的一个输出或者该特定电路周围的旁通路径作为下一电路的输入。通过这种方式，可以在用户逻辑设计中包括每个电路，或者从用户逻辑设计中排除每个电路。在某种类型的电路存在一个以上实例的情况下，旁通路径可以是第一数据宽度，而通过每个实例的路径可以是第二数据宽度(例如，第一数据宽度的一半)，特别是在两个实例相同的情况下。在两个实例不同的情况下，例如在前面所述的具有不同宽度的字对准电路的情况下，通过这两个实例的路径优选是不同的。

因而根据本发明提供了一种在可编程逻辑器件中使用的可配置的串行接口接收器。该串行接口接收器包括多个级(stage)，其中所述级中至少有一些选自下列级构成的组中：一个字对准级，其具有至少一个提供字对准输出的部件；一个去歪斜级，其具有至少一个提供去歪斜输出的部件；一个速率匹配级，其具有至少一个提供速率匹配输出的部件；一个插入协议解码级，其具有至少一个提供解码输出的部件；一个字节反串行化级，其具有至少一个提供反串行化输出的部件；一个字节重排序级，其具有至少一个提供重排序输出的部件；以及一个相位补偿级，其具有至少一个提供相位补偿输出的部件。在每个所述级周围具有旁通电路，而且对于每个所述级而言，在该级的输出与该级周围的旁通电路之间具有与该级相关联的选择电路。因此，均可以通过编程将所述多个级中的任何一级包括到可配置的串行接口接收器中。

本发明还提供了一种在可编程逻辑器件中使用的可配置的串行接口发射器。该串行接口发射器包括多个级，其中所述级中至少有一些选自下列级构成的组中：一个相位补偿级，其具有至少一个提供相位补偿输出的部件；一个字节串行化级，其具有至少一个提供串行输出的部件；一个插入协议编码级，其具有至少一个提供编码输出的部件。每个所述级周围有旁通电路。对应每个级而言，与该级相关联的选择电路允许在该级的输出和该级周围的旁通电路之间选择，藉此可以通过编程将所述多个级中的任意级包括到可配置的串行接口发射器中。

本发明还提供了一种可编程逻辑器件，其中合并有一个具有接收器和发射器的接口。

附图说明

根据下面结合附图所给出的详细说明，本发明的上述及其它优点将变得明显，而且附图中相同的参考符号表示相同的部件，其中：

图1是其中能够使用本发明的一个可编程逻辑器件的优选实施例的方框图；

图2是一个其中合并有本发明的串行接口的示意图；

图3是根据本发明的一个串行接口的一个通道的优选实施例的示意图；

图4是图3实施例中接收器部分的示意图，其被配置成用于XAUI协议；

图5是图3实施例中发射器部分的示意图，其被配置成用于XAUI协议；

图6是图3实施例中接收器部分的示意图，其被配置成用于PCI-Express协议；

图7是图3实施例中发射器部分的示意图，其被配置成用于PCI-Express协议；

图8是被配置成用于定制协议的图3实施例的示意图，并且

图9是根据本发明的示意性系统的简化方框图，该示意性系统采用了一个合并有串行接口的可编程逻辑器件。

具体实施方式

如上所述，本发明提供了一种高速串行接口，其通过提供一个PCS模块而在宽广范围的数据速率下工作，其中可根据特定用户逻辑设计的需求将该PCS模块配置成用于不同协议。因此，并不是必须使用上文所述的多个PCS模块来支持一个PMA模块，而且在较低数据速率下可能不能有效工作的每个这种PCS模块中也并不是必须支持最大数据速率，根据本发明的可配置的PCS模块可以作为可编程逻辑器件的逻辑设计的一部分，由用户配置成用于与该设计的数据速率需求相匹配的协议，其中所述可配置的接口是该可编程逻辑器件的一部分。

现在将参考图1-图8对本发明进行详细描述。

如在图1中示意性地示出的，PLD 10是一个包括串行接口20的器件的示例，其中该串行接口20合并有本发明。可编程逻辑10具有一个可编程逻辑核，其包括可编程互连结构12可访问或可存取的可编程逻辑区域11。由于对于本技术普通技术人员而言，有许多实际布置是公知的或者可以由他们创建而成，因此图1所示的区域11和互连结构12的布局仅是示意性的。

PLD 10还包括多个输入/输出区域13。输入/输出区域13优选是可编程的，从而允许在多种可能的输入/输出信号方案中选择一种，所述信号方案可包括差分信号方案和/或非差分信号方案。或者，输入/输出区域13可以是固定式的，从而使每个区域仅允许一种特定的信号方案。在某些实施例中，提供了很多不同类型的固定式输入/输出区域13，以致在单个区域13不允许信号方案选择时，PLD 10作为一个整体依然允许进行信号方案选择。

例如，如图2所示，每个输入/输出区域20优选是一个如上所述的高速串行接口，其优选包括四个通道21-24，每个通道均包括有自己的PCS模块25和PMA模块26。包括至少一个时钟管理单元(CMU)270(实施例中所示是两个)的中央逻辑27优选由通道21-24共享。

图3示出了通道30的细节，通道30可以是通道21-24中的任意一个，而且对应于任何PCS模块25和PMA模块26，通道30优选包括有自己的PCS模块35和PMA模块36。各种时钟输入31优选来自中央逻辑27的时钟管理单元270，或来自于PLD 10的逻辑核。各个多路复用器310以及分配器或分频器311允许为正在使用的协议选择合适的时钟速度或频率。

优选地，PCS模块35包括PCS接收器部分350和PCS发射器部分370。接收器部分350优选可在来自接收器PMA部分360的总线32上接收多至20比特。PCS接收器部分350优选包括一个字或字节对准级321，其包括单字对准电路351、双字对准电路352、以及多路复用器353，多路复用器353允许对旁路导线354或字对准电路351，352中的一个进行用户可控选择。

然后，在多路复用器353的输出端，PCS接收器部分350优选包括去歪斜级322，去歪斜级322包括去歪斜FIFO(先入先出)电路3221和多路复用器3222，其中多路复用器3222允许对旁路导线3223进行用户可控选择。在所示实施例中，多路复用器353的输出为20比特宽，其和旁路导线3223一样，而去歪斜FIFO 3221为10比特宽。因此，在本实施例中，去歪斜FIFO 3231优选仅用于10比特宽的数据。

然后，在多路复用器3222的输出端，PCS接收器部分350优选包括速率匹配级323，该速率匹配级包括两个速率匹配FIFO电路3230，3231和一个多路复用器3232，其中多路复用器3232允许对旁路导线3233或者速率匹配FIFO电路3230，3231中的一个或两个的输出进行用户可控选择。因此，在数据为20比特宽的情况下，数据可旁路通过速率匹配级323，或者由两个速率匹配FIFO 3230，3231来处理，而在数据为10比特宽的情况下时，数据可以旁路通过速率匹配级323，或者由两个速率匹配FIFO 3230，3231中的一个进行处理。

然后，在多路复用器3232的输出端，PCS接收器部分350优选包括插入协议解码级324，该插入协议解码级包括两个插入协议解码器3240和3241(在图中为两个8B/10B解码器)。解码器3240的输出在3242优选可被分路到附加的XAUI电路(未示出，但优选位于中央通道27中)，在3243处返回至XAUI模式选择多路复用器3244，XAUI模式选择多路复用器3244允许对解码器3240的原始输出或者附加的XAUI电路的输出进行选择。多路复用器3245优选允许对旁路导线3246、或者XAUI模式选择多路复用器3244和解码器3241中的一个或两个进行选择。

然后，在多路复用器3245的输出端，PCS接收器部分350优选包括字节反串行化级325，该字节反串行化级325包括字节反串行化电路3250以及多路复用器3251，其中多路复用器3251允许对旁路导线3252或者字节反串行化电路3250的输出进行选择。

然后，在多路复用器3251的输出端，PCS接收器部分350优选包括字节重排序级326，该字节重排序级包括字节重排序电路3260以及多路复用器3261，其中多路复用器3261允许对旁路导线3262或者字节重排序电路3260的输出进行选择。

然后，在多路复用器3261的输出端，PCS接收器部分350优选包括相位补偿级327，该相位补偿级包括相位补偿FIFO电路3270以及多路复用器3271，其中多路复用器3271允许对旁路导线3272或相位补偿FIFO 3270的输出进行选择。

PCS发射器部分370优选包括相位补偿级371，该相位补偿级包括相位补偿FIFO电路3710以及多路复用器3711，其中多路复用器3711允许对旁路导线3712或相位补偿FIFO 3710的输出进行选择。

然后，在多路复用器3711的输出端，PCS发射器部分370优选包括字节串行化级372，该字节串行化级包括字节串行化器3720以及多路复用器3721，其中多路复用器3721允许对旁路导线3722或字节串行化器3720的输出进行选择。在多路复用器3720的输出端是一个附加的XAUI模式选择多路复用器3723，其允许对多路复用器3721的输出或者以XAUI模式分路至附加的XAUI电路(未示出)之后的相同输出进行选择。

然后，在多路复用器3723的输出端，PCS发射器部分370优选包括插入协议编码级373，该插入协议编码级包括两个插入协议编码器3730，3731(图中所示的是两个8B/10B编码器)。多路复用器3732优选允许对旁路导线3733或者编码器3730，3731中的一个或两个进行选择，作为从PCS发射器部分370到PMA发射器部分361的输出。

图4示出了在XAUI模式中的PCS接收器部分350的结构400。PCS接收器结构400包括了单字对准电路351、去歪斜FIFO 3221、速率匹配FIFO电路3230，3231中的一个、插入协议解码器3240，3241中的一个(在本例中是一个8B/10B解码器)、字节反串行化电路3250、以及相位补偿FIFO电路3270。为了简明起见，图4中未示出多路复用器3244和通向通道27中的前文提到的附加XAUI电路的连接电路3242，3243，但它们是存在的。结构400中没有字节重排序级。由中央逻辑27中的发射器锁相环(PLL)得到的时钟被用作速率匹配FIFO电路3230或3231的一个时钟，同时也被用作解码器3240或3241或者反串行化器3250的时钟。如由分频器401分配的半个(或半频)时钟信号被用作相位补偿FIFO电路3270的一个时钟输入。由分频器402分配并通过PLD核逻辑进行处理的同一时钟，被用作相位补偿FIFO电路3270的另一个时钟输入。图4中的结构400所表示的是对图3的各个多路复用器进行设置以进行各种输入选择的逻辑结果；多路复用器是存在的，但未被示于图4中。

图5示出了处于XAUI模式的PCS发射器部分370的结构500。PCS发射器结构500包括相位补偿FIFO电路3710、字节串行化电路3720、以及8B/10B编码器3730，3731中的一个。为了简明起见，图5中未示出多路复用器3723及其至中央通道27中前述XAUI电路的连接，但是它们是存在的。由中央通道27中的发射器锁相环(PLL)获得的时钟信号，被用作字节串行化电路3720以及编码器3730或3731的时钟信号。由分频器501分配的半个时钟信号被用作相位补偿FIFO电路3710的一个时钟输入。由分频器502分配并且通过PLD核逻辑处理过的同一时钟，被用作相位补偿FIFO电路3710的另一时钟输入。图5中的结构500所表示的是对图3的各个多路复用器进行设置以进行各种输入选择的逻辑结果；多路复用器是存在的，但未被示于图5中。

图6示出了处于PCI-Express模式的PCS接收器部分350的结构600。PCS接收器的结构600包括单字对准电路351、速率匹配FIFO电路3230，3231中的一个、插入协议解码器3240和3241中的一个(在本例中是一个8B/10B解码器)、字节反串行化电路3250、以及相位补偿FIFO电路3270。结构600中没有去歪斜级和字节重排序级。由中央逻辑27中的发射器锁相环(PLL)得到的时钟被用作速率匹配FIFO电路3230或3231的一个时钟信号，同时也是解码器3240或3241以及反串行化器3250的时钟信号。如由分频器601分配的半个时钟信号被用作相位补偿FIFO电路3270的一个时钟输入。由分频器602中分配并通过PLD核逻辑进行处理的同一时钟被用作相位补偿FIFO电路3270的另一时钟输入。图6中的结构600所表示的是对图3的各个多路复用器进行设置以进行各种输入选择的逻辑结果；多路复用器是存在的，但未被示于图6中。

图7示出了处于PCI-Express模式的PCS发射器部分370的结构700。PCS发射器结构700包括相位补偿FIFO电路3710、字节串行化电路3720、以及8B/10B编码器3730，3731中的一个。由中央逻辑27中的发射器锁相环(PLL)得到的时钟信号，被用作字节串行化电路3720以及编码器3730和3731的时钟信号。如由分频器701分配的半个时钟信号被用作相位补偿FIFO电路3710的一个时钟输入。由PLD核逻辑处理的同一分配时钟信号被用作相位补偿FIFO电路3710的另一时钟输入。图7中的结构700所表示的是对图3的各个多路复用器进行设置以进行各种输入选择的逻辑结果；多路复用器是存在的，但未被示于图7中。

图8示出了用于“定制8B/10B”协议的PCS模块的一个通道的结构800。结构800的接收器部分801优选包括双字对准电路352、级联的8B/10B解码器802(解码器3240，3241级联)、字节反串行化电路3250、以及相位补偿FIFO电路3270。结构600中没有去歪斜级和字节重排序级。由中央逻辑27中的发射器锁相环(PLL)得到的时钟信号被用作字对准级、解码级以及反串行化级的时钟信号，而由分频器803分配的半个时钟信号被用作相位补偿FIFO电路3270的一个时钟输入。通过PLD核逻辑处理的同一分配时钟信号被用作相位补偿FIFO电路3270的另一时钟输入。

结构800的发射器部分811包括相位补偿FIFO电路3710、字节串行化电路3720，以及级联8B/10B编码器812(编码器3730，3731级联)。由中央逻辑27中的发射器锁相环(PLL)得到的时钟信号被用作字节串行化电路3720和编码器812的时钟信号。如由分频器813分配的半个时钟信号被用作相位补偿FIFO电路3710的一个时钟输入。通过PLD核逻辑处理的同一分配时钟信号被用作相位补偿FIFO电路3710的另一时钟输入。

图8中的结构800所表示的是对图3的各个多路复用器进行设置以进行各种输入选择的逻辑结果；多路复用器是存在的，但未被示于图8中。

合并有本发明接口20的PLD 10可以被应用于多种电子器件中。一种可能的应用就是用于图9所示的数据处理系统900中。数据处理系统900可包括下列组件中的一个或多个：处理器901；存储器902；输入/输出电路903；以及外围设备904。这些组件通过系统总线905耦合在一起，并且被组装在电路板906上，而电路板906被包含在一个终端用户系统907中。

系统900的应用范围极为广泛，例如计算机联网、数据联网、仪器应用、图像处理、数字信号处理、或者任何其他需要用到可编程或可再编程逻辑的应用中。PLD 10能够被用于执行多种不同的逻辑功能。例如，PLD 10能够被配置成与处理器901协同工作的处理器或者控制器。PLD 10还可用作仲裁器，用以在系统900中对共享资源的访问进行仲裁。在另一个示例中，PLD 10能够被配置成系统900中处理器901与某个其他组件之间的接口。需要说明的是，系统900仅是示意性的，本发明的真正范围和精神应当由所述权利要求确定。

可采用多种技术来实现上述PLD 10以及对本发明的合并。

应该理解的是，以上描述仅仅为了解释说明本发明的原理，在不脱离本发明精神或范围的情况下，本领域技术人员可以进行各种修改，因此本发明仅由所附权利要求限定。

Claims (29)

1.一种在可编程逻辑器件中使用的可配置的串行接口接收器，所述串行接口接收器包括：

一个字对准级，其包括单字对准部件和双字对准部件；

一个字对准旁通导体，其与所述字对准级并行连接；

一个字对准选择器，其连接在所述字对准级之后，并且可控地选择(a)所述单字对准部件和所述双字对准部件中的至少一个，和(b)所述字对准旁通导体二者之一作为输入以提供字对准输出；

一个去歪斜级，其对所述字对准输出进行操作，并且包括单个去歪斜部件；

一个去歪斜旁通导体，其与所述去歪斜级并行连接；

一个去歪斜选择器，其连接在所述去歪斜级之后，并且可控地选择(a)所述去歪斜部件，和(b)所述去歪斜旁通导体二者之一作为输入以提供去歪斜输出；

一个速率匹配级，其对所述去歪斜输出进行操作，并且包括两个速率匹配部件；

一个速率匹配旁通导体，其与所述速率匹配级并行连接；

一个速率匹配选择器，其连接在所述速率匹配级之后，并且可控地选择(a)至少一个所述速率匹配部件，和(b)所述速率匹配旁通导体二者之一作为输入以提供速率匹配输出；

一个插入协议解码级，其对所述速率匹配输出进行操作，并且包括两个插入协议解码器部件；

一个插入协议解码旁通导体，其与所述插入协议解码级并行连接；

一个插入协议解码选择器，其连接在所述插入协议解码级之后，并且可控地选择(a)至少一个所述插入协议解码器部件，和(b)所述插入协议解码旁通导体二者之一作为输入以提供插入协议解码输出；

一个字节反串行化级，其对所述插入协议解码输出进行操作，并且包括单个字节反串行化部件；

一个字节反串行化旁通导体，其与所述字节反串行化级并行连接；

一个字节反串行化选择器，其连接在所述字节反串行化级之后，并且可控地选择(a)所述字节反串行化部件，和(b)所述字节反串行化旁通导体二者之一作为输入以提供字节反串行化输出；

一个字节重排序级，其对所述字节反串行化输出进行操作，并且包括单个字节重排序部件；

一个字节重排序旁通导体，其与所述字节重排序级并行连接；

一个字节重排序选择器，其连接在所述字节重排序级之后，并且可控地选择(a)所述字节重排序部件，和(b)所述字节重排序旁通导体二者之一作为输入以提供字节重排序输出；

一个相位补偿级，其对所述字节重排序输出进行操作，并且包括单个相位补偿部件；

一个相位补偿旁通导体，其与所述相位补偿级并行连接；

一个相位补偿选择器，其连接在所述相位补偿级之后，并且可控地选择(a)所述相位补偿部件，和(b)所述相位补偿旁通导体二者之一作为输入以提供相位补偿输出；藉此

可通过编程将所述多个级中的任一级包括到所述可配置的串行接口接收器中。

2.根据权利要求1所述的可配置的串行接口接收器，其中所述字对准选择器仅选择所述单字对准部件和所述双字对准部件中的一个。

3.根据权利要求1所述的可配置的串行接口接收器，其中所述字对准选择器同时选择所述单字对准部件和所述双字对准部件。

4.根据权利要求1所述的可配置的串行接口接收器，其中每个所述选择器包括一个多路复用器。

5.一种可编程逻辑器件，其包括根据权利要求1所述的串行接口接收器。

6.一种数字处理系统，包括：

处理电路；

一个存储器，其被耦合到所述处理电路；以及

一个根据权利要求5所述的可编程逻辑器件，其被耦合到所述处理电路和所述存储器。

7.一种印制电路板，其上安装有一个根据权利要求5所述的可编程逻辑器件。

8.根据权利要求7所述的印制电路板，进一步包括：

存储电路，其被安装在所述印制电路板上，并被耦合到所述可编程逻辑器件。

9.根据权利要求8所述的印制电路板，进一步包括：

处理电路，其被安装在所述印制电路板上，并被耦合到所述存储电路。

10.一种集成电路器件，其包括根据权利要求1所述的串行接口接收器。

11.一种数字处理系统，包括：

处理电路；

一个存储器，其被耦合到所述处理电路；以及

一个根据权利要求10所述的集成电路器件，其被耦合到所述处理电路和所述存储器。

12.一种印制电路板，其上安装有一个根据权利要求10所述的集成电路器件。

13.根据权利要求12所述的印制电路板，进一步包括：

存储电路，其被安装在所述印制电路板上，并被耦合到所述集成电路器件。

14.根据权利要求13所述的印制电路板，进一步包括：

处理电路，其被安装在所述印制电路板上，并被耦合到所述存储电路。

15.一种在可编程逻辑器件中使用的可配置的串行接口发射器，所述串行接口发射器包括：

一个相位补偿级，其包括单个相位补偿部件；

一个相位补偿旁通导体，其与所述相位补偿级并行连接；

一个相位补偿选择器，其连接在所述相位补偿级之后，并且可控地选择(a)所述相位补偿部件，和(b)所述相位补偿旁通导体二者之一作为输入以提供相位补偿输出；

一个字节串行化级，其对所述相位补偿输出进行操作，并且包括单个字节串行化部件；

一个字节串行化旁通导体，其与所述字节串行化级并行连接；

一个字节串行化选择器，其连接在所述字节串行化级之后，并且可控地选择(a)所述字节串行化部件，和(b)所述字节串行化旁通导体二者之一作为输入以提供字节串行化输出；

一个插入协议编码级，其对所述字节串行化输出进行操作，并且包括单个插入协议编码器部件；

一个插入协议编码旁通导体，其与所述插入协议编码级并行连接；

一个插入协议编码选择器，其连接在所述插入协议编码级之后，并且可控地选择(a)所述插入协议编码器部件，和(b)所述插入协议编码旁通导体二者之一作为输入以提供插入协议编码输出；藉此

可通过编程将所述多个级中的任一级包括到所述可配置的串行接口发射器中。

16.根据权利要求15所述的可配置的串行接口发射器，其中：

各个所述相位补偿级、所述字节串行化级和所述插入协议编码级中的至少一个包括至少一个附加部件；并且

各个所述相位补偿选择器、所述字节串行化选择器和所述插入协议编码选择器允许选择任何一个或多个以下部件：(a)各个所述相位补偿部件、所述字节串行化部件或所述插入协议编码器部件，和(b)所述至少一个附加部件。

17.根据权利要求16所述的可配置的串行接口发射器，其中所述至少一个附加部件与各个对应的所述相位补偿部件、所述字节串行化部件或所述插入协议编码器部件是相同的。

18.根据权利要求16所述的可配置的串行接口发射器，其中所述至少一个附加部件与各个对应的所述相位补偿部件、所述字节串行化部件或所述插入协议编码器部件是不同的。

19.根据权利要求15所述的可配置的串行接口发射器，其中每个所述选择器包括一个多路复用器。

20.一种可编程逻辑器件，其包括根据权利要求15所述的串行接口发射器。

21.一种数字处理系统，包括：

处理电路；

一个存储器，其被耦合到所述处理电路；以及

一个根据权利要求20所述的可编程逻辑器件，其被耦合到所述处理电路和所述存储器。

22.一种印制电路板，其上安装有一个根据权利要求20所述的可编程逻辑器件。

23.根据权利要求22所述的印制电路板，进一步包括：

存储电路，其被安装在所述印制电路板上，并被耦合到所述可编程逻辑器件。

24.根据权利要求23所述的印制电路板，进一步包括：

处理电路，其被安装在所述印制电路板上，并被耦合到所述存储电路。

25.一种集成电路器件，其包括根据权利要求15所述的串行接口发射器。

26.一种数字处理系统，包括：

处理电路；

一个存储器，其被耦合到所述处理电路；以及

一个根据权利要求25所述的集成电路器件，其被耦合到所述处理电路和所述存储器。

27.一种印制电路板，其上安装有根据权利要求25所述的集成电路器件。

28.根据权利要求27所述的印制电路板，进一步包括：

存储电路，其被安装在所述印制电路板上，并被耦合到所述集成电路器件。

29.根据权利要求28所述的印制电路板，进一步包括：

处理电路，其被安装在所述印制电路板上，并被耦合到所述存储电路。

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