CN110875798B - 一种可扩展式物理编码子层 - Google Patents

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Abstract

本发明提供一种可扩展式物理编码子层，包括至少一个单链逻辑模块，用于实现物理编码子层的主逻辑功能；外围逻辑模块，与所述单链逻辑模块相连，用于适配所述单链逻辑模块和外部接口。本发明的可扩展式物理编码子层能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。

Description

一种可扩展式物理编码子层
技术领域
本发明涉及集成电路设计的技术领域，特别是涉及一种可扩展式物理编码子层。
背景技术
物理编码子层(Physical Coding Sublayer，PCS)位于协调子层和物理介质接入层子层之间。PCS子层将经过完善定义的以太网MAC功能映射到现存的编码和物理层信号系统上去。
具体地，PCS子层负责8b/10b编码解码和CRC校验，并集成了负责channel绑定和时钟修正的弹性缓冲。8b/10b编码可以避免数据流中出现连0连1的情况，便于时钟的恢复。channel绑定通过在发送数据流中加入P字符来将几个RocketIO通道绑定成一个一致的并行通道，从而来提高数据的吞吐率，最多支持24个通道的绑定。弹性缓冲可以解决恢复时钟与本地时钟的不一致问题，并进行数据率的匹配，从而使得channel绑定成为可能。对Rocket IO模块的配置，可以通过下面两种方式进行：静态特性可以通过HDL代码设置；动态特性可以通过RocketIO的原语端口进行配置。
SERDES是SERializer(串行器)/DESerializer(解串器)的简称，是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大降低通信成本。
在Serdes串行/解串器的PCS设计中，标准协议一般对时钟、位宽及通道数量等有明确的要求，如万兆以太网，XAUI等协议规定4通道*3.125Gbps传输速率。同时，这些标准协议的设计方法将逻辑功能做为一个整体来考虑，不是以单个链路为单位进行分割处理，各链路通道独立性不强。因此，针对自定义的PCS协议。如高速PCS透传传输，采用如上类似标准协议的方法建模设计，考虑到时钟树、通道数不确定的协议、接口适配等各方面因素，使得设计与验证的复杂度会明显提高。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可扩展式物理编码子层，能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。
为实现上述目的及其他相关目的，本发明提供一种可扩展式物理编码子层，包括：至少一个单链逻辑模块，用于实现物理编码子层的主逻辑功能；外围逻辑模块，与所述单链逻辑模块相连，用于适配所述单链逻辑模块和外部接口。
于本发明一实施例中，所述单链逻辑模块包括逻辑功能单元和配置模块；所述配置模块用于与外部接口相连，以实现对所述逻辑功能单元的配置。
于本发明一实施例中，所述逻辑功能单元适配多种Serdes协议。
于本发明一实施例中，所述逻辑功能单元采用收发双向数据通路。
于本发明一实施例中，所述收发双向数据通路包括第一FIFO模块、RS编码和速率适配模块、线路编码和扰码模块、第二FIFO模块、RS解码/速率适配模块和线路解码/解扰模块；所述第一FIFO模块、所述RS编码和速率适配模块和所述线路编码和扰码模块依次相连；所述第二FIFO模块、所述RS解码/速率适配模块和所述线路解码/解扰模块依次相连。
于本发明一实施例中，所述外围逻辑模块包括链路自协商模块、时钟复位模块、配置模块、单链逻辑模块配置单元、传输分路模块、通道对齐模块和链路重建模块；所述配置模块用于通过例化参数的方式调整所支持的单链逻辑模块的数量；所述单链逻辑模块配置单元用于配置单链逻辑模块的位宽和时钟结构；所述通道对齐模块用于完成由单链逻辑模块输入数据的同步对齐处理；所述链路重建模块用于调整同步对齐后的数据的位宽或频率以与外部接口适配；所述传输分路模块用于将外部接口输入的数据转发为几路数据以与单链逻辑模块适配。
于本发明一实施例中，所述单链逻辑模块之间彼此独立。
于本发明一实施例中，所述物理编码子层适用于标准PCS协议。
于本发明一实施例中，所述物理编码子层适用于自定义的PCS透传传输机制。
如上所述，本发明所述的可扩展式物理编码子层，具有以下有益效果：
(1)在高速Serdes设计中，在物理编码子层中设计一个外围逻辑模块和至少一个单链逻辑模块，可自定义单链逻辑模块的数量，也可直接复用常用的功能逻辑；
(2)能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。
附图说明
图1显示为本发明的可扩展式物理编码子层于一实施例中的结构示意图；
图2显示为本发明的单链逻辑模块于一实施例中的结构示意图；
图3显示为本发明的外围逻辑模块于一实施例中的结构示意图。
元件标号说明
1 单链逻辑模块
11 第一FIFO模块
12 RS编码和速率适配模块
13 线路编码和扰码模块
14 第二FIFO模块
15 RS解码/速率适配模块
16 线路解码/解扰模块
2 外围逻辑模块
21 链路自协商模块
22 时钟复位模块
23 配置模块
24 单链逻辑模块配置单元
25 传输分路模块
26 通道对齐模块
27 链路重建模块
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的可扩展式物理编码子层包括一个外围逻辑模块和至少一个单链逻辑模块，能够根据PCS协议和性能需要实现物理编码子层中单链逻辑模块的扩展，从而简化了设计周期，降低了设计难度。
如图1所示，于一实施例中，本发明的可扩展式物理编码子层包括：至少一个单链逻辑模块1和外围逻辑模块2。
所述单链逻辑模块1用于实现物理编码子层的主逻辑功能。根据所采用的协议的不同，所述单链逻辑模块1实现对信号的不同处理操作。
于本发明一实施例中，所述单链逻辑模块包括逻辑功能单元和配置模块；所述配置模块用于与外部接口相连，以实现对所述逻辑功能单元的配置，如增减所述逻辑功能单元的各个逻辑模块。在本发明中，所述逻辑功能单元能够适配多种Serdes协议，从而提升兼容性。
于本发明一实施例中，所述逻辑功能单元采用收发双向数据通路。如图2所示，所述收发双向数据通路包括第一FIFO模块11、RS编码和速率适配模块12、线路编码和扰码模块13、第二FIFO模块14、RS解码/速率适配模块15和线路解码/解扰模块16。所述第一FIFO模块11、所述RS编码和速率适配模块12和所述线路编码和扰码模块13依次相连，实现了数据发送通路；所述第二FIFO模块14、所述RS解码/速率适配模块15和所述线路解码/解扰模块16依次相连，实现了数据接收通路。
所述外围逻辑模块2与所述单链逻辑模块1相连，用于适配所述单链逻辑模块1和外部接口。具体地，单链逻辑模块接口、位宽、通道数以及时钟结构都要匹配。需要说明的是，外围逻辑模块2支持与内部一个或多个单链逻辑模块1相连接，用户可根据PCS协议和性能的需要，通过例化参数的方式，调整外围逻辑模块支持的单链逻辑模块接口的数量。
如图3所示，于本发明一实施例中，所述外围逻辑模块2包括链路自协商模块21、时钟复位模块22、配置模块23、单链逻辑模块配置单元24、传输分路模块25、通道对齐模块26和链路重建模块27。
所述配置模块23用于通过例化参数的方式调整所支持的单链逻辑模块的数量，从而根据协议或用户需求设置所述单链逻辑模块的数量。
所述单链逻辑模块配置单元24用于配置单链逻辑模块的位宽和时钟结构。具体地，所述单链逻辑模块配置单元24设置单链逻辑模块的位宽、时钟结构，如时序、时钟树等等。
在接收通路，所述通道对齐模块26用于完成由单链逻辑模块输入数据的同步对齐处理；所述链路重建模块27用于调整同步对齐后的数据的位宽或频率以与外部接口适配。
在发送通路，所述传输分路模块25用于将外部接口输入的数据转发为几路数据以与单链逻辑模块适配。
在本发明中，所述单链逻辑模块之间彼此独立。用户可根据PCS协议和性能需要扩展单链逻辑模块的数量，使本发明的物理编码子层具有可扩展性，后续设计可直接复用已有的功能逻辑，从而简化了设计。
需要说明的是，本发明的物理编码子层适用于标准PCS协议和自定义的PCS透传传输机制。其中，所述自定义的PCS透传传输是指传输协议自定义、通过PCS常用编解码，扰码等信道处理方式最终实现数据透传的机制。
综上所述，本发明的可扩展式物理编码子层在高速Serdes设计中，在物理编码子层中设计一个外围逻辑模块和至少一个单链逻辑模块，可自定义单链逻辑模块的数量，也可直接复用常用的功能逻辑；能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。因此，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种可扩展式物理编码子层，其特征在于，包括：
至少一个单链逻辑模块，用于实现物理编码子层的主逻辑功能；
外围逻辑模块，与所述单链逻辑模块相连，用于适配所述单链逻辑模块和外部接口；
所述单链逻辑模块包括逻辑功能单元和配置模块；所述配置模块用于与外部接口相连，以实现对所述逻辑功能单元的配置；
所述外围逻辑模块包括链路自协商模块、时钟复位模块、配置模块、单链逻辑模块配置单元、传输分路模块、通道对齐模块和链路重建模块；所述配置模块用于通过例化参数的方式调整所支持的单链逻辑模块的数量；所述单链逻辑模块配置单元用于配置单链逻辑模块的位宽和时钟结构；所述通道对齐模块用于完成由单链逻辑模块输入数据的同步对齐处理；所述链路重建模块用于调整同步对齐后的数据的位宽或频率以与外部接口适配；所述传输分路模块用于将外部接口输入的数据转发为几路数据以与单链逻辑模块适配。
2.根据权利要求1所述的可扩展式物理编码子层，其特征在于：所述逻辑功能单元适配多种Serdes协议。
3.根据权利要求1所述的可扩展式物理编码子层，其特征在于：所述逻辑功能单元采用收发双向数据通路。
4.根据权利要求3所述的可扩展式物理编码子层，其特征在于：所述收发双向数据通路包括第一FIFO模块、RS编码和速率适配模块、线路编码和扰码模块、第二FIFO模块、RS解码和速率适配模块，以及线路解码和解扰模块；所述第一FIFO模块、所述RS编码和速率适配模块与所述线路编码和扰码模块依次相连；所述第二FIFO模块、所述RS解码和速率适配模块与所述线路解码和解扰模块依次相连。
5.根据权利要求1所述的可扩展式物理编码子层，其特征在于：所述单链逻辑模块之间彼此独立。
6.根据权利要求1所述的可扩展式物理编码子层，其特征在于：所述物理编码子层适用于标准PCS协议。
7.根据权利要求1所述的可扩展式物理编码子层，其特征在于：所述物理编码子层适用于自定义的PCS透传传输机制。
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