CN109581916A - 一种基于fpga的pxi总线可编程数字i/o系统及实现方法 - Google Patents

一种基于fpga的pxi总线可编程数字i/o系统及实现方法 Download PDF

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Abstract

本公开公开了一种基于FPGA的PXI总线可编程数字I/O系统及实现方法，基于FPGA的可重构功能，根据测试要求对数字I/O接口进行动态配置，实现对数据传输的速率、电平和传输协议以及传输方向的切换，使之更具灵活性和通用性，采用同一块数字I/O模块，实现多种标准的数字量的测试与控制的功能，避免了更换功能模块中重启计算机导致的操作复杂性和影响数据的实时性的缺点，同时节省了研发成本。

Description

一种基于FPGA的PXI总线可编程数字I/O系统及实现方法
技术领域
本公开涉及电子测量测试技术领域，具体的说，是涉及一种基于FPGA的PXI总线可编程数字I/O系统及实现方法。
背景技术
本部分的陈述仅仅是提供了与本公开相关的背景技术信息，不必然构成在先技术。
数字I/O(输入输出)模块在工业控制、自动测试等领域有广泛的应用，现有技术针对特定的应用场合进行设计，灵活性较差。目前测试、控制仪器中数字量的输入/输出接口模块种类繁多。针对不同的应用场合需要的速率、电平、功率、方向往往不同。专用的数字I/O模块会采用专用的电平协议和通信协议，实现针对特定模块的专用的测量和控制功能。针对不同应用场合往往需要主控板卡配合各功能子模块的方式，即在总线接口和接口控制芯片上连接功能子模块，实现对采集数字量的速率、电平、功率和方向的配置，每个子模块可以配置一组这样的数据，根据系统要求更换不同的子模块，通过连接子模块实现采集数字量的速率、电平、功率和方向的配置存在如下缺点：
1、单个模块存在应用范围小，灵活性差的缺点。
2、更换子模块的方式，开发成本较高，在更换模块的过程中往往存在电源重启等操作，操作复杂且影响数据的实时性。
发明内容
本公开为了解决上述问题，提出了一种基于FPGA的PXI总线可编程数字I/O系统及实现方法，基于FPGA的可重构功能，根据测试要求对数字I/O接口进行动态配置，使之更具灵活性和通用性，采用同一块数字I/O模块，实现多种标准的数字量的测试与控制的功能，避免了更换功能模块中重启计算机导致的操作复杂和影响数据的实时性的缺点，同时节省了研发成本。
为了实现上述目的，本公开采用如下技术方案：
一种或多个实时例提供了一种基于FPGA的PXI总线可编程数字I/O系统，包括上位机、PXI接口、FPGA芯片、驱动电路和数字I/O接口，所述FPGA芯片包括第一输入输出接口和第二输入输出接口；
所述上位机通过PXI接口与第一输入输出接口连接，所述第二输入输出接口与驱动电路和数字I/O接口依次连接；
所述上位机用于设置数字信号传输的配置文件，配置文件传输至FPGA芯片用于配置传输数字信号的数字I/O接口的电平、速率和传输方式。
进一步的，所述FPGA芯片包括相互连接的DCM数字时钟管理模块和DCM重配置控制器，所述DCM重配置控制器根据上位机选择的配置文件重新设置DCM数字时钟管理模块的管脚，DCM数字时钟管理模块的重新设置用于改变FPGA芯片内的异步FIFO的读写时钟。
进一步的，还包括DDR3存储器，所述FPGA芯片内的两个异步FIFO之间连接DDR3存储器，用于缓存数据。
进一步的，还包括双电源总线收发器和FPGA芯片内电压变化模块，所述双电源总线收发器与FPGA芯片内电压变化模块和第二输入输出接口分别连接，所述电压变化模块包括依次连接的DC-DC电源和数字电位器，通过上位机选择的配置文件切换电压变化模块的电压通道，为数字I/O接口提供不同的电压。
进一步的，FPGA芯片内还包括IDELAYE2延时单元，所述IDELAYE2延时单元用于将输入和输出FPGA芯片的各路数字输入输出数据同步。
一种基于FPGA的PXI总线可编程数字输入输出的实现方法，包括如下步骤：
根据数字数据的传输要求配置相应的数据传输配置文件，包括电平切换配置文件、数据传输速率切换配置文件、传输协议配置文件；
根据要测试的系统的数据传输要求选择相应的配置文件传输至FPGA芯片进行数据传输电平、速率、传输协议及传输方向切换的配置；
根据切换后的数据传输电平、速率、传输协议及传输方向进行数字信号数据的传输。
还包括以下步骤：数据传输过程中，将进入FPGA芯片的通过延时单元将输入和输出FPGA芯片的各路数据同步。
与现有技术相比，本公开的有益效果为：
本公开基于FPGA的可重构功能，根据测试要求对数字I/O接口进行动态配置，实现对数据传输的速率、电平和传输协议以及传输方向的切换，使之更具灵活性和通用性，采用同一块数字I/O模块，实现多种标准的数字量的测试与控制的功能，避免了更换功能模块中重启计算机导致的操作复杂和影响数据的实时性的缺点，同时节省了研发成本。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的限定。
图1是根据一个或多个实施方式的重配置系统的框图；
图2是本公开的对FPGA芯片重配置实现框图；
图3是本公开的数据传输速率切换结构框图；
图4是本公开的数据传输电平切换结构框图；
图5是本公开的数据传输延时校正框图；
图6是本公开的电压控制模块实现框图。
具体实施方式：
下面结合附图与实施例对本公开作进一步说明。
应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言(Verilog或VHDL)所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器(Flip－flop)或者其他更加完整的记忆块。
FIFO(是英文first in first out的缩写)是一种先进先出的数据缓存器。
DCM(是英文Digital Clock Management的缩写)数字时钟管理模块，FPGA中的模块之一。赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。
I/O(I就是input，O是output)表示输入输出，本文件中的数字I/O系统为数字输入输出系统，数字I/O接口为数字输入输出接口。
CF卡(Compact Flash)是一种用于便携式电子设备的数据存储设备。
在一个或多个实施方式中公开的技术方案中，如图1所示，一种基于FPGA的PXI总线可编程数字I/O系统，包括上位机、PXI接口、FPGA芯片、驱动电路和数字I/O接口，所述FPGA芯片包括第一输入输出接口和第二输入输出接口。
所述上位机通过PXI接口与第一输入输出接口连接，所述第二输入输出接口与驱动电路和数字I/O接口依次连接；数字I/O接口用于连接被测设备，所述数字I/O接口可以为68路接口模块，具体型号可以为NI公司的778914-01。所述上位机用于设置数字信号传输的配置文件，配置文件传输至FPGA芯片用于配置传输数字信号的数字I/O接口的电平、速率和传输方式。所述配置文件可以存储于CF(Compact Flash)存储卡。
数据传输协议的切换通过下述方式实现：对于常用的传输协议可设计形成专门的配置文件进行下载配置，在上位机软件中通过菜单进行选择，方便用户使用。如图2所示，系统配置方式可采用如下方式，FPGA配置系统内部各控制部分通过片内总线PLB(ProcessorLocal Bus)进行连接，由片上处理器PowerPC进行控制。首先由上位机进行模式选择配置，在相应的软件界面可以实现配置文件的选择。当FPGA内部微处理器PowerPC440收到上位机发来的命令后，FPGA通过System ACE来控制CF(Compact Flash)存储卡并从中找到相应的配置文件，然后通过ICAP(Internal Configuration Access Port，内部配置访问端口)将配置数据写入到FPGA动态局部可重构区域中，从而实现FPGA的重新配置。这里的配置文件包括对数字I/O方向、电平、速率和传输协议的切换设置。
基于FPGA芯片的可重构功能，上位机应用软件通过PXI对FPGA进行局部可重构控制，并对外部接口电路即数字I/O接口进行的相应控制，能够支持多种协议。能够对68路数字I/O接口进行快速、方便的编程设计，生成满足所需通信协议的接口模块。
数据传输的速率切换通过下述配置实现：所述FPGA芯片包括相互连接的DCM数字时钟管理模块和DCM重配置控制器，所述DCM重配置控制器根据上位机控制选择的配置文件重新设置DCM数字时钟管理模块的管脚，DCM数字时钟管理模块的重新设置用于改变FPGA芯片内的异步FIFO的读写时钟。根据测试设备选择相应的配置文件传输至FPGA芯片的DCM重配置控制器，DCM重配置控制器更改DCM数字时钟管理模块的DADDR、DI、DWE、DEN、DCLK等管脚，可以改变DCM数字时钟管理模块的相移、倍频或分频系数，从而改变DCM数字时钟管理模块输出的读写时钟的频率和相位，从而改变异步FIFO的读写时钟，从而针对不同的数据速率进行匹配，如图3所示。还可以在FPGA芯片外围设置DDR3存储器，实现大数据的高速存储，具体的连接为FPGA芯片内的两个异步FIFO之间连接DDR3存储器。
数据传输的电平切换通过下述配置实现：如图4所示，一种基于FPGA的PXI总线可编程数字I/O系统，还包括双电源总线收发器和FPGA芯片内电压变化模块，所述双电源总线收发器与FPGA芯片内电压变化模块和第二输入输出接口分别连接，所述电压变化模块具体包括相互连接的数字电位器和DC-DC电源，可以提供多路输出电压。根据上位机选择的配置文件控制电压变化模块切换电压通道，通过双电源总线收发器传输到FPGA芯片的第二输入输出接口，从而改变FPGA芯片的第二输入输出接口的电平，为数字I/O接口提供不同的电压。双电源总线收发器可以有多种型号进行选择，具体型号可为SN74LVC8T245，其内部嵌入了多通道的高速三态门。
如图6所示电压变化模块可由数字电位器和DC-DC电源实现，DC-DC电源可通过输出电压调节电阻进行调节。调节电阻可通过数字电位器进行控制设定，数字电位器可通过数字接口与FPGA相连，通过FPGA控制改变电位器阻值。
其中逻辑电平的切换通过FPGA对外部电平进行切换控制来实现。进而改变图4中电源总线收发器靠近数字IO接口连接器一端的电压。
数据延时校正通过下述方式实现：除了保证PCB走线长度一致外，FPGA芯片内还包括IDELAYE2延时单元，所述IDELAYE2延时单元用于将输入和输出FPGA芯片的各路数字I/O数据同步。FPGA芯片的输入输出接口连接IDELAYE2延时单元，在进行数据传输前使得各路数字I/O数据同步，所述FPGA芯片的输入输出接口包括第一输入输出接口和第二输入输出接口。为保证68路数据延时的一致性，补偿由于接口和传输路径差异造成的误差，在FPGA内部通过延时调整数据或时钟，以保证数据的同步和准确性。用户可独立地对每个I/O信号线进行处理，或对任意信号线组进行同步协调。延时由FPGA内部的IDELAYE2延时单元完成，其结构框图如图5所示。
传输方向的切换通过如下方式实现：传输方向可通过对图4中总线收发器方向进行控制来实现。总线收发器具有方向和通断控制功能。具体型号可为SN74LVC8T245的总线收发器，当控制总线收发器管脚DIR为高电平时总线收发器传输方向为从FPGA传向数字I/O连接器，当控制总线收发器管脚DIR为低时总线收发器传输方向为从数字I/O连接器传向FPGA。当使能信号管脚OE为高时总线收发器为高阻状态，当使能信号管脚OE为低时总线收发器为正常数据传输状态。
一种基于FPGA的PXI总线可编程数字输入输出的实现方法，包括如下步骤：
根据数字数据的传输要求配置相应的数据传输配置文件，包括电平切换配置文件、数据传输速率切换配置文件、传输协议配置文件；
根据要测试的系统的数据传输要求选择相应的配置文件传输至FPGA芯片进行数据传输电平、速率、传输协议及传输方向切换的配置；
根据切换后的数据传输电平、速率、传输协议及传输方向进行数字信号数据的传输。
还包括以下步骤：数据传输过程中，将进入FPGA芯片的通过延时单元将输入和输出FPGA芯片的各路数据同步。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (7)

1.一种基于FPGA的PXI总线可编程数字I/O系统，其特征是：包括上位机、PXI接口、FPGA芯片、驱动电路和数字I/O接口，所述FPGA芯片包括第一输入输出接口和第二输入输出接口；
所述上位机通过PXI接口与第一输入输出接口连接，所述第二输入输出接口与驱动电路和数字I/O接口依次连接；
所述上位机用于设置数字信号传输的配置文件，配置文件传输至FPGA芯片用于配置传输数字信号的数字I/O接口的电平、速率和传输方式。
2.如权利要求1所述的一种基于FPGA的PXI总线可编程数字I/O系统，其特征是：所述FPGA芯片包括相互连接的DCM数字时钟管理模块和DCM重配置控制器，所述DCM重配置控制器根据上位机选择的配置文件重新设置DCM数字时钟管理模块的管脚，DCM数字时钟管理模块的重新设置用于改变FPGA芯片内的异步FIFO的读写时钟。
3.如权利要求2所述的一种基于FPGA的PXI总线可编程数字I/O系统，其特征是：还包括DDR3存储器，所述FPGA芯片内的两个异步FIFO之间连接DDR3存储器，用于缓存数据。
4.如权利要求1所述的一种基于FPGA的PXI总线可编程数字I/O系统，其特征是：还包括双电源总线收发器和FPGA芯片内电压变化模块，所述双电源总线收发器与FPGA芯片内电压变化模块和第二输入输出接口分别连接，所述电压变化模块包括依次连接的DC-DC电源和数字电位器，通过上位机选择的配置文件切换电压变化模块的电压通道，为数字I/O接口提供不同的电压。
5.如权利要求1所述的一种基于FPGA的PXI总线可编程数字I/O系统，其特征是：FPGA芯片内还包括IDELAYE2延时单元，所述IDELAYE2延时单元用于将输入和输出FPGA芯片的各路数字输入输出数据同步。
6.一种基于FPGA的PXI总线可编程数字输入输出的实现方法，其特征是，包括如下步骤：
根据数字数据的传输要求配置相应的数据传输配置文件，包括电平切换配置文件、数据传输速率切换配置文件、传输协议配置文件；
根据要测试的系统的数据传输要求选择相应的配置文件传输至FPGA芯片进行数据传输电平、速率、传输协议及传输方向切换的配置；
根据切换后的数据传输电平、速率、传输协议及传输方向进行数字信号数据的传输。
7.如权利要求6所述的一种基于FPGA的PXI总线可编程数字输入输出的实现方法，其特征是：还包括以下步骤：数据传输过程中，将进入FPGA芯片的通过延时单元将输入和输出FPGA芯片的各路数据同步。
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SE01 Entry into force of request for substantive examination
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RJ01 Rejection of invention patent application after publication

Application publication date: 20190405

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