CN112436824A - 一种高稳定性的时序信号发生方法及装置 - Google Patents

Abstract

本发明公开了一种高稳定性的时序信号发生方法及装置，方法包括：根据控制信号选择触发源、设定延时长度与脉冲持续时间；采用计数器延时保存控制数据中的延时周期数设定并作为第一级，采用集成反馈延时链模块并以时钟源的半个周期为全链m级延时总长度，实现延时路径的构建；当触发信号来临，在触发捕获时产生基准信号，主延时路径依此开始两级延时；外触发TDC链测量触发信号与基准信号之间的时差，并根据时差获得需补偿的集成反馈延时链级数；当主延时结束，脉冲沿送入补偿延时，将以内部基准为参考延时的信号转换为以原始触发为参考的固定延时的信号，通过集成反馈延时链消除因捕获产生的脉冲晃动从而输出高稳定性时序信号。

Description

一种高稳定性的时序信号发生方法及装置

技术领域

本发明涉及时序控制技术领域，更具体地，涉及一种高稳定性的时序信号发生方法及装置。

背景技术

在核磁共振、量子计算、超声波、医学检测的实验装置中，任意时序信号发生器(ATG)对装置系统各个部分的协调和同步控制都有着重要的作用。通过产生延时不同的时序触发脉冲，上述装置可以精确控制系统中每个模块、每个动作的启动时刻与启动顺序，协调整个系统中各组成部分的工作，从而在内部指令触发或外部信号触发的情况下，按照设定顺序正确执行时序动作。

对于时序信号发生装置的基本要求是，各通道脉冲沿的触发顺序甚至是具体出现时刻可编程控制、时序脉冲的延时值控制精度高(达到亚纳秒级的步进水平)且稳定(不随环境因素等影响而出现较大波动)，更重要的是，在外部触发的模式下，不能因为“触发-捕获”时间差而产生较大的延时值晃动。延时值的控制精度与稳定性，直接影响整个系统的工作质量。

目前基于FPGA的时序信号发生器主要采用基于进位延时链的数字时间转换技术(DTC)，由于进位链的延时单元的延时值受环境因素(尤其是温度)影响大，存在非线性，具有较大误差导致精度受限，需要额外的补偿设计和预修正；此外，一般进位链作为DTC进行延时或外触发除晃动时，由于其结构在空间上跨度较大，其各输出抽头到某个特定的最终输出口的走线长度难以控制为一致，引发额外不可控的延时差异，且随着设计的改变而改变，难以得到准确补偿，导致延时精度下降；专利CN106656121A公开了一种采用硬件结构(电容放电斜坡比较)进行延时晃动补偿处理的方法，也会因为硬件本身的固有误差而不准确、需要额外的补偿结构，同时片外补偿方案也会因FPGA的IO到片外硬件的走线波动而成为时序误差的来源，外触发模式下仅能达到0.8ns的精度。这些问题导致上述的时序信号发生技术具有延时精度不高、补偿难度较大或补偿精度不足的缺点，难以与真正的触发信号对齐、得到以实际触发为参考的时序脉冲。

发明内容

针对上述的问题，本发明目的在于提供一种高稳定性的时序信号发生方法，旨在减少因为传统延时链结构的非线性或硬件延时结构的误差而带来的延时波动，提高时序控制的精确性和稳定性。

本发明提供的高稳定性的时序信号发生方法，包括下述步骤：

(1)接收触发模式选择信号和触发时间控制数据，并根据控制信号选择触发源、设定延时长度与脉冲持续时间；

(2)采用计数器延时保存控制数据中的延时周期数设定并作为第一级，采用集成反馈延时链模块并以时钟源的半个周期为全链m级延时总长度，同时保存控制数据中的细延时级数，来构建延时路径；

(3)当触发信号来临，在触发捕获时产生基准信号，主延时路径依此开始两级延时；外触发TDC链测量触发信号与基准信号之间的时差，并根据时差获得需补偿的集成反馈延时链级数；搭建“稳定性好、空间跨度小、各级抽头到输出口走线延时一致”的补偿延时路径；

(4)当主延时结束，脉冲沿送入补偿延时，将以内部基准为参考延时的信号转换为以原始触发为参考的固定延时的信号，通过所述集成反馈延时链消除因捕获产生的脉冲晃动。

其中，m代表延时链结构中延时单元的数目，延时链是由一个个小的延时单元组成的，每个单元实现一个小长度的延时，级联起来组成大的延时范围，故其数量m一般较多，并根据具体延时链结构和设计决定，不同结构和应对不同需求时，m是互不相同的，一般优选为32以上。

更进一步地，两级延时包括粗延时和细延时，所述粗延时是以内部主时钟周期为单位对内部基准信号进行大范围、粗精度延时；所述细延时是对粗延时后的信号进行补充细延时，通过集成反馈延时链结构使延时范围对应粗延时精度，处理计数器无法分辨的精细延时长度。

本发明的另一目的是提供一种高稳定性的时序信号发生装置，包括：触发控制模块、通信模块、n个通道延时链主模块、延时数据管理模块和n个外触发晃动补偿模块；通信模块的输入端连接至外部的上位机，用于传输上位机输出的数据；触发控制模块包括两个输入端和n个输出端，一个输入端直接连接外触发信号，另一个输入端连接至通信模块的第一输出端，用于接收上位机的触发模式设置数据，实现对每个通道的触发模式设定并向每个通道传递触发信号；n个通道延时链主模块的输入端分别连接至触发控制模块的n个输出端，延时数据管理模块包括一个输入端和n个输出端，一个输入端连接至通信模块的第二输出端，n个输出端分别依次连接至n个通道延时链主模块的控制端，用于接收上位机的延时值数据，并在触发开始前传递延时数据，协助搭建延时路径；n个外触发晃动补偿模块的输入端分别连接至n个通道延时链主模块的输出端，用于接收触发控制信号和经过两级精确延时后的脉冲信号，对其进行时间差测量，并补足为固定值，实现除晃、稳定的功能。其中，n表示集成的通道数，n为大于等于2的整数，一般优选为6～12。

更进一步地，时序信号发生装置还包括：时钟模块，时钟模块的输出端分别与触发控制模块的时钟控制端、通信模块的时钟控制端、n个通道延时链主模块的时钟控制端、延时数据管理模块的时钟控制端以及n个外触发晃动补偿模块的时钟控制端连接，用于为其提供稳定可靠的时钟源。

更进一步地，时钟模块、触发控制模块、通信模块、n个通道延时链主模块、延时数据管理模块和n个外触发晃动补偿模块均设置在FPGA上。

更进一步地，通道延时链主模块包括：内部基准生成模块、延时数据管理模块、计数器粗延时模块、细延时模块和反馈调节参考模块；内部基准生成模块、计数器粗延时模块和细延时模块依次连接，内部基准生成模块的输入端作为通道延时链主模块的输入端，细延时模块的输出端作为通道延时链主模块的输出端；延时数据管理模块的输入端作为通道延时链主模块的控制端，延时数据管理模块的第一输出端连接至计数器粗延时模块的控制端，延时数据管理模块的第二输出端连接至所述细延时模块的控制端；内部基准生成模块用于在外部触发信号来临且被下位机同步捕获时，产生一个与捕获时钟同步的信号作为脉冲延时的内部基准时刻；所述延时数据管理模块用于暂时储存该通道内各级延时数据，包括粗延时周期数、细延时链级数，同时用于在延时结束时向通信模块获取下一组数据并在延时开始前发送给各级延时模块；计数器粗延时模块用于以所述下位机内部主时钟周期为单位对内部基准信号进行大范围、粗精度延时；细延时模块用于对计数器粗延时后的信号进行补充细延时，借助精度更高、稳定性更强的通过集成反馈延时链结构，通过合理的结构设计，使延时范围对应粗延时精度，处理计数器无法分辨的精细延时长度；所述反馈调节参考模块用于为细延时模块中的集成反馈延时链提供全链延时长度参考，采取鉴相及压控等方式，调节集成反馈延时链的各级延时长度，对应关系可以直接由主时钟周期计算得到。

更进一步地，细延时模块包括：两个并联连接的集成反馈细延时模块，用于实现延时范围扩充。通过一个选路器、由相应控制数据选择信号出口；集成反馈细延时模块用于在计数器粗延时后，完成剩余的一个周期以内长度的高精度延时，更重要的是，在两级主延时完毕后对信号进行高稳定性、小空间跨度、出口走线长度一致的延时补偿，将脉冲信号的参考转换到原始外触发信号，消除因同步捕获产生的延时晃动。

更进一步地，集成反馈细延时模块包括：多个可控延时单元和一个选路器，可控延时单元直接相互级联，形成长链结构，脉冲信号由第一级输入，各个单元的输出从首到尾依次接在选路器的各个输入口，由模块外控制信号选择；可控延时单元用于实现高精度、高稳定性的细延时与补偿，全链延时长度以半时钟周期为参考，每个单元的延时长度必将更为精细；选路器用于选择当前延时所需要的延时单元数量，从对应级的输出口引出脉冲信号。

更进一步地，延时数据管理模块包括DDR3模块、MIG存储接口管理模块和存取缓存FIFO；存取缓存FIFO与下位机的通信模块连接，输出与MIG存储接口管理模块相连，DDR3模块位于下位机芯片外部，通过MIG存储接口管理模块与下位机进行数据交换；存取缓存FIFO存入上位机传输的数据，全部接收后开始向MIG存储接口管理模块写入，随后通过MIG存储接口管理模块自己的时钟、逻辑，与DDR3实现数据交互，最终将设定的数据完整、可靠地保存下来，或者重写修改。

更进一步地，外触发晃动补偿模块包括：偏差测量TDC延时链模块、位置信息捕获模块、位置信息编码模块和集成反馈延时链补偿模块；偏差测量TDC延时链模块接收外部触发信号以及内部基准信号，该链的每一级(共n级)延时输出对应位置信息捕获模块中的一个寄存器，位置信息捕获模块随后将其送入位置信息编码模块，经过转换后，位置信息编码模块的输出与集成反馈延时链补偿模块的控制输入连接，此外，经过主延时处理后的脉冲信号作为集成反馈延时链补偿模块的输入；偏差测量TDC延时链模块，以外部触发信号、内部基准信号为输入，测量二者之间的差值，即“内部基准产生时，外部触发信号经过了多少级延时的长度”，将测量结果送入位置信息捕获模块的寄存器组；位置信息捕获模块由多个寄存器构成，接收来自偏差测量TDC延时链模块的测量结果，并在位置信息编码模块空闲时送入测量结果供其处理；所述的位置信息编码模块通过内置算法，实现偏差测量TDC延时链模块测量结果到集成反馈延时链补偿模块补偿延时级数之间的转换，控制补偿长度；所述的集成反馈延时链补偿模块对经过两级主延时后的脉冲信号进行补偿延时，依据位置信息编码模块提供的补偿级数，实现高稳定性、小空间跨度、出口走线长度一致的延时补偿，消除延时晃动，完成延时信号输出。

本发明的技术方案可以达到的有益效果包括：

(1)通过采用独特的参考稳定时钟源周期长度、以压控等方式反馈控制每级延时长度的集成反馈式延时链，参考200MHz主时钟的半周期长，同时进行压控延时值反馈调节，在实现每级78ps高精度延时和时域定位的同时，对温度漂移、电压变化等因素敏感度低，大大降低了延时链的非线性，省去了传统DTC或时序信号发生系统中的补偿、修正过程。

(2)采用基于集成反馈延时链的内部TDC-DTC结构进行外触发晃动补偿，借助其自我调节性能与高度集成结构，各级延时出口到IO输出口的走线一致，避免了进位抽头延时链DTC的各抽头到信号输出口的空间走线长度不一致问题及外部硬件补偿带来的非集成硬件误差，能够将晃动稳定在0.16ns左右，且不会受到外部走线和环境因素的影响。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为一种高稳定性的时序信号发生装置主系统结构示意图。

图2为本发明时序信号发生方法及装置的工作流程图。

图3为本发明时序信号发生装置工作时序及预期目标效果示意图。

图4为单个通道延时链主模块结构示意图。

图5为集成反馈延时链结构示意图。

图6为外触发晃动补偿模块结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提供的高稳定性的时序信号发生装置包括：时钟模块101、触发控制模块102、通信模块103、n个通道延时链主模块104、延时数据管理模块105和n个外触发晃动补偿模块106；时钟模块101的输出与其余所有模块连接，为其提供稳定可靠的时钟源；触发控制模块102与通信模块103相连接，接收来自上位机的触发模式设置数据，同时与n个通道延时链主模块104均有连接，实现对每个通道的触发模式设定，且向每个通道传递触发信号；延时数据管理模块105的输入与通信模块103相连，接收来自上位机的延时值数据，输出与各通道延时链主模块104连接，在触发开始前传递延时数据，协助搭建延时路径；n外触发晃动补偿模块106的输入与触发控制模块102、各通道的延时链主模块104连接，接收触发控制信号和经过两级精确延时后的脉冲信号，对其进行时间差测量，并补足为固定值，实现除晃、稳定的功能。

触发控制模块102用于接收上位机数据、设置通道的触发模式(外触发/自触发)和选通对应触发源，包括外触发输入驱动模块、自触发顺序选择模块、触发模式选择模块通过触发模式选择模块与通信模块相连接，外触发输入驱动模块和自触发顺序选择模块均与通道延时主模块连接；

通道延时链主模块104用于在触发来临时产生内部基准，依据延时数据搭建指定延时长度的延时路径，产生基于内部基准的延时脉冲，包括内部基准生成模块201、延时数据管理模块202、计数器粗延时模块203、高稳定性细延时模块204、反馈调节参考模块205，通过延时数据管理模块202与延时数据存储模块105相连接，通过内部基准生成模块与触发控制模块102相连接，通过高稳定性细延时模块与外触发晃动补偿模块106相连接；

外触发晃动补偿模块106用于对外触发信号和内部基准之间的偏差进行补偿，将其扩大为一个稳定的固定值，便于预测和实际延时值设计，包括偏差测量TDC延时链模块601、位置信息捕获模块602、位置信息编码模块603、集成反馈延时链补偿模块604；

进一步地，高稳定性细延时模块204包括两个集成反馈细延时模块300，所述的集成反馈细延时模块300由多个高性能可控延时单元301和一个选路器302组成，联合反馈调节参考模块205，基于参考时钟半周期、以压控等方式反馈闭环调节每级延时的结构，实现稳定、多级、可编程调节、高精度的延时链，同时通过选路器选择是否启用双链级联扩大延时范围，从而与粗延时精度匹配；

时钟模块101用于产生FPGA系统所有模块主时钟，包括外部时钟晶振、时钟管理模块，时钟管理模块的时钟输出与通信模块、延时数据存储模块、通道延时链主模块、外触发晃动补偿模块直接相连；

通信模块103用于接收从上位机传递的自触发指令或延时数据，包括接收模块、数据格式重组模块，通过接收模块与上位机直接通信连接，通过接收模块与触发控制模块102连接，通过数据格式重组模块与延时数据管理模块105连接；

延时数据管理模块105用于暂存从上位机接收的延时数据，便于主延时模块取用和复杂时序脉冲序列的构建，包括DDR3模块、MIG存储接口管理模块、存取缓存FIFO，通过存FIFO与通信模块103相连接，通过取FIFO与通道延时主模块104连接。

本实施例借助一种特殊的集成反馈延时链结构IDELAYE2，延时精度参考高质量、稳定的时钟源，以高精度鉴相、压控反馈调节的方式，保证延时链各级延时值的稳定；同时由于IDELAYE2的高集成度，其各级延时输出口到选路结构输出口的走线长度小而一致，不因空间跨度而产生额外的延时误差；其作为偏差补偿结构，能够稳定地补偿外触发信号与内部基准信号直接的时间差，实现参考基准转换，弥补因外触发信号与内时钟不同步导致的捕获偏差，提高整个系统的稳定性。

本发明提供的一种高稳定性的时序信号发生方法，时序延时脉冲信号的产生有指令自触发和外触发两种模式，整体工作流程如下：

(1)打开电源、初始化完毕；

(2)上位机选中激活指定通道、启用对应通道的控制界面；

(3)设定某通道(第一个记为A，以此类推)的触发模式，如果是自触发，进入步骤(4)，否则进入步骤(8)；

(4)赋予该通道在自触发顺序中的序列位置，即触发优先级，越早设定为自触发的通道的优先级越高，后来者依次降级，同时允许用户手动调整；

(5)如果完成了所有自触发通道的设定，则进入步骤(6)，否则回到步骤(3)继续设定其他通道；

(6)自触发顺序通过通信预加载到FPGA，位于顺序中的第一个通道准备接收上位机指令开始产生脉冲；

(7)上位机指令来临时，当前准备通道产生脉冲并输出，下一个通道进入准备态，若不存在下一个通道，则准备进入结束态，完成时序动作；

(8)设定该外触发通道脉冲沿相对于外触发的延时值；

(9)设定该外触发通道脉冲的高电平持续时间，并完成数据格式转换，添加通道识别标志位，结束本次输入；

(10)若完成了所有通道的脉冲时刻与长度设定，则进入步骤(11)，否则回到步骤(8)；

(11)所有通道数据传输至FPGA，存至存储器，预取至FIFO；

(12)当外触发来临，所有通道在捕获到外触发的瞬间产生内部基准、取出延时数据构建延时路径、并以此为基准完成基本延时处理；

(13)外触发晃动补偿模块测量当内基来临时，外触发信号在TDC链中传输的位置，通过寄存器记录下来，存于编码器；

(14)编码器转换出晃动大小，计算得到所需额外的补偿环节的集成反馈延时链补偿级数；

(15)所有通道的基本延时处理后的信号送入额外补偿环节进行校正，最终输出。

本发明的特殊之处在于，采用特殊的集成反馈延时链结构(如IDELAYE2)进行细延时及晃动补偿。

传统的进位链延时结构，以下位机芯片内部的进位逻辑为主体，虽然其理论精度可观，但各级延时受外界环境影响较大，尤其是温度、电压、压力(简称PVT)因素，整体非线性较大，仅延时链本身就需要引入额外补偿；此外，传统延时链的各级延时输出抽头与最终输出口直接的走线长度较长，且难以控制一致，影响实际延时长度与控制精度，需要大量的布局布线调整与验证工作，实现难度大。外部硬件延时结构由于器件本身的特性变化或误差，必然需要大量特性计算与补偿工作，且片外的走线也是延时误差来源之一。

相对地，特殊的集成反馈延时链结构(如IDELAYE2)，其高集成度决定了各延时单元输出抽头到信号输出口的走线长度短、延时影响小且基本一致，从结构上解决传统延时链的非线性或硬件结构误差引起的延时补偿环节的空间跨度问题，从而提高时序控制的精度与稳定性。

为了更进一步的说明本发明实施例提供的高稳定性的时序发生方法及装置，现参照附图并结合具体实例详述如下：

本发明实施例采用ALINX AC7050核心板(搭载Xilinx Spartan-7FPGA)作为主要器件，以IDELAYE2为集成反馈延时链结构应用实例，以配套的IDELAYCTRL为反馈调节参考模块应用实例，实现理论精度78ps、动态范围5.855ns～21.5s的任意时序信号发生装置，支持指令自触发及信号外触发两种模式，并搭载内部TDC-DTC外触发晃动补偿调节功能，达到0.16ns的晃动补偿精度。

系统硬件结构采用“核心板-底板”组合架构，包含带有芯片位宽32bit且突发长度为8的DDR3的FPGA核心板、底板50MHz稳定时钟源、各级电源模块、上位机通信接口(支持RS232或以太网通信)、时序信号输出SMA口。核心板包含FPGA片内系统和外围接口、DDR3存储设备等，实现数据接收、处理与存储，依据数据和触发信号进行脉冲产生和延时的核心功能；底板包含片外晶振时钟源、各类输入输出接口(外触发、JTAG、USB转UART、SMA输出)、电源系统、信号指示模块等，为FPGA实现其核心功能提供硬件条件支持。

图1为时序信号发生器主系统结构示意图。所述的FPGA片内主系统包含触发控制模块、多个通道延时链主模块、外触发晃动补偿模块、时钟模块、通信模块与延时数据存储模块，整个系统可以实现接收、重组、存储和分发从上位机传来的数据，正确读取延时数据并分发到各个通道延时链、选择触发模式、搭建延时路径，依据触发信号或指令完成高稳定性的脉冲产生、延时和晃动补偿功能。

图2为一种高稳定性的时序信号发生方法及装置的工作流程图。本实施例所涉及装置具有按优先级自触发和参考外部信号触发两种工作模式，工作过程遵循以下步骤：

1)打开电源、初始化完毕；

2)上位机选中激活指定通道、启用对应通道的控制界面；

3)上位机设定某通道(第一个记为A，以此类推)的触发模式，下位机通过触发控制模块接收设置信息、完成模式设定与触发源选通，随后如果是自触发，进入步骤4)，否则进入步骤8)；

4)赋予该通道在自触发顺序中的序列位置，即触发优先级，越早设定为自触发的通道的优先级越高，后来者依次降级，同时允许用户手动调整；

5)如果完成了所有自触发通道的设定，则进入步骤6)，否则回到步骤3)继续设定其他通道；

6)自触发顺序通过通信预加载到FPGA，位于顺序中的第一个通道准备接收上位机指令开始产生脉冲；

7)上位机指令来临时，当前准备通道在下一个时钟上升沿产生脉冲并输出，下一个通道进入准备态，若不存在下一个通道，则准备进入结束态，完成时序动作；

8)设定该外触发通道脉冲沿相对于外触发信号的延时值；

9)设定该外触发通道脉冲的高电平持续时间，并完成数据格式转换，添加通道识别标志位，结束本次输入；

10)若完成了所有通道的脉冲时刻与长度设定，则进入步骤11)，否则回到步骤8)；

11)所有通道数据传输至FPGA，存至存储器，预取至FIFO；

12)当外触发来临，所有通道在捕获到外触发的瞬间产生内部基准、取出延时数据构建延时路径、并以此为基准完成基本延时处理；

13)外触发晃动补偿模块测量当内基来临时，外触发信号在TDC链中传输的位置，通过寄存器记录下来，存于编码器；

14)编码器转换出晃动大小，计算得到所需额外的补偿环节的补偿级数；

15)所有通道的基本延时处理后的信号送入额外补偿环节进行校正，最终输出；

图3为正常工作下的一种高稳定性的时序信号发生方法及装置的时序图。当外触发信号或自触发指令来临时，(如果数据或自触发优先级准备完毕)在下一个时钟上升沿会直接产生内部基准信号、并依照预存数据和参考内部200MHz主时钟进行单位精度为5ns的计数延时与单位精度为78ps的IDELAYE2延时链精细延时，产生基于内部基准信号的延时值可控的时序脉冲信号。

在外触发模式下，延时的参照是外触发信号而非内部基准。但是，外触发来临时刻与FPGA内部时序逻辑电路的捕获时刻(内部基准产生时刻)之间存在0～5ns的随机晃动。各通道主延时路径的延时基准为内部基准信号，因此随机晃动属于直接叠加的误差，无法缩短，只能通过额外的补偿环节凑成一个更大的固定值。采用Carry4进位链TDC-IDELAYE2DTC组合结构进行误差的测量与补偿，可以将最终晃动缩小到0.16ns左右，此为外触发晃动补偿精度。

图4为单个通道延时链主模块结构104示意图。每个通道的可编程控制的延时结构，均由内部基准生成模块201、延时数据管理模块202、计数器粗延时模块203、高稳定性细延时模块204(基于IDELAYE2)、反馈调节参考模块205(基于IDELAYCTRL)组成。延时数据处理模块在延时开始时从FIFO中读出预准备的、代表触发沿相对内部基准信号延时长度的第一个数据，在下一个时钟周期将数据单元中的32bit延时周期数送入计数器，并产生使能开启计数，同时将第33～40bit送入第一级IDLEAYE2，41～18bit送入第二级；待计数器延时结束前一个周期，再次产生数据需求信号请求延时数据处理模块准备下一个数据，对应脉冲高电平持续时间，即控制下降沿的出现时刻，工作过程同理。当FIFO内被读空时，这标志着一次脉冲产生已完成，所有FIFO为空时自动复位所有通道；为保证第二个数据读出时不自动复位，每个通道需要重写一个数据作为垫底。

进一步地，计数器粗延时模块以200MHz主时钟为参考，单个时钟周期长度5ns，对应的粗延时精度也是5ns，采用32bit宽度的数据进行控制，理论动态范围可达21s以上。

图5为细延时及触发补偿所使用的集成反馈延时链模块300(以IDLEAYE2为应用实例)的结构示原理图，它以联合反馈调节参考模块205(IDELAYCTRL)借助独特的压控延时单元301、相位检测303、压控震荡器304反馈控制结构，将参考时钟信号送入与延时链结构一致的另一条链，经过31级延时处理后，检测输出信号的相位，并通过反馈调节VCO的电压值改变每级延时，使31级延时总长度控制在半个参考时钟周期，精度很高且结构稳定，优于一般的进位延时链结构。参考200MHz的半个周期长度，理论精度78ps/级，考虑到600ps固有延时，动态范围为0.6～3.1ns；采用双IDELAYE2级联结构实现固有延时死区互补，可以实现0.6～6.2ns的宽范围延时，与第一级的精度配合、缩小延时控制死区。在自触发模式下，一般对触发时刻控制精度要求不高，仅使用计数器延时进行预设周期的延时处理(所有自触发通道延时长度一致)，通道会根据模式标志位，在第一级延时后引出时序脉冲信号；外触发模式下不仅要通过IDELAYE2精细延时处理，还需要经过后续的外触发晃动补偿模块。(需要注意的是，IDELAYE2的原理类似于一般的进位延时链，但是其集成度要远高于进位链，且各级延时抽头到选路结构的走线长度设计为基本一致，因此带来更高的精度和空间布局延时稳定性，此处的原理示意图仅仅用于结构的理解)

图6为外触发晃动补偿模块106结构示意图。该模块仅在通道为外触发模式的情况下启用，由于外触发信号与内部主时钟为异步关系，即使在外触发到来的下一个时钟周期内立刻产生内部基准，其间也存在0～5ns的晃动误差。延时数据控制的延时长度，是针对内部基准而言的，若要得到基于外部触发信号的精确延时长度，就必须对晃动进行补偿，将0～5ns的大范围、不可控的波动，补偿为略大一些、长度固定(5ns)的可控时间。整个模块采用“先测后补”的思想，通过搭建延时链构建TDC(时间数字转换)，测出晃动大小，并通过DTC延时链进行补偿。

本实施例的特点在于，采用IDELAYE2作为DTC延时链补偿环节。已有的采用进位链作为DTC的方案中，进位链在FPGA中的空间跨度较大，每级延时的输出抽头直接存在较大的空间距离差，虽然每一级延时单元长度固定，但是因为抽头的空间位置引起的“抽头-输出口”走线延时不一致是很大的，相邻级延时单元间最大有0.8ns的波动，且不可控；而采用统一的外部硬件结构补偿(如电容充放电DAC斜坡比较)，会受到硬件本身的限制，电容充放电的精度与稳定性均不及FPGA内部单元。而采用IDELAYE2能够有效解决抽头空间跨度的问题，它集成在Xilinx FPGA的IO单元——IOB中，体积小、结构稳定、精度高，是更优的选择，但是需要将Carry4进位链的测量精度与IDELAYE2的延时精度进行合理换算，换算中必然会有一定程度的精度损失，但是由于二者的延时单元精度接近，故影响不大。

进一步地，外触发晃动补偿模块106偏差测量TDC延时链601(以Carry4进位链为应用实例)、位置信息捕获模块602(以寄存器组为应用实例)、位置信息编码模块603、集成反馈延时链补偿模块604(以IDELAYE2为应用实例)。当外触发来临时，外触发信号在送往延时链主模块的同时，也被送往外触发晃动补偿模块的TDC链，并沿着进位逻辑向前传递；随后在延时链主模块的内部基准信号产生后，内部基准信号被送往位置信息寄存器组，作为时钟信号，控制各个寄存器采集TDC链每个抽头的信号电平，若为高则说明外触发信号在这段时间内已经过这里，若为低则说明未到。因此位置寄存器组的电平信息必为以某位为分界的左1右0组合，通过1的数目即可判断晃动为多少级Carry4延时长度。随后，位置信息编码器接收到这一串数据，分析1的数目，得出晃动大小(记为X)，产生需补偿的长度Y(以统一补偿到5ns为例，Y＝(5-X)ns)；此后计算出需要多少个IDELAYE2内的延时单元(tap级数)并提前传递给IDELAYE2；最后，在基本的两级延时过程完毕后，延时信号经过晃动补偿模块内的IDELAYE2完成补偿。Carry4进位延时链单级延时长度为114～117ps，约等于78ps*1.5，因此在补偿转换上也相对简单，最终实现的精度基本与Carry4进位链TDC的测量精度一致，考虑相关波动因素，目前处于0.16ns水平。

由此可以看出，本实施例的有益效果为：

1)能够实现多功能的时序信号发生，支持对精度要求不高的指令自触发模式，以及需要严格保证以外部控制为参照的外触发模式，直接通过上位机进行操作，依据通信数据的高位进行自动选择，工作模式灵活，满足不同场合的不同控制要求；

2)能够实现高稳定性、高精度的时序信号发生，采用独特的IDELAYE2延时与TDC-DTC补偿结构，实现精度78ps、动态范围21.5s时序信号产生，尤其是晃动补偿环节可达到0.16ns的高精度水平，保证了外触发模式下的高精度控制。

3)能够借助FPGA内部高度集成的IDELAYE2模块，通过内部时钟周期长度反馈自校正，保持其稳定性与高精度时钟模块MMCM一致，且各抽头到输出口的走线长度均在设计时调整一致，不存在抽头走线长度差异带来的延时不可控问题和延时单元随温度变化的非线性问题，省去了额外的校正补偿环节与步骤。

系统的时钟、通信、延时数据存储模块均集成于核心板，由FPGA内部MMCM时钟管理模块提供高质量主时钟和DDR3物理时钟；通信采用串口模式或以太网模式，完成上位机到下位机的数据下载和下位机的信号返回；DDR3存储模块则完成对下载数据的暂存、调用与分发。此类基础功能模块均有替代方案可供选择。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种高稳定性的时序信号发生方法，其特征在于，包括下述步骤：

(1)接收触发模式选择信号和触发时间控制数据，并根据控制信号选择触发源、设定延时长度与脉冲持续时间；

(2)采用计数器延时保存控制数据中的延时周期数设定并作为第一级，采用集成反馈延时链模块并以时钟源的半个周期为全链m级延时总长度，保存控制数据中的细延时级数，实现延时路径的构建；m为大于等于32的整数；

(3)当触发信号来临，在触发捕获时产生基准信号，主延时路径依此开始两级延时；外触发TDC链测量触发信号与基准信号之间的时差，并根据时差获得需补偿的集成反馈延时链级数；

(4)当主延时结束，脉冲沿送入补偿延时，将以内部基准为参考延时的信号转换为以原始触发为参考的固定延时的信号，通过所述集成反馈延时链消除因捕获产生的脉冲晃动从而输出高稳定性时序信号。

2.如权利要求1所述的时序信号发生方法，其特征在于，所述两级延时包括粗延时和细延时，所述粗延时是以内部主时钟周期为单位对内部基准信号进行大范围、粗精度延时；所述细延时是对粗延时后的信号进行补充细延时，通过集成反馈延时链结构使延时范围对应粗延时精度，处理计数器无法分辨的精细延时长度。

3.一种高稳定性的时序信号发生装置，其特征在于，包括：触发控制模块(102)、通信模块(103)、n个通道延时链主模块(104)、延时数据管理模块(105)和n个外触发晃动补偿模块(106)；n为大于等于2的整数；

所述通信模块(103)的输入端连接至外部的上位机，用于传输上位机输出的数据；

所述触发控制模块(102)包括两个输入端和n个输出端，一个输入端直接连接外触发信号，另一个输入端连接至所述通信模块(103)的第一输出端，用于接收上位机的触发模式设置数据，实现对每个通道的触发模式设定并向每个通道传递触发信号；

所述n个通道延时链主模块(104)的输入端分别连接至触发控制模块(102)的n个输出端；

所述延时数据管理模块(105)包括一个输入端和n个输出端，一个输入端连接至所述通信模块(103)的第二输出端，n个输出端分别依次连接至n个通道延时链主模块(104)的控制端，用于接收上位机的延时值数据，并在触发开始前传递延时数据，协助搭建延时路径；

所述n个外触发晃动补偿模块(106)的输入端分别连接至n个通道延时链主模块(104)的输出端，用于接收触发控制信号和经过两级精确延时后的脉冲信号，对其进行时间差测量，并补足为固定值，实现除晃、稳定的功能。

4.如权利要求3所述的时序信号发生装置，其特征在于，所述时序信号发生装置还包括：时钟模块(101)，所述时钟模块(101)的输出端分别与所述触发控制模块(102)的时钟控制端、所述通信模块(103)的时钟控制端、所述n个通道延时链主模块(104)的时钟控制端、所述延时数据管理模块(105)的时钟控制端以及所述n个外触发晃动补偿模块(106)的时钟控制端连接，用于为其提供稳定可靠的时钟源。

5.如权利要求4所述的时序信号发生装置，其特征在于，所述时钟模块(101)、所述触发控制模块(102)、所述通信模块(103)、所述n个通道延时链主模块(104)、所述延时数据管理模块(105)和所述n个外触发晃动补偿模块(106)均设置在FPGA上。

6.如权利要求3-5任一项所述的时序信号发生装置，其特征在于，所述通道延时链主模块(104)包括：内部基准生成模块(201)、延时数据管理模块(202)、计数器粗延时模块(203)、细延时模块(204)和反馈调节参考模块(205)；

所述内部基准生成模块(201)、所述计数器粗延时模块(203)和所述细延时模块(204)依次连接，所述内部基准生成模块(201)的输入端作为所述通道延时链主模块(104)的输入端，所述细延时模块(204)的输出端作为所述通道延时链主模块(104)的输出端；

所述延时数据管理模块(202)的输入端作为所述通道延时链主模块(104)的控制端，所述延时数据管理模块(202)的第一输出端连接至所述计数器粗延时模块(203)的控制端，所述延时数据管理模块(202)的第二输出端连接至所述细延时模块(204)的控制端；

所述内部基准生成模块(201)用于在外部触发信号来临且被下位机同步捕获时，产生一个与捕获时钟同步的信号作为脉冲延时的内部基准时刻；

所述延时数据管理模块(202)用于暂时储存该通道内各级延时数据，同时用于在延时结束时向通信模块(103)获取下一组数据并在延时开始前发送给各级延时模块；

所述计数器粗延时模块(203)用于以所述下位机内部主时钟周期为单位对内部基准信号进行大范围、粗精度延时；

所述细延时模块(204)用于对计数器粗延时后的信号进行补充细延时，通过集成反馈延时链结构使延时范围对应粗延时精度，处理计数器无法分辨的精细延时长度；

所述反馈调节参考模块(205)用于为细延时模块(204)中的集成反馈延时链提供全链延时长度参考，调节集成反馈延时链的各级延时长度。

7.如权利要求6所述的时序信号发生装置，其特征在于，所述细延时模块(204)包括：两个并联连接的集成反馈细延时模块，用于实现延时范围扩充。

8.如权利要求7所述的时序信号发生装置，其特征在于，所述集成反馈细延时模块包括：多个可控延时单元(301)和一个选路器(302)，

多个可控延时单元(301)相互级联并形成长链结构，脉冲信号由第一级输入，各个单元的输出从首到尾依次接在选路器(302)的各个输入口，由模块外控制信号选择；所述可控延时单元(301)用于实现高精度、高稳定性的细延时与补偿，全链延时长度以半时钟周期为参考，每个单元的延时长度必将更为精细；

所述选路器(302)用于选择当前延时所需要的延时单元数量，从对应级的输出口引出脉冲信号。

9.如权利要求3-8任一项所述的时序信号发生装置，其特征在于，所述延时数据管理模块(105)包括DDR3模块、MIG存储接口管理模块和存取缓存FIFO；

所述存取缓存FIFO与下位机的通信模块(103)连接，输出与MIG存储接口管理模块相连，DDR3模块位于下位机芯片外部，通过MIG存储接口管理模块与下位机进行数据交换；

工作时，所述存取缓存FIFO存入上位机传输的数据，全部接收后开始向MIG存储接口管理模块写入，随后通过MIG存储接口管理模块自己的时钟、逻辑，与DDR3实现数据交互，最终将设定的数据完整、可靠地保存下来或者重写修改。

10.如权利要求3-7任一项所述的时序信号发生装置，其特征在于，所述外触发晃动补偿模块(106)包括：偏差测量TDC延时链模块(601)、位置信息捕获模块(602)、位置信息编码模块(603)和集成反馈延时链补偿模块(604)；

所述偏差测量TDC延时链模块(601)接收外部触发信号以及内部基准信号，该链的每一级延时输出对应位置信息捕获模块(602)中的一个寄存器，位置信息捕获模块(602)随后将其送入位置信息编码模块(603)，经过转换后，位置信息编码模块(603)的输出与集成反馈延时链补偿模块(604)的控制输入连接，经过主延时处理后的脉冲信号作为集成反馈延时链补偿模块(604)的输入；

所述的偏差测量TDC延时链模块(601)，以外部触发信号、内部基准信号为输入，测量二者之间的差值，并将测量结果送入位置信息捕获模块(602)的寄存器组；

所述的位置信息捕获模块(602)由多个寄存器构成，接收来自偏差测量TDC延时链模块(601)的测量结果，并在位置信息编码模块(603)空闲时送入测量结果供其处理；

所述的位置信息编码模块(603)通过内置算法实现偏差测量TDC延时链模块(601)测量结果到集成反馈延时链补偿模块(604)补偿延时级数之间的转换，控制补偿长度；

所述的集成反馈延时链补偿模块(604)用于对经过两级主延时后的脉冲信号进行补偿延时，依据位置信息编码模块(603)提供的补偿级数，实现高稳定性、小空间跨度、出口走线长度一致的延时补偿，消除延时晃动，完成延时信号输出。

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