CN114448421A - 一种跨时钟域信号同步电路 - Google Patents

Abstract

本发明公开一种跨时钟域信号同步电路，该电路具体包括：高电平脉冲同步模块，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；低电平脉冲同步模块，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；脉冲检测模块，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。本发明实现信号从第一时钟域传递至第二时钟域，既能够满足信号从快时钟域传递至慢时钟域，又能够满足信号从慢时钟域传递至快时钟域，经过脉冲检测模块的处理，实现连续的跨时钟域同步信号的输出。

Description

一种跨时钟域信号同步电路

技术领域

本发明涉及电路设计技术领域，具体涉及一种跨时钟域信号同步电路。

背景技术

在芯片设计过程中，同时存在多个时钟域信号的情况是不可规避的。在存在多个时钟域信号的情况下，需要考虑信号在不同时钟域之间的传递。目前现有技术中对信号进行跨时钟域传递的处理方法主要是采用寄存器打拍的方式实现慢时钟域信号传递到快时钟域信号。这种处理方法存在不能够既实现快时钟域信号同步传递至慢时钟域信号，又实现慢时钟域信号同步传递至快时钟域信号的问题。

发明内容

为解决上述问题，本发明提供了一种跨时钟域信号同步电路，实现信号既能够从快时钟域传递至慢时钟域的同时也能够从慢时钟域传递至快时钟域，且实现信号的多个时钟周期连续跨时钟域同步传递。本发明的具体技术方案如下：

一种跨时钟域信号同步电路，具体包括：高电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；低电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；脉冲检测模块，分别与高电平脉冲同步模块和低电平脉冲同步模块连接，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。

进一步地，所述高电平脉冲同步模块具体包括：单脉冲高电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；单脉冲高电平信号补偿模块，用于输出对异常单脉冲高电平同步信号补偿修正的第一补偿修正信号；第一与门，用于对单脉冲高电平同步信号结合第一补偿修正信号进行与逻辑选择，输出正常的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；其中，所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接，所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端作为所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接。

进一步地，所述单脉冲高电平信号同步模块具体包括：第二与门、第三与门、第一寄存器、第二寄存器、第三寄存器、第一反相器和第二反相器；其中，所述第一反相器的输入端作为所述单脉冲高电平信号同步模块的输入端，用于接收外部输入的第一时钟域的同步信号；所述第一反相器的输出端与所述第二与门的第一输入端连接，所述第二与门的输出端与所述第一寄存器的复位信号输入端连接，所述第一寄存器的输出端与所述第二寄存器的第一输入端连接，所述第二寄存器的输出端与所述第三寄存器的第一输入端连接，所述第二寄存器的输出端还与所述第三与门的第二输入端连接，所述第三寄存器的输出端与第二反相器的输入端连接，所述第二反相器的输出端作为所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接。

进一步地，所述单脉冲高电平信号补偿模块具体包括：第四寄存器、第五寄存器、第六寄存器、第三反相器、第四与门和第四反相器；其中，所述第四寄存器的输出端与所述第五寄存器的第一输入端连接，所述第五寄存器的输出端与所述第六寄存器的第一输入端连接，所述第六寄存器人的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第四与门的第一输入端连接，所述第四与门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端作为所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接。

进一步地，所述低电平脉冲同步模块具体包括：单脉冲低电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；单脉冲低电平信号补偿模块，用于输出对异常单脉冲低电平信号补偿修正的第二补偿修正信号；第五与门，分别与单脉冲低电平信号同步模块和单脉冲低电平信号补偿模块连接，用于结合单脉冲低电平同步信号和第二补偿修正信号进行与逻辑选择，并输出与逻辑选择后的第二时钟域的单脉冲低电平同步信号；第五反相器，用于将第五与门进行与逻辑选择后输出的第二时钟域的单脉冲低电平同步信号进行反相处理，输出正常的第二时钟域的单脉冲低电平同步信号；其中，所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接，所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接，所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端作为所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接。

进一步地，所述单脉冲低电平信号同步模块具体包括：第六与门、第七与门、第七寄存器、第八寄存器、第九寄存器和第六反相器；其中，所述第六与门的第一输入端作为所述单脉冲低电平信号同步模块的输入端，用于接收外部输入的第一时钟域的信号；所述第六与门的输出端与所述第七寄存器的复位信号输入端连接，所述第七寄存器的输出端与所述第八寄存器的第一输入端连接，所述第八寄存器的输出端与所述第九寄存器的第一输入端连接，所述第八寄存器的输出端还与所述第七与门的第二输入端连接，所述第九寄存器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七与门的第一输入端连接，所述第七与门的输出端作为所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接。

进一步地，所述单脉冲低电平信号补偿模块具体包括：第十寄存器、第十一寄存器、第十二寄存器、第七反相器、第八反相器和第八与门；其中，所述第十寄存器的输出端与所述第十一寄存器的第一输入端连接，所述第十一寄存器的输出端与所述第十二寄存器的输入端连接，所述第十二寄存器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八与门的第一输入端连接，所述第十一寄存器的输出端还与所述第八与门的第二输入端连接，所述第八与门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端作为所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接。

进一步地，所述脉冲检测模块具体包括：第一选择模块，分别与第二选择模块和第十三寄存器连接，用于接收并根据所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号输出第一选择处理后的脉冲同步信号至第二选择模块；第二选择模块，分别与第一选择模块和第十三寄存器连接，用于接收第一选择模块传输至的第一选择处理后的同步信号、所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号，输出第二选择处理后的脉冲同步信号至第十三寄存器；第十三寄存器，分别与第一选择模块和第二选择模块连接，用于输出第二时钟域的连续脉冲信号；其中，所述第一选择模块的输出端与所述第二选择模块的第一输入端连接，第二选择模块的输出端与所述第十三寄存器的第一输入端连接，所述第十三寄存器的输出端与所述第一选择模块的第一输入端连接。

进一步地，所述第一选择模块具体包括：第九反相器、第十反相器、第九与门和第一选择器；其中，所述第九反相器的输入端作为所述第一选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十反相器的输入端作为所述第一选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第九反相器的输出端与所述第九与门的第一输入端连接，所述第十反相器的输出端与所述第九与门的第二输入端连接，第九与门的输出端与所述第一选择器的第二输入端连接，所述第一选择器的输出端作为所述第一选择模块的输出端与所述第二选择模块的第一输入端连接。

进一步地，所述第二选择模块具体包括：第十与门和第二选择器；其中，所述第十与门的第一输入端作为所述第二选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十与门的第二输入端作为所述第二选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第十与门的输出端与所述第二选择器的第二输入端连接，所述第二选择器的第一输入端作为所述第二选择模块的第一输入端与所述第一模块的第一选择器的输出端连接，所述第二选择器的输出端作为所述第二选择模块的输出端与所述第十三寄存器的第一输入端连接。

进一步地，所述第二与门的第二输入端、所述第六与门的第二输入端、所述第二寄存器的复位信号输入端、所述第三寄存器的复位信号输入端、所述第四寄存器的复位信号输入端、所述第五寄存器的复位信号输入端、所述第六寄存器的复位信号输入端、所述第八寄存器的复位信号输入端、所述第九寄存器的复位信号输入端、所述第十寄存器的复位信号输入端、所述第十一寄存器的复位信号输入端、所述第十二寄存器的复位信号输入端和所述第十三寄存器的复位信号输入端分别用于接收外部输入的反相复位信号。

进一步地，所述第二寄存器的时钟信号输入端、所述第三寄存器的时钟信号输入端、所述第四寄存器的时钟信号输入端、所述第五寄存器的时钟信号输入端、所述第六寄存器的时钟信号输入端、所述第八寄存器的时钟信号输入端、所述第九寄存器的时钟信号输入端、所述第十寄存器的时钟信号输入端、所述第十一寄存器的时钟信号输入端、所述第十二寄存器的时钟信号输入端和所述第十三寄存器的时钟信号输入端分别用于接收外部输入的第二时钟域的时钟信号。

进一步地，所述第一寄存器的第一输入端、所述第四寄存器的第一输入端、所述第七寄存器的第一输入端、所述第十寄存器的第一输入端和第一选择器的第三输入端分别接收外部输入的低控制信号；所述第二选择器的第三输入端接收外部输入的高控制信号。

本发明公开的跨时钟域信号同步电路实现信号从第一时钟域传递至第二时钟域，既能够满足信号从快时钟域传递至慢时钟域，又能够满足信号从慢时钟域传递至快时钟域，经过脉冲检测模块的处理，实现连续的跨时钟域同步信号的输出。

附图说明

图1为本发明第一实施例所述跨时钟域信号同步电路的模块示意图。

图2为本发明第二实施例所述高电平脉冲同步模块的结构示意图。

图3为本发明第三实施例所述单脉冲高电平信号同步模块的结构示意图。

图4为本发明第四实施例所述单脉冲高电平信号补偿模块的结构示意图。

图5为本发明第五实施例所述低电平脉冲同步模块的结构示意图。

图6为本发明第六实施例所述单脉冲低电平信号同步模块的结构示意图。

图7为本发明第七实施例所述单脉冲低电平信号补偿模块的结构示意图。

图8为本发明第八实施例所述脉冲检测模块的结构示意图。

图9为本发明第九实施例所述第一选择模块的结构示意图。

图10为本发明第十实施例所述第二选择模块的结构示意图。

图11为本发明第十一实施例所述跨时钟信号同步电路中各个信号的信号波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清晰，以下将结合附图及实施例，对本发明进行描述和说明。应当理解，下面所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。此外，还可以理解的是，对本领域的普通技术人员而言，在本发明揭露的技术内容上进行一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

除非另作定义，本发明所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、系统产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

作为本发明一种较优的实施例，本发明的第一实施例中提供一种跨时钟域信号同步电路，如图1所示，所述跨时钟域信号同步电路具体包括：高电平脉冲同步模块、低电平脉冲同步模块和第一与门。

具体地，所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接，用于将所述高电平脉冲同步模块输出的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号传输至所述脉冲检测模块；所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接，用于将所述低电平脉冲同步模块的输出端从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号传输至所述脉冲检测模块；所述脉冲检测模块用于根据接收的单脉冲高电平同步信号和所述单脉冲低电平同步信号生成输出第二时钟域的连续脉冲信号。需要说明的是，所述第一时钟域和所述第二时钟域是两种不同的时钟域，所述第一时钟域可以是相较于第二时钟域较快的时钟域，也可以是相较于第二时钟域较慢的时钟域。本实施例通过设置脉冲检测模块实现将单脉冲高电平同步信号和单脉冲低电平同步信号融合为第二时钟域的连续脉冲信号，既能够满足信号从快时钟域传递至慢时钟域，又能够满足信号从慢时钟域传递至快时钟域，实现跨时钟域信号的转换。

基于上述实施例，作为本发明一种较优的实施例，本发明的第二实施例中所述高电平脉冲同步模块具体包括：单脉冲高电平信号同步模块、单脉冲高电平信号补偿模块和第一与门；其中，如图2所示，所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接，所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端作为所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接。具体地，所述单脉冲高电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；所述单脉冲高电平信号补偿模块，用于输出对异常单脉冲高电平同步信号补偿修正的第一补偿修正信号；所述第一与门，用于对单脉冲高电平同步信号结合第一补偿修正信号进行与逻辑选择，输出正常的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号。本实施例提供的高电平脉冲同步模块中通过设置单脉冲高电平信号补偿模块实现对时钟域同步转换过程中出现的异常情况进行补偿修正，提高高电平脉冲同步模块输出的单脉冲高电平同步信号的可靠性。

基于上述实施例，作为本发明一种较优的实施例，如图3所示，本发明的第三实施例所述单脉冲高电平信号同步模块具体包括：第二与门、第三与门、第一寄存器、第二寄存器、第三寄存器、第一反相器和第二反相器；其中，所述第一反相器的输入端作为所述单脉冲高电平信号同步模块的输入端，用于接收外部输入的第一时钟域的同步信号；所述第一反相器的输出端与所述第二与门的第一输入端连接，所述第二与门的输出端与所述第一寄存器的复位信号输入端连接，所述第一寄存器的第一输入端用于接收外部输入的低控制信号，所述第一寄存器的输出端与所述第二寄存器的第一输入端连接，所述第二寄存器的输出端与所述第三寄存器的第一输入端连接，所述第二寄存器的输出端还与所述第三与门的第二输入端连接，所述第三寄存器的输出端与第二反相器的输入端连接，所述第二反相器的输出端作为所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接。优选地，所述第二与门的第二输入端\所述第二寄存器的复位信号输入端和所述第三寄存器的复位信号输入端分别用于接收外部输入的反相复位信号；所述第二寄存器的时钟信号输入端和所述第三寄存器的时钟信号输入端分别接收第二时钟域的时钟信号。本实施例提供的单脉冲高电平信号同步模块通过三个寄存器串联的方式实现对输入的第一时钟域信号进行打拍，实现对第一时钟域的同步信号转换至第二时钟域，同时，将外部输入的第一时钟域的同步信号经过第一反相器和第二与门处理后作为第一寄存器的复位信号，实现高电平同步信号在快时钟域和慢时钟域之间的双向自由传递，不仅仅局限于从慢时钟域传递至快时钟域。

基于上述实施例，作为本发明一种较优的实施例，如图4所示，本发明的第四实施例中所述单脉冲高电平信号补偿模块具体包括：第四寄存器、第五寄存器、第六寄存器、第三反相器、第四与门和第四反相器；其中，所述第四寄存器的第一输入端用于接收外部输入的低控制信号，所述第四寄存器的输出端与所述第五寄存器的第一输入端连接，所述第五寄存器的输出端与所述第六寄存器的第一输入端连接，所述第六寄存器人的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第四与门的第一输入端连接，所述第四与门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端作为所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接；优选地，所述第四寄存器的复位信号输入端、所述第五寄存器的复位信号输入端和所述第六寄存器的复位信号输入端分别用于接收外部输入的反相复位信号；所述第四寄存器的时钟信号输入端、所述第五寄存器的时钟信号输入端和所述第六寄存器的时钟信号输入端分别用于接收第二时钟域的时钟信号。本实施例中提供的单脉冲高电平信号补偿模块在单脉冲高电平信号同步模块输出异常的单脉冲高电平同步信号时，对该异常的单脉冲高电平同步信号进行补偿修正。

基于上述实施例，作为本发明一种较优的实施例，如图5所示，本发明的第五实施例中所述低电平脉冲同步模块具体包括：单脉冲低电平信号同步模块、单脉冲低电平信号补偿模块、第五与门和第五反相器；其中，所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接，所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接，所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端作为所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接。

具体地，所述单脉冲低电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；所述单脉冲低电平信号补偿模块，用于输出对异常单脉冲低电平信号补偿修正的第二补偿修正信号；所述第五与门，分别与单脉冲低电平信号同步模块和单脉冲低电平信号补偿模块连接，用于结合单脉冲低电平同步信号和第二补偿修正信号进行与逻辑选择，并输出与逻辑选择后的第二时钟域的单脉冲低电平同步信号；所述第五反相器，用于将第五与门进行与逻辑选择后输出的第二时钟域的单脉冲低电平同步信号进行反相处理，输出正常的第二时钟域的单脉冲低电平同步信号。本实施例提供的低电平脉冲同步模块用于实现对单个时钟周期的低电平脉冲信号的同步，实现低电平同步信号在快时钟域和慢时钟域之间的双向自由传递，不仅仅局限于从慢时钟域传递至快时钟域，同时通过设置单脉冲低电平信号补偿模块实现对时钟域同步转换过程中出现的异常情况进行补偿修正，提高低电平脉冲同步模块输出的单脉冲低电平同步信号的可靠性。

基于上述实施例，作为本发明一种较优的实施例，如图6所示，本发明的第六实施例中所述单脉冲低电平信号同步模块具体包括：第六与门、第七与门、第七寄存器、第八寄存器、第九寄存器和第六反相器；其中，所述第六与门的第一输入端作为所述单脉冲低电平信号同步模块的输入端，用于接收外部输入的第一时钟域的信号，所述第六与门的第二输入端用于接收外部输入的反相复位信号，所述第六与门的输出端与所述第七寄存器的复位信号输入端连接，所述第七寄存器的第一输入端用于接收外部输入的低控制信号，所述第七寄存器的输出端与所述第八寄存器的第一输入端连接，所述第八寄存器的输出端与所述第九寄存器的第一输入端连接，所述第八寄存器的输出端还与所述第七与门的第二输入端连接，所述第九寄存器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七与门的第一输入端连接，所述第七与门的输出端作为所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接。优选地，所述第八寄存器的复位信号输入端和所述第九寄存器的复位信号输入端分别用于接收外部输入的反相复位信号；所述第八寄存器的时钟信号输入端和所述第九寄存器的时钟信号输入端分别用于接收第二时钟域的时钟信号。

基于上述实施例，作为本发明一种较优的实施例，如图7所示，本发明的第七实施例中所述单脉冲低电平信号补偿模块具体包括：第十寄存器、第十一寄存器、第十二寄存器、第七反相器、第八反相器和第八与门；其中，所述第十寄存器的第一输入端用于接收外部输入的低控制信号，所述第十寄存器的输出端与所述第十一寄存器的第一输入端连接，所述第十一寄存器的输出端与所述第十二寄存器的输入端连接，所述第十二寄存器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八与门的第一输入端连接，所述第十一寄存器的输出端还与所述第八与门的第二输入端连接，所述第八与门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端作为所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接。优选地，所述第十一寄存器的复位信号输入端和所述第十二寄存器的复位信号输入端分别用于接收外部输入的反相复位信号；所述第十寄存器的时钟信号输入端、所述第十一寄存器的时钟信号输入端和所述第十二寄存器的时钟信号输入端分别用于接收第二时钟域的时钟信号。本实施例中提供的单脉冲低电平信号补偿模块实现对所述单脉冲低电平信号同步模块输出异常单脉冲低电平同步信号提供补偿修正信号，确保异常情况的影响降至最小，提高跨时钟域同步信号转换的可靠性。

基于上述实施例，作为本发明一种较优的实施例，如图8所示，本发明的第八实施例中所述脉冲检测模块具体包括：第一选择模块、第二选择模块和第十三寄存器；其中，所述第一选择模块的输出端与所述第二选择模块的第一输入端连接，第二选择模块的输出端与所述第十三寄存器的第一输入端连接，所述第十三寄存器的输出端与所述第一选择模块的第一输入端连接，所述第十三寄存器的复位输入端用于接收外部输入的反相信号，所述第十三寄存器的时钟信号输入端用于输入第二时钟域的时钟信号。

具体地，所述第一选择模块，用于接收并根据所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号输出第一选择处理后的脉冲同步信号至第二选择模块；所述第二选择模块，用于接收第一选择模块传输至的第一选择处理后的同步信号、所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号，输出第二选择处理后的脉冲同步信号至第十三寄存器；所述第十三寄存器用于输出第二时钟域的连续脉冲信号。本实施例提供的脉冲检测模块通过设置两个选择模块对高电平脉冲同步模块输出的单脉冲高电平同步信号和低电平脉冲同步模块输出的单脉冲电平同步信号进行双重选择，实现对同步信号由单脉冲转换为第二时钟域的连续脉冲信号，能够连续进行同步信号跨时钟传递，不受时钟周期局限。

优选地，所述第二与门的第二输入端、所述第六与门的第二输入端、所述第二寄存器的复位信号输入端、所述第三寄存器的复位信号输入端、所述第四寄存器的复位信号输入端、所述第五寄存器的复位信号输入端、所述第六寄存器的复位信号输入端、所述第八寄存器的复位信号输入端、所述第九寄存器的复位信号输入端、所述第十寄存器的复位信号输入端、所述第十一寄存器的复位信号输入端、所述第十二寄存器的复位信号输入端和所述第十三寄存器的复位信号输入端接收的反相复位信号相同。

优选地，所述第二寄存器的时钟信号输入端、所述第三寄存器的时钟信号输入端、所述第四寄存器的时钟信号输入端、所述第五寄存器的时钟信号输入端、所述第六寄存器的时钟信号输入端、所述第八寄存器的时钟信号输入端、所述第九寄存器的时钟信号输入端、所述第十寄存器的时钟信号输入端、所述第十一寄存器的时钟信号输入端、所述第十二寄存器的时钟信号输入端和所述第十三寄存器的时钟信号输入端接收的第二时钟域的时钟信号相同。

基于上述实施例，作为本发明一种较优的实施例，如图9所示，本发明的第九实施例中所述第一选择模块具体包括：第九反相器、第十反相器、第九与门和第一选择器；其中，所述第九反相器的输入端作为所述第一选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十反相器的输入端作为所述第一选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第九反相器的输出端与所述第九与门的第一输入端连接，所述第十反相器的输出端与所述第九与门的第二输入端连接，第九与门的输出端与所述第一选择器的第二输入端连接，第一选择器的第三输入端接收外部输入的低控制信号，所述第一选择器的输出端作为所述第一选择模块的输出端与所述第二选择模块的第一输入端连接。

具体地，当所述第九与门的输出信号为高电平时，选择低控制信号作为第一选择器输出的第一选择处理后的同步信号；相反地，当所述第九与门的输出信号为低电平时，选择第十三寄存器输出的第二时钟域同步信号作为第一选择器输出的第一选择处理后的同步信号。

基于上述实施例，作为本发明一种较优的实施例，如图10所示，本发明的第十实施例中所述第二选择模块具体包括：第十与门和第二选择器；其中，所述第十与门的第一输入端作为所述第二选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十与门的第二输入端作为所述第二选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第十与门的输出端与所述第二选择器的第二输入端连接，所述第二选择器的第一输入端作为所述第二选择模块的第一输入端与所述第一模块的第一选择器的输出端连接，所述第二选择器的第三输入端接收外部输入的高控制信号，所述第二选择器的输出端作为所述第二选择模块的输出端与所述第十三寄存器的第一输入端连接。

具体地，当所述第十与门的输出信号为高电平时，选择高控制信号作为第二选择器输出的第二选择处理后的同步信号；相反地，当所述第十与门的输出信号为低电平时，选择第一选择器输出的第一选择处理后的同步信号作为第二选择器输出的第二选择处理后的同步信号。

需要说明的是，所述第一寄存器、所述第四寄存器、所述第七寄存器和所述第十寄存器的复位值为高电平；所述第二寄存器、所述第三寄存器、所述第五寄存器、所述第六寄存器、所述第八寄存器、所述第九寄存器、所述第十一寄存器和所述第十二寄存器的复位值为低电平。

基于上述实施例，作为本发明一种较优的实施例，本发明的第十一实施例中提供一种跨时钟域信号同步电路，图11所示为电路中各个信号波形变化，图11中aclk为第一时钟域的时钟信号波形变化，bclk为第二时钟域的时钟信号波形变化，signal_in是指外部输入至高电平脉冲同步模块和低电平脉冲同步模块中的同步信号的波形变化，signal_pos是指高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号的波形变化，signal_neg是指低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号的波形变化，signal_out是指脉冲检测模块输出的第二时钟域的连续脉冲信号。如图11可知，当高电平脉冲同步模块输出的单脉冲高电平同步信号的电平状态与低电平脉冲同步模块输出的单脉冲低电平同步信号的电平状态同时为高电平状态时，则将脉冲检测模块输出的连续脉冲信号的电平状态拉高为高电平状态，相反地，当高电平脉冲同步模块输出的单脉冲高电平同步信号的电平状态与低电平脉冲同步模块输出的单脉冲低电平同步信号的电平状态同时为低电平状态时，则将脉冲检测模块输出的连续脉冲先后的电平状态拉低为低电平状态。更多地，当高电平脉冲同步模块输出的单脉冲高电平同步信号的电平状态与低电平脉冲同步模块输出的单脉冲低电平同步信号的电平状态不相同时，则脉冲检测模块输出的连续脉冲信号的电平状态保持不变。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种跨时钟域信号同步电路，其特征在于，所述跨时钟域信号同步电路具体包括：

高电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；

低电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；

脉冲检测模块，分别与高电平脉冲同步模块和低电平脉冲同步模块连接，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；

其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。

2.根据权利要求1所述的跨时钟域信号同步电路，其特征在于，所述高电平脉冲同步模块具体包括：单脉冲高电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；

单脉冲高电平信号补偿模块，用于输出对异常单脉冲高电平同步信号补偿修正的第一补偿修正信号；

第一与门，用于对单脉冲高电平同步信号结合第一补偿修正信号进行与逻辑选择，输出正常的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；

其中，所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接，所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端作为所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接。

3.根据权利要求2所述的跨时钟域信号同步电路，其特征在于，所述单脉冲高电平信号同步模块具体包括：第二与门、第三与门、第一寄存器、第二寄存器、第三寄存器、第一反相器和第二反相器；其中，所述第一反相器的输入端作为所述单脉冲高电平信号同步模块的输入端，用于接收外部输入的第一时钟域的同步信号；所述第一反相器的输出端与所述第二与门的第一输入端连接，所述第二与门的输出端与所述第一寄存器的复位信号输入端连接，所述第一寄存器的输出端与所述第二寄存器的第一输入端连接，所述第二寄存器的输出端与所述第三寄存器的第一输入端连接，所述第二寄存器的输出端还与所述第三与门的第二输入端连接，所述第三寄存器的输出端与第二反相器的输入端连接，所述第二反相器的输出端作为所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接。

4.根据权利要求2所述的跨时钟域信号同步电路，其特征在于，所述单脉冲高电平信号补偿模块具体包括：第四寄存器、第五寄存器、第六寄存器、第三反相器、第四与门和第四反相器；其中，所述第四寄存器的输出端与所述第五寄存器的第一输入端连接，所述第五寄存器的输出端与所述第六寄存器的第一输入端连接，所述第六寄存器人的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第四与门的第一输入端连接，所述第四与门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端作为所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接。

5.根据权利要求1所述的跨时钟域信号同步电路，其特征在于，所述低电平脉冲同步模块具体包括：

单脉冲低电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；

单脉冲低电平信号补偿模块，用于输出对异常单脉冲低电平信号补偿修正的第二补偿修正信号；

第五与门，分别与单脉冲低电平信号同步模块和单脉冲低电平信号补偿模块连接，用于结合单脉冲低电平同步信号和第二补偿修正信号进行与逻辑选择，并输出与逻辑选择后的第二时钟域的单脉冲低电平同步信号；

第五反相器，用于将第五与门进行与逻辑选择后输出的第二时钟域的单脉冲低电平同步信号进行反相处理，输出正常的第二时钟域的单脉冲低电平同步信号；

其中，所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接，所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接，所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端作为所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接。

6.根据权利要求5所述的跨时钟域信号同步电路，其特征在于，所述单脉冲低电平信号同步模块具体包括：第六与门、第七与门、第七寄存器、第八寄存器、第九寄存器和第六反相器；其中，所述第六与门的第一输入端作为所述单脉冲低电平信号同步模块的输入端，用于接收外部输入的第一时钟域的信号；所述第六与门的输出端与所述第七寄存器的复位信号输入端连接，所述第七寄存器的输出端与所述第八寄存器的第一输入端连接，所述第八寄存器的输出端与所述第九寄存器的第一输入端连接，所述第八寄存器的输出端还与所述第七与门的第二输入端连接，所述第九寄存器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七与门的第一输入端连接，所述第七与门的输出端作为所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接。

7.根据权利要求6所述的跨时钟域信号同步电路，其特征在于，所述单脉冲低电平信号补偿模块具体包括：第十寄存器、第十一寄存器、第十二寄存器、第七反相器、第八反相器和第八与门；其中，所述第十寄存器的输出端与所述第十一寄存器的第一输入端连接，所述第十一寄存器的输出端与所述第十二寄存器的输入端连接，所述第十二寄存器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八与门的第一输入端连接，所述第十一寄存器的输出端还与所述第八与门的第二输入端连接，所述第八与门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端作为所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接。

8.根据权利要求1所述的跨时钟域信号同步电路，其特征在于，所述脉冲检测模块具体包括：

第一选择模块，分别与第二选择模块和第十三寄存器连接，用于接收并根据所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号输出第一选择处理后的脉冲同步信号至第二选择模块；

第二选择模块，分别与第一选择模块和第十三寄存器连接，用于接收第一选择模块传输至的第一选择处理后的同步信号、所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号，输出第二选择处理后的脉冲同步信号至第十三寄存器；

第十三寄存器，分别与第一选择模块和第二选择模块连接，用于输出第二时钟域的连续脉冲信号；

其中，所述第一选择模块的输出端与所述第二选择模块的第一输入端连接，第二选择模块的输出端与所述第十三寄存器的第一输入端连接，所述第十三寄存器的输出端与所述第一选择模块的第一输入端连接。

9.根据权利要求8所述的跨时钟域信号同步电路，其特征在于，所述第一选择模块具体包括：第九反相器、第十反相器、第九与门和第一选择器；其中，所述第九反相器的输入端作为所述第一选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十反相器的输入端作为所述第一选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第九反相器的输出端与所述第九与门的第一输入端连接，所述第十反相器的输出端与所述第九与门的第二输入端连接，第九与门的输出端与所述第一选择器的第二输入端连接，所述第一选择器的输出端作为所述第一选择模块的输出端与所述第二选择模块的第一输入端连接。

10.根据权利要求9所述的跨时钟域信号同步电路，其特征在于，所述第二选择模块具体包括：第十与门和第二选择器；其中，所述第十与门的第一输入端作为所述第二选择模块的第二输入端与所述高电平脉冲同步模块的输出端连接，所述第十与门的第二输入端作为所述第二选择模块的第三输入端与所述低电平脉冲同步模块的输出端连接，所述第十与门的输出端与所述第二选择器的第二输入端连接，所述第二选择器的第一输入端作为所述第二选择模块的第一输入端与所述第一模块的第一选择器的输出端连接，所述第二选择器的输出端作为所述第二选择模块的输出端与所述第十三寄存器的第一输入端连接。

11.根据权利要求1至10所述的跨时钟域信号同步电路，其特征在于，所述第二与门的第二输入端、所述第六与门的第二输入端、所述第二寄存器的复位信号输入端、所述第三寄存器的复位信号输入端、所述第四寄存器的复位信号输入端、所述第五寄存器的复位信号输入端、所述第六寄存器的复位信号输入端、所述第八寄存器的复位信号输入端、所述第九寄存器的复位信号输入端、所述第十寄存器的复位信号输入端、所述第十一寄存器的复位信号输入端、所述第十二寄存器的复位信号输入端和所述第十三寄存器的复位信号输入端分别用于接收外部输入的反相复位信号。

12.根据权利要求11所述的跨时钟域信号同步电路，其特征在于，所述第二寄存器的时钟信号输入端、所述第三寄存器的时钟信号输入端、所述第四寄存器的时钟信号输入端、所述第五寄存器的时钟信号输入端、所述第六寄存器的时钟信号输入端、所述第八寄存器的时钟信号输入端、所述第九寄存器的时钟信号输入端、所述第十寄存器的时钟信号输入端、所述第十一寄存器的时钟信号输入端、所述第十二寄存器的时钟信号输入端和所述第十三寄存器的时钟信号输入端分别用于接收外部输入的第二时钟域的时钟信号。

13.根据权利要求12所述的跨时钟域信号同步电路，其特征在于，所述第一寄存器的第一输入端、所述第四寄存器的第一输入端、所述第七寄存器的第一输入端、所述第十寄存器的第一输入端和第一选择器的第三输入端分别接收外部输入的低控制信号；所述第二选择器的第三输入端接收外部输入的高控制信号。

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