JPH07288779A - レート変換装置 - Google Patents
レート変換装置Info
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- JPH07288779A JPH07288779A JP6076736A JP7673694A JPH07288779A JP H07288779 A JPH07288779 A JP H07288779A JP 6076736 A JP6076736 A JP 6076736A JP 7673694 A JP7673694 A JP 7673694A JP H07288779 A JPH07288779 A JP H07288779A
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Abstract
(57)【要約】
【目的】 回路規模が小さく、動作が安定したレート変
換装置を提供する。 【構成】 第1のフリップフロップ回路5は、入力デー
タ列を第1のクロックCK1の立上りでラッチして、選択
回路17に出力する。第2のフリップフロップ回路7は、
入力データ列を第1のクロックCK1 を位相反転したクロ
ックの立上りでラッチして、選択回路17に出力する。フ
リップフロップ回路を順次接続したシフトレジスタ15
は、データ入力端子に入力される第1のクロックCK1
と、クロック入力端子に入力される第2のクロックCK2
を位相反転したクロックより、一定時間遅延した選択信
号を生成し選択回路17に供給する。選択回路17は、第1
と第2のフリップフロップ回路5,7の出力データを交
互に選択し、第3のフリップフロップ回路19のデータ入
力端子に供給する。第3のフリップフロップ回路19は、
入力データを第2のクロックCK2 の立上りでラッチし
て、出力端子21に出力する。
換装置を提供する。 【構成】 第1のフリップフロップ回路5は、入力デー
タ列を第1のクロックCK1の立上りでラッチして、選択
回路17に出力する。第2のフリップフロップ回路7は、
入力データ列を第1のクロックCK1 を位相反転したクロ
ックの立上りでラッチして、選択回路17に出力する。フ
リップフロップ回路を順次接続したシフトレジスタ15
は、データ入力端子に入力される第1のクロックCK1
と、クロック入力端子に入力される第2のクロックCK2
を位相反転したクロックより、一定時間遅延した選択信
号を生成し選択回路17に供給する。選択回路17は、第1
と第2のフリップフロップ回路5,7の出力データを交
互に選択し、第3のフリップフロップ回路19のデータ入
力端子に供給する。第3のフリップフロップ回路19は、
入力データを第2のクロックCK2 の立上りでラッチし
て、出力端子21に出力する。
Description
【0001】
【産業上の利用分野】この発明は、例えばデジタルカメ
ラ,デジタルTV及びデジタルVTRのように、周波数
の異なる2種類のクロックを用いる装置に利用されるレ
ート変換装置に関する。
ラ,デジタルTV及びデジタルVTRのように、周波数
の異なる2種類のクロックを用いる装置に利用されるレ
ート変換装置に関する。
【0002】
【従来の技術】例えば2つの固体撮像素子間において、
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のn倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部(カメラ、テレビ、VTR等に内蔵され
る)においてレート変換装置が必要となる。
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のn倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部(カメラ、テレビ、VTR等に内蔵され
る)においてレート変換装置が必要となる。
【0003】図8は従来のデジタルテレビやデジタルV
TRに使用されているレート変換装置であり、図9はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、2つのクロックにおける第1の周
波数f1と第2の周波数f2が極めて近接しており、か
つf1もしくはf2が不安定な場合が多い(つまりf1
≧f2にもf1<f2にもなりやすい)。この場合のレ
ート変換装置では、クロックCK1とCK2の位相比較
が必要不可欠である。また、f1とf2が明らかに異な
る場合にも、CK1(もしくはCK2)を逓信して用い
るレート変換装置では逓信回路の安定化に難がある。
TRに使用されているレート変換装置であり、図9はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、2つのクロックにおける第1の周
波数f1と第2の周波数f2が極めて近接しており、か
つf1もしくはf2が不安定な場合が多い(つまりf1
≧f2にもf1<f2にもなりやすい)。この場合のレ
ート変換装置では、クロックCK1とCK2の位相比較
が必要不可欠である。また、f1とf2が明らかに異な
る場合にも、CK1(もしくはCK2)を逓信して用い
るレート変換装置では逓信回路の安定化に難がある。
【0004】以下、クロック逓信回路を用いたレート変
換装置の例を説明する。
換装置の例を説明する。
【0005】図8において、104,105,107,
112,113,114は、すべてDタイプフリップフ
ロップ回路であり、クロックの立上りでデータを読取り
ホールドする。101はデータ入力端子であり、102
は第1のクロックCK1(周波数f1)の入力端子、1
03は第2のクロックCK2(周波数f2)の入力端子
である。また、回路の各部には、図9に示す信号波形に
示した(a)〜(l)と同一符号(a)〜(l)を示し
ている。またデータ入力としては、データA〜Hの例を
示している。入力端子101から供給されるデータ列
は、入力端子102から供給される第1のクロックCK
1(図9(a))の立上りでフリップフロップ回路10
4にラッチされる。フリップフロップ回路104の出力
データ(図9(b))は、フリップフロップ回路10
5,107のデータ入力部に供給される。フリップフロ
ップ回路105は、図9(b)のデータ列を、入力端子
103から供給される第2のクロックCK2(図9
(c))によりラッチして出力する(図9(d))。図
9(d)の斜線部分のデータは、データの変化点を取り
込むのでデータが不定になることを示している。第2の
クロック(図9(c))は、インバータ106により反
転された形(図9(e))で、フリップフロップ回路1
07に供給されている。このクロックによりデータを取
り込むと、フリップフロップ回路107の出力は、図9
(f)に示すようになる。
112,113,114は、すべてDタイプフリップフ
ロップ回路であり、クロックの立上りでデータを読取り
ホールドする。101はデータ入力端子であり、102
は第1のクロックCK1(周波数f1)の入力端子、1
03は第2のクロックCK2(周波数f2)の入力端子
である。また、回路の各部には、図9に示す信号波形に
示した(a)〜(l)と同一符号(a)〜(l)を示し
ている。またデータ入力としては、データA〜Hの例を
示している。入力端子101から供給されるデータ列
は、入力端子102から供給される第1のクロックCK
1(図9(a))の立上りでフリップフロップ回路10
4にラッチされる。フリップフロップ回路104の出力
データ(図9(b))は、フリップフロップ回路10
5,107のデータ入力部に供給される。フリップフロ
ップ回路105は、図9(b)のデータ列を、入力端子
103から供給される第2のクロックCK2(図9
(c))によりラッチして出力する(図9(d))。図
9(d)の斜線部分のデータは、データの変化点を取り
込むのでデータが不定になることを示している。第2の
クロック(図9(c))は、インバータ106により反
転された形(図9(e))で、フリップフロップ回路1
07に供給されている。このクロックによりデータを取
り込むと、フリップフロップ回路107の出力は、図9
(f)に示すようになる。
【0006】ここで、フリップフロップ回路107の出
力データ(図9(f))とフリップフロップ回路105
の出力データ(図9(d))とは、イクスクルーシブオ
ア回路111に供給されている。イクスクルーシブオア
回路111は、両入力データを比較し一致する期間は、
ハイレベル(以下“H”と記す)を出力し、不一致であ
る期間はローレベル(以下“L”と記す)を出力する
(図9(g))。
力データ(図9(f))とフリップフロップ回路105
の出力データ(図9(d))とは、イクスクルーシブオ
ア回路111に供給されている。イクスクルーシブオア
回路111は、両入力データを比較し一致する期間は、
ハイレベル(以下“H”と記す)を出力し、不一致であ
る期間はローレベル(以下“L”と記す)を出力する
(図9(g))。
【0007】一方、入力端子103のクロックCK2
は、遅延回路108とイクスクルーシブオア回路109
の一方端に入力される。イクスクルーシブオア回路10
9の他方端には遅延回路108の出力が供給されてい
る。遅延回路108とイクスクルーシブオア回路109
は、逓信回路を構成しており、イクスクルーシブオア回
路109の出力には、図9(i)に示すような逓信され
たクロックが得られる。このクロックは、フリップフロ
ップ回路112に供給される。
は、遅延回路108とイクスクルーシブオア回路109
の一方端に入力される。イクスクルーシブオア回路10
9の他方端には遅延回路108の出力が供給されてい
る。遅延回路108とイクスクルーシブオア回路109
は、逓信回路を構成しており、イクスクルーシブオア回
路109の出力には、図9(i)に示すような逓信され
たクロックが得られる。このクロックは、フリップフロ
ップ回路112に供給される。
【0008】フリップフロップ回路112のデータ入力
端には、常にハイレベル“H”が与えられている。さら
にこのフリップフロップ回路112のクリア端子には、
先のイクスクルーシブオア回路111の出力(図9
(g))が供給されている。フリップフロップ回路11
2は、クリア端子に“L”が入力すると強制的にその出
力を“L”にする。この結果、フリップフロップ回路1
12の出力(図9(j))は、(g)がハイレベルの期
間のみ、(i)により“H”をラッチし、(g)が
“L”に変わると出力は“L”となる。このフリップフ
ロップ回路112の出力は、フリップフロップ回路11
3のクロック入力となる。フリップフロップ回路113
のデータ入力端には、フリップフロップ回路107の出
力(図9(f))が供給されている。これにより、フリ
ップフロップ回路113からは、図9(k)に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路114に入力される。このフリップフロップ回路11
4のクロックとしては、先の第2のクロックCK2が用
いられているので、結局、図9(l)に示すように、一
定のデータ長で、レート変換されたデータA〜Hを得る
ことができる。
端には、常にハイレベル“H”が与えられている。さら
にこのフリップフロップ回路112のクリア端子には、
先のイクスクルーシブオア回路111の出力(図9
(g))が供給されている。フリップフロップ回路11
2は、クリア端子に“L”が入力すると強制的にその出
力を“L”にする。この結果、フリップフロップ回路1
12の出力(図9(j))は、(g)がハイレベルの期
間のみ、(i)により“H”をラッチし、(g)が
“L”に変わると出力は“L”となる。このフリップフ
ロップ回路112の出力は、フリップフロップ回路11
3のクロック入力となる。フリップフロップ回路113
のデータ入力端には、フリップフロップ回路107の出
力(図9(f))が供給されている。これにより、フリ
ップフロップ回路113からは、図9(k)に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路114に入力される。このフリップフロップ回路11
4のクロックとしては、先の第2のクロックCK2が用
いられているので、結局、図9(l)に示すように、一
定のデータ長で、レート変換されたデータA〜Hを得る
ことができる。
【0009】上記したレート変換装置の問題点を説明す
る。
る。
【0010】遅延回路108、イクスクルーシブオア回
路109、フリップフロップ回路112のクロック系統
は、遅延時間による問題がある。即ち、フリップフロッ
プ回路113で用いるクロック(j)は、クロックCK
2を逓信し、比較結果(g)によりフリップフロップ回
路112をクリアすることにより作成している。このた
めに、クロック(j)は、遅延回路108の遅延時間、
イクスクルーシブオア回路109の伝搬時間、フリップ
フロップ回路112の伝搬時間の和分だけクロックCK
2よりも遅れている。さらにフリップフロップ回路11
3の伝搬時間も考えると、フリップフロップ回路114
において不定データを出さないようにするには、伝搬時
間、遅延時間等の時間遅れを十分に考慮する必要が生じ
る。逆に、2逓信によりH/Lレベルの期間がはっきり
した波形を得るためには、遅延回路108の遅延量があ
る程度必要となる。このため、上記の装置は、設計の際
に精密な設定が必要である。また、IC化する場合に
は、ゲートに与える電源電圧、温度が遅延時間変動の要
因となるので、安定動作を常に保障する場合にはレイア
ウト上の制限等も必要である。
路109、フリップフロップ回路112のクロック系統
は、遅延時間による問題がある。即ち、フリップフロッ
プ回路113で用いるクロック(j)は、クロックCK
2を逓信し、比較結果(g)によりフリップフロップ回
路112をクリアすることにより作成している。このた
めに、クロック(j)は、遅延回路108の遅延時間、
イクスクルーシブオア回路109の伝搬時間、フリップ
フロップ回路112の伝搬時間の和分だけクロックCK
2よりも遅れている。さらにフリップフロップ回路11
3の伝搬時間も考えると、フリップフロップ回路114
において不定データを出さないようにするには、伝搬時
間、遅延時間等の時間遅れを十分に考慮する必要が生じ
る。逆に、2逓信によりH/Lレベルの期間がはっきり
した波形を得るためには、遅延回路108の遅延量があ
る程度必要となる。このため、上記の装置は、設計の際
に精密な設定が必要である。また、IC化する場合に
は、ゲートに与える電源電圧、温度が遅延時間変動の要
因となるので、安定動作を常に保障する場合にはレイア
ウト上の制限等も必要である。
【0011】
【発明が解決しようとする課題】クロック位相を比較し
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓信を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓信を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。
【0012】そこで本発明は、回路規模が小さくて済
み、逓信回路が不要であるために動作が安定したレート
変換装置を提供することを目的とする。
み、逓信回路が不要であるために動作が安定したレート
変換装置を提供することを目的とする。
【0013】また、本発明は、遅延素子を必要としない
レート変換装置を提供することを目的とする。
レート変換装置を提供することを目的とする。
【0014】更に本発明は、入力信号の間引き及び2重
読み出しを行わず、滑らかな出力信号を得るレート変換
装置を提供することを目的とする。
読み出しを行わず、滑らかな出力信号を得るレート変換
装置を提供することを目的とする。
【0015】
(第1の構成例)入力端子に入力データが供給され、ク
ロック入力端子に任意の周波数f1の第1のクロックC
K1が供給され、この第1のクロックCK1の1周期毎
に確定されたデータ出力を得る第1のフリップフロップ
手段と、入力端子に前記入力データが供給され、クロッ
ク入力端子に前記第1のクロックCK1を第1インバー
タ手段で位相反転したクロックが供給され、この位相反
転されたクロックの1周期毎に確定されたデータ出力を
得る第2のフリップフロップ手段と、入力端子に前記第
1のクロックCK1が供給され、クロック入力端子に任
意の周波数f2の第2のクロックCK2を第2のインバ
ータ手段で位相反転したクロックが供給され、所定時間
遅延した選択信号を生成するシフトレジスタ手段と、前
記第1及び第2のフリップフロップ手段からの出力デー
タが供給され、これら出力データを前記シフトレジスタ
手段からの前記選択信号に基づき交互に選択する選択手
段と、入力端子に前記選択手段からの出力データが供給
され、クロック入力端子に前記第2のクロックCK2が
供給され、この第2のクロックCK2の1周期毎に確定
されたデータ出力を得る第3のフリップフロップ手段と
を具備する。
ロック入力端子に任意の周波数f1の第1のクロックC
K1が供給され、この第1のクロックCK1の1周期毎
に確定されたデータ出力を得る第1のフリップフロップ
手段と、入力端子に前記入力データが供給され、クロッ
ク入力端子に前記第1のクロックCK1を第1インバー
タ手段で位相反転したクロックが供給され、この位相反
転されたクロックの1周期毎に確定されたデータ出力を
得る第2のフリップフロップ手段と、入力端子に前記第
1のクロックCK1が供給され、クロック入力端子に任
意の周波数f2の第2のクロックCK2を第2のインバ
ータ手段で位相反転したクロックが供給され、所定時間
遅延した選択信号を生成するシフトレジスタ手段と、前
記第1及び第2のフリップフロップ手段からの出力デー
タが供給され、これら出力データを前記シフトレジスタ
手段からの前記選択信号に基づき交互に選択する選択手
段と、入力端子に前記選択手段からの出力データが供給
され、クロック入力端子に前記第2のクロックCK2が
供給され、この第2のクロックCK2の1周期毎に確定
されたデータ出力を得る第3のフリップフロップ手段と
を具備する。
【0016】(第2の構成例)入力端子に入力データが
供給され、動作タイミングとして任意の周波数f1の第
1のクロックCK1が供給されるローパスフィルタ手段
と、入力端子に入力データが供給され、動作タイミング
として前記第1のクロックCK1を第1のインバータ手
段で位相反転したクロックが供給され、近接入力データ
間の補間演算処理を行う補間演算処理手段と、入力端子
に前記第1のクロックCK1が供給され、クロック入力
端子に任意の周波数f2の第2のクロックCK2を第2
のインバータ手段で位相反転したクロックが供給され、
所定時間遅延した選択信号を生成するシフトレジスタ手
段と、前記ローパスフィルタ手段と前記補間演算処理手
段からの出力データが供給され、これら出力データを前
記シフトレジスタ手段からの前記選択信号に基づき交互
に選択する選択手段と、入力端子に前記選択手段からの
出力データが供給され、動作タイミングとして前記第2
のクロックCK2が供給され、前記選択手段からの出力
データを補正する信号処理手段とを具備する。
供給され、動作タイミングとして任意の周波数f1の第
1のクロックCK1が供給されるローパスフィルタ手段
と、入力端子に入力データが供給され、動作タイミング
として前記第1のクロックCK1を第1のインバータ手
段で位相反転したクロックが供給され、近接入力データ
間の補間演算処理を行う補間演算処理手段と、入力端子
に前記第1のクロックCK1が供給され、クロック入力
端子に任意の周波数f2の第2のクロックCK2を第2
のインバータ手段で位相反転したクロックが供給され、
所定時間遅延した選択信号を生成するシフトレジスタ手
段と、前記ローパスフィルタ手段と前記補間演算処理手
段からの出力データが供給され、これら出力データを前
記シフトレジスタ手段からの前記選択信号に基づき交互
に選択する選択手段と、入力端子に前記選択手段からの
出力データが供給され、動作タイミングとして前記第2
のクロックCK2が供給され、前記選択手段からの出力
データを補正する信号処理手段とを具備する。
【0017】(第3の構成例)入力端子に入力データが
供給され、動作タイミングとして任意の周波数f1の第
1のクロックCK1が供給されるローパスフィルタ手段
と、それぞれの入力端子に入力データが供給され、動作
タイミングとしてそれぞれ前記第1のクロックCK1を
第1のインバータ手段で位相反転したクロックが供給さ
れ、それぞれ近接入力データの異なった補間演算処理を
行う第1,第2及び第3の補間演算処理手段と、入力端
子に前記第1のクロックCK1が供給され、クロック入
力端子に任意の周波数f2の第2のクロックCK2を第
2のインバータ手段で位相反転したクロックが供給さ
れ、第1,第2及び第3の遅延時間を有する第1,第2
及び第3の選択信号を生成するシフトレジスタ手段と、
前記第1,第2及び第3の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第1と第3の選択信号に基づいて順
次選択する第1の選択手段と、前記ローパスフィルタ手
段と前記第1の選択手段からの出力データが供給され、
これら出力データを前記シフトレジスタからの前記第2
の選択信号に基づいて交互に選択する第2の選択手段
と、入力端子に前記第2の選択手段からの出力データが
供給され、動作タイミングとして前記第2のクロックC
K2が供給され、前記第2の選択手段からの出力データ
を補正する信号処理手段とを具備し、前記第2の遅延時
間は第1と第3の遅延時間の間に位置する。
供給され、動作タイミングとして任意の周波数f1の第
1のクロックCK1が供給されるローパスフィルタ手段
と、それぞれの入力端子に入力データが供給され、動作
タイミングとしてそれぞれ前記第1のクロックCK1を
第1のインバータ手段で位相反転したクロックが供給さ
れ、それぞれ近接入力データの異なった補間演算処理を
行う第1,第2及び第3の補間演算処理手段と、入力端
子に前記第1のクロックCK1が供給され、クロック入
力端子に任意の周波数f2の第2のクロックCK2を第
2のインバータ手段で位相反転したクロックが供給さ
れ、第1,第2及び第3の遅延時間を有する第1,第2
及び第3の選択信号を生成するシフトレジスタ手段と、
前記第1,第2及び第3の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第1と第3の選択信号に基づいて順
次選択する第1の選択手段と、前記ローパスフィルタ手
段と前記第1の選択手段からの出力データが供給され、
これら出力データを前記シフトレジスタからの前記第2
の選択信号に基づいて交互に選択する第2の選択手段
と、入力端子に前記第2の選択手段からの出力データが
供給され、動作タイミングとして前記第2のクロックC
K2が供給され、前記第2の選択手段からの出力データ
を補正する信号処理手段とを具備し、前記第2の遅延時
間は第1と第3の遅延時間の間に位置する。
【0018】
(第1の構成例)前記第1のフリップフロップ手段は、
前記入力データを前記第1のクロックCK1の1周期毎
に確定して出力し、この出力データを前記選択手段に供
給する。前記第2のフリップフロップ手段は、前記入力
データを前記第1のクロックCK1を位相反転したクロ
ックの1周期毎に確定して出力し、この出力データを前
記選択手段に供給する。
前記入力データを前記第1のクロックCK1の1周期毎
に確定して出力し、この出力データを前記選択手段に供
給する。前記第2のフリップフロップ手段は、前記入力
データを前記第1のクロックCK1を位相反転したクロ
ックの1周期毎に確定して出力し、この出力データを前
記選択手段に供給する。
【0019】前記シフトレジスタ手段は、入力端子に供
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
【0020】前記選択手段は、前記選択信号に基づき、
第1と第2のフリップフロップ手段からの出力を交互に
選択する。
第1と第2のフリップフロップ手段からの出力を交互に
選択する。
【0021】前記第3のフリップフロップ手段は、前記
選択手段からの出力データを前記第2のクロックCK2
の1周期毎に確定して出力する。
選択手段からの出力データを前記第2のクロックCK2
の1周期毎に確定して出力する。
【0022】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、遅延手段としてシフトレジスタを
使用すれば足りる。
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、遅延手段としてシフトレジスタを
使用すれば足りる。
【0023】(第2の構成例)前記補間演算処理手段
は、前記第1のクロックCK1を位相反転したクロック
のタイミングで動作し、近接入力データ間の補間演算処
理を行い、その演算処理データを前記選択手段に供給す
る。前記ローパスフィルタ手段は、前記第1のクロック
CK1のタイミングで動作し、入力データを前記補間演
算処理手段の周波数帯域に合わせて、前記選択信号に供
給する。
は、前記第1のクロックCK1を位相反転したクロック
のタイミングで動作し、近接入力データ間の補間演算処
理を行い、その演算処理データを前記選択手段に供給す
る。前記ローパスフィルタ手段は、前記第1のクロック
CK1のタイミングで動作し、入力データを前記補間演
算処理手段の周波数帯域に合わせて、前記選択信号に供
給する。
【0024】前記シフトレジスタ手段は、入力端子に供
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
【0025】前記選択手段は、前記選択信号に基づき、
前記ローパスフィルタ手段と前記補間演算処理手段から
の出力を交互に選択する。
前記ローパスフィルタ手段と前記補間演算処理手段から
の出力を交互に選択する。
【0026】前記信号処理手段は、前記第2のクロック
CK2のタイミングで動作し、前記ローパスフィルタ手
段と前記補間演算処理手段で減衰した分を補正して出力
する。
CK2のタイミングで動作し、前記ローパスフィルタ手
段と前記補間演算処理手段で減衰した分を補正して出力
する。
【0027】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、入力信号を間引いたり、2重読み
出しを行わず、前記ローパスフィルタ手段と前記補間演
算処理手段からの出力データを選択して出力するので、
滑らかな信号が得られる。更に、遅延手段としてシフト
レジスタを使用すれば足りる。
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、入力信号を間引いたり、2重読み
出しを行わず、前記ローパスフィルタ手段と前記補間演
算処理手段からの出力データを選択して出力するので、
滑らかな信号が得られる。更に、遅延手段としてシフト
レジスタを使用すれば足りる。
【0028】(第3の構成例)前記第1,第2及び第3
の補間演算処理手段は、それぞれ前記第1のクロックC
K1を位相反転したクロックのタイミングで動作し、近
接入力データの異なった補間演算処理を行い、それら補
間演算処理データを前記第1の選択手段に供給する。
の補間演算処理手段は、それぞれ前記第1のクロックC
K1を位相反転したクロックのタイミングで動作し、近
接入力データの異なった補間演算処理を行い、それら補
間演算処理データを前記第1の選択手段に供給する。
【0029】前記シフトレジスタ手段は、入力端子に供
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから第1,第2及び第3の遅延時間を有する
第1,第2及び第3の選択信号を生成する。
給される前記第1のクロックCK1と、クロック入力端
子に供給される前記第2のクロックCK2を位相反転し
たクロックから第1,第2及び第3の遅延時間を有する
第1,第2及び第3の選択信号を生成する。
【0030】前記第1の選択手段は、前記第1と第3の
選択信号に基づき、前記第1,第2及び第3の補間演算
処理手段からの出力データを順次選択して、前記第2の
選択手段に供給する。
選択信号に基づき、前記第1,第2及び第3の補間演算
処理手段からの出力データを順次選択して、前記第2の
選択手段に供給する。
【0031】前記ローパスフィルタ手段は、前記第1の
クロックCK1のタイミングで動作し、入力データを前
記第1,第2及び第3の補間演算処理手段の周波数帯域
に合わせて、前記第2の選択手段に供給する。
クロックCK1のタイミングで動作し、入力データを前
記第1,第2及び第3の補間演算処理手段の周波数帯域
に合わせて、前記第2の選択手段に供給する。
【0032】前記第2の選択手段は、前記第2の選択信
号に基づき、前記ローパスフィルタ手段と前記第1の選
択手段からの出力を交互に選択する。
号に基づき、前記ローパスフィルタ手段と前記第1の選
択手段からの出力を交互に選択する。
【0033】前記信号処理手段は、前記ローパスフィル
タ手段と第1,第2及び第3の補間演算処理手段で減衰
した分を補正して出力する。
タ手段と第1,第2及び第3の補間演算処理手段で減衰
した分を補正して出力する。
【0034】この第3の構成例は、第2の構成例と比べ
一層滑らかな信号が得られる。
一層滑らかな信号が得られる。
【0035】
【実施例】図1は、本発明のレート変換装置の第1の実
施例を示す。図2は、図1の回路の各部の信号波形を示
し、同図(a)乃至(l)は、図1に示した信号(a)
乃至(l)に対応する。この実施例は、1ビットのレー
ト変換装置を示している。5,7,19は、Dタイプフ
リップフロップ回路である。また、15は、Dタイプフ
リップフロップ回路151 ,152 ,…,15n を順次
接続して構成されるシフトレジスタである。
施例を示す。図2は、図1の回路の各部の信号波形を示
し、同図(a)乃至(l)は、図1に示した信号(a)
乃至(l)に対応する。この実施例は、1ビットのレー
ト変換装置を示している。5,7,19は、Dタイプフ
リップフロップ回路である。また、15は、Dタイプフ
リップフロップ回路151 ,152 ,…,15n を順次
接続して構成されるシフトレジスタである。
【0036】入力端子1に入力データ列A乃至N(図2
(a))が供給され、入力端子3に周波数f1の第1の
クロックCK1(図2(b))が供給される。入力デー
タ列A乃至Nは、第1のフリップフロップ回路5におい
て、第1のクロックCK1の立上りでラッチされて出力
される(図2(d))。この出力データは、選択回路1
7の一方の入力端子に供給される。
(a))が供給され、入力端子3に周波数f1の第1の
クロックCK1(図2(b))が供給される。入力デー
タ列A乃至Nは、第1のフリップフロップ回路5におい
て、第1のクロックCK1の立上りでラッチされて出力
される(図2(d))。この出力データは、選択回路1
7の一方の入力端子に供給される。
【0037】更に入力データ列A乃至N(図2(a))
は、第2のフリップフロップ回路7の入力端子に供給さ
れる。そして、この第2のフリップフロップ回路7のク
ロック入力端子には、第1のクロックCK1を第1のイ
ンバータ回路9で位相反転したクロック(図2(c))
が供給される。これにより、入力データ列A乃至Nは、
第2のフリップフロップ回路7において、第1のクロッ
クCK1を位相反転したクロックの立上りでラッチされ
て出力される(図2(e))。この出力データは、選択
回路17の他方の入力端子に供給されている。第1と第
2のフリップフロップ回路5,7のデータ出力は、18
0°位相のずれた信号となる。
は、第2のフリップフロップ回路7の入力端子に供給さ
れる。そして、この第2のフリップフロップ回路7のク
ロック入力端子には、第1のクロックCK1を第1のイ
ンバータ回路9で位相反転したクロック(図2(c))
が供給される。これにより、入力データ列A乃至Nは、
第2のフリップフロップ回路7において、第1のクロッ
クCK1を位相反転したクロックの立上りでラッチされ
て出力される(図2(e))。この出力データは、選択
回路17の他方の入力端子に供給されている。第1と第
2のフリップフロップ回路5,7のデータ出力は、18
0°位相のずれた信号となる。
【0038】シフトレジスタ15の第1番目のフリップ
フロップ回路151 のデータ入力端子3には、第1のク
ロックCK1が供給されている。フリップフロップ回路
151 ,152 ,…,15n のクロック入力端子には、
周波数f2の第2のクロックCK2(図2(f))を第
2のインバータ回路13で位相反転したクロック(図2
(g))が供給される。
フロップ回路151 のデータ入力端子3には、第1のク
ロックCK1が供給されている。フリップフロップ回路
151 ,152 ,…,15n のクロック入力端子には、
周波数f2の第2のクロックCK2(図2(f))を第
2のインバータ回路13で位相反転したクロック(図2
(g))が供給される。
【0039】第1のクロックCK1と第2のクロックC
K2の位相反転したクロックの変化点の位相関係によ
り、シフトレジスタ15のフリップフロップ回路151
のデータ出力が不安定になる場合がある。これは、第2
のクロックCK2を位相反転したクロックの立上り時に
第1のクロックCK1が変化している場合である。よっ
て、フリップフロップ回路151 の出力波形は、図2
(h)のようになる。図2(h)の波形で、斜線を引い
た部分が不安定な箇所である。今図2(h)の波形が、
同図(i)になった場合を考える。図2(i)の波形
が、シフトレジスタ15によって遅延されるのでシフト
レジスタ15の最終段のフリップフロップ回路15n の
データ出力波形は、図2(j)となる。
K2の位相反転したクロックの変化点の位相関係によ
り、シフトレジスタ15のフリップフロップ回路151
のデータ出力が不安定になる場合がある。これは、第2
のクロックCK2を位相反転したクロックの立上り時に
第1のクロックCK1が変化している場合である。よっ
て、フリップフロップ回路151 の出力波形は、図2
(h)のようになる。図2(h)の波形で、斜線を引い
た部分が不安定な箇所である。今図2(h)の波形が、
同図(i)になった場合を考える。図2(i)の波形
が、シフトレジスタ15によって遅延されるのでシフト
レジスタ15の最終段のフリップフロップ回路15n の
データ出力波形は、図2(j)となる。
【0040】シフトレジスタ15の出力図2(j)は、
選択回路17の切換え選択信号となる。選択回路17
は、この切換え選択信号により、第1と第2のフリップ
フロップ回路5,7の出力データ(図2(d),図2
(e))を交互に選択して出力する(図2(k))。こ
の出力データは、第3のフリップフロップ回路19の入
力端子に供給される。第3のフリップフロップ回路19
のクロック入力端子に、第2のクロックCK2(図2
(f))が供給される。これにより、図2(k)の入力
データは、第3のフリップフロップ回路19において、
第2のクロックの立上りでラッチされて出力し(図2
(l))、出力端子21に供給される。
選択回路17の切換え選択信号となる。選択回路17
は、この切換え選択信号により、第1と第2のフリップ
フロップ回路5,7の出力データ(図2(d),図2
(e))を交互に選択して出力する(図2(k))。こ
の出力データは、第3のフリップフロップ回路19の入
力端子に供給される。第3のフリップフロップ回路19
のクロック入力端子に、第2のクロックCK2(図2
(f))が供給される。これにより、図2(k)の入力
データは、第3のフリップフロップ回路19において、
第2のクロックの立上りでラッチされて出力し(図2
(l))、出力端子21に供給される。
【0041】以上により、図2(l)は、第2のクロッ
クCK2のレートの信号となる。
クCK2のレートの信号となる。
【0042】次に、第3のフリップフロップ回路19か
ら出力される信号(図2(l))に、図2(h)の不安
定部分に基因する偽信号が含まれない理由と条件を以下
に説明する。
ら出力される信号(図2(l))に、図2(h)の不安
定部分に基因する偽信号が含まれない理由と条件を以下
に説明する。
【0043】まず選択回路19の切換え動作は、シフト
レジスタ15のデータ出力(図2(j))で行い、この
シフトレジスタ15は第2のクロックCK2の位相反転
したクロック(図2(g))で動作しているので、シフ
トレジスタの最終フリップフロップ回路15n の動作時
間と選択回路19の動作時間が短時間であれば、第3の
フリップフロップ回路19のデータ入力(図2(k))
は、第2のクロックCK2(図2(f))の立上り時に
安定している。
レジスタ15のデータ出力(図2(j))で行い、この
シフトレジスタ15は第2のクロックCK2の位相反転
したクロック(図2(g))で動作しているので、シフ
トレジスタの最終フリップフロップ回路15n の動作時
間と選択回路19の動作時間が短時間であれば、第3の
フリップフロップ回路19のデータ入力(図2(k))
は、第2のクロックCK2(図2(f))の立上り時に
安定している。
【0044】次に第1のクロックCK1(図2(b))
と第2のクロックCK2を位相反転したクロック(図2
(g))の関係であるが、第1のクロックCK1の変化
点で、第2のクロックCK2を位相反転したクロックの
立上りが存在すると、シフトレジスタ15のフリップフ
ロップ回路151 は不安定部分を有した出力を発生する
(図2(h))。この不安定部分は、第1のクロックC
K1と第2のクロックCK2の位相反転したクロックが
安定している場合、周期的に存在する。またフリップフ
ロップ回路151 のデータ出力は、ハイレベル期間とロ
ーレベル期間がほぼそろった波形となり、不安定部分は
そのデータ出力の変化点に存在することになる(図2
(h))。
と第2のクロックCK2を位相反転したクロック(図2
(g))の関係であるが、第1のクロックCK1の変化
点で、第2のクロックCK2を位相反転したクロックの
立上りが存在すると、シフトレジスタ15のフリップフ
ロップ回路151 は不安定部分を有した出力を発生する
(図2(h))。この不安定部分は、第1のクロックC
K1と第2のクロックCK2の位相反転したクロックが
安定している場合、周期的に存在する。またフリップフ
ロップ回路151 のデータ出力は、ハイレベル期間とロ
ーレベル期間がほぼそろった波形となり、不安定部分は
そのデータ出力の変化点に存在することになる(図2
(h))。
【0045】そして、第1のクロックCK1と第2のク
ロックCK2の位相反転したクロックの変化点が近い場
合で、第1のクロックCK1の立上りと第2のクロック
CK2の位相反転したクロックの立上りが揃っていると
きには、第1のフリップフロップ回路15〜選択回路1
7〜第3のフリップフロップ回路19の系で動作が不安
定になり、第3のフリップフロップ回路19のデータ出
力図2(l)に偽信号が発生することになる。逆に第2
のフリップフロップ回路7〜選択回路17〜第3のフリ
ップフロップ回路19の系ならば動作が安定し偽信号が
発生しない。
ロックCK2の位相反転したクロックの変化点が近い場
合で、第1のクロックCK1の立上りと第2のクロック
CK2の位相反転したクロックの立上りが揃っていると
きには、第1のフリップフロップ回路15〜選択回路1
7〜第3のフリップフロップ回路19の系で動作が不安
定になり、第3のフリップフロップ回路19のデータ出
力図2(l)に偽信号が発生することになる。逆に第2
のフリップフロップ回路7〜選択回路17〜第3のフリ
ップフロップ回路19の系ならば動作が安定し偽信号が
発生しない。
【0046】第1のクロックCK1の立下りと第2のク
ロックCK2の位相反転したクロックの立上りがそろっ
ている場合には、第1のフリップフロップ回路5〜選択
回路17〜第3のフリップフロップ回路19の系の動作
が安定し、第3のフリップフロップ回路19のデータ出
力に偽信号が発生しない。第2のフリップフロップ回路
7〜選択回路17〜第3のフリップフロップ回路19の
系で動作が不安定になり、第3のフリップフロップ回路
19のデータ出力に偽信号が発生することになる。
ロックCK2の位相反転したクロックの立上りがそろっ
ている場合には、第1のフリップフロップ回路5〜選択
回路17〜第3のフリップフロップ回路19の系の動作
が安定し、第3のフリップフロップ回路19のデータ出
力に偽信号が発生しない。第2のフリップフロップ回路
7〜選択回路17〜第3のフリップフロップ回路19の
系で動作が不安定になり、第3のフリップフロップ回路
19のデータ出力に偽信号が発生することになる。
【0047】更に、シフトレジスタ15の最終段のフリ
ップフロップ回路15n の出力信号(図2(j))の変
化点がフリップフロップ回路151 のハイレベル又はロ
ーレベル期間の中心付近にくれば、第1のフリップフロ
ップ回路5〜選択回路17〜第3のフリップフロップ回
路19の系、第2のフリップフロップ回路7〜選択回路
17〜第3のフリップフロップ回路19の系とも動作が
安定である。そこで、フリップフロップ回路15n の出
力信号(図2(j))の変化点が、フリップフロップ回
路151 のハイレベル又はローレベル期間の中心付近に
来るよう、シフトレジスタ15の遅延時間Tdを決めて
やればよい。
ップフロップ回路15n の出力信号(図2(j))の変
化点がフリップフロップ回路151 のハイレベル又はロ
ーレベル期間の中心付近にくれば、第1のフリップフロ
ップ回路5〜選択回路17〜第3のフリップフロップ回
路19の系、第2のフリップフロップ回路7〜選択回路
17〜第3のフリップフロップ回路19の系とも動作が
安定である。そこで、フリップフロップ回路15n の出
力信号(図2(j))の変化点が、フリップフロップ回
路151 のハイレベル又はローレベル期間の中心付近に
来るよう、シフトレジスタ15の遅延時間Tdを決めて
やればよい。
【0048】前記遅延時間Tdは、第1と第2のクロッ
クCK1,CK2の周波数f1,f2により演算でき、
略前記[数1]から求められる。
クCK1,CK2の周波数f1,f2により演算でき、
略前記[数1]から求められる。
【0049】よって、[数1]より得られる遅延時間T
dを、シフトレジスタ15において実現すれば、選択回
路17の出力データは、常に第2のクロックCK2(図
2(f))の立上り時に安定したデータ列になる。
dを、シフトレジスタ15において実現すれば、選択回
路17の出力データは、常に第2のクロックCK2(図
2(f))の立上り時に安定したデータ列になる。
【0050】また、第2のインバータ回路13を取り除
いて、第2のクロックCK2をシフトレジスタ15のク
ロック入力端子に供給し、代りにシフトレジスタ15の
出力をインバータ回路を介して選択回路17に供給して
も良い。
いて、第2のクロックCK2をシフトレジスタ15のク
ロック入力端子に供給し、代りにシフトレジスタ15の
出力をインバータ回路を介して選択回路17に供給して
も良い。
【0051】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるために動作が安定した
レート変換装置を提供することができる。
くて済み、逓信回路が不要であるために動作が安定した
レート変換装置を提供することができる。
【0052】尚、本出願の同一発明者、同一出願人に係
る特願平5−118228号のような数ns単位の遅延
素子は必要としない。
る特願平5−118228号のような数ns単位の遅延
素子は必要としない。
【0053】入力端子1に入力されるデータ列がnビッ
ト信号である場合、第1,第2及び第3のフリップフロ
ップ回路5,7,19並びに選択回路をn個並列に接続
すればよい。
ト信号である場合、第1,第2及び第3のフリップフロ
ップ回路5,7,19並びに選択回路をn個並列に接続
すればよい。
【0054】図3は、本発明のレート変換装置の第2の
実施例を示す。図4に、図3の回路の一部の信号波形を
示し、同図(a)(b)は、図3に示した信号(a)
(b)に対応する。
実施例を示す。図4に、図3の回路の一部の信号波形を
示し、同図(a)(b)は、図3に示した信号(a)
(b)に対応する。
【0055】入力端子1に、図2(a)のようなデータ
列(図4(a))が入力され、ローパスフィルタ(LP
F)回路21と補間演算処理回路23に供給される。入
力端子3に、周波数f1の第1のクロックCK1が供給
される。入力端子11に、周波数f2の第2のクロック
CK2が供給される。
列(図4(a))が入力され、ローパスフィルタ(LP
F)回路21と補間演算処理回路23に供給される。入
力端子3に、周波数f1の第1のクロックCK1が供給
される。入力端子11に、周波数f2の第2のクロック
CK2が供給される。
【0056】補間演算処理回路23は、第1のインバー
タ回路25により第1のクロックCK1の位相を反転し
たクロックのタイミングで動作し、例えば図4(b)に
示す如く隣接するデータを演算し、選択回路31の一方
の入力端子に供給する。
タ回路25により第1のクロックCK1の位相を反転し
たクロックのタイミングで動作し、例えば図4(b)に
示す如く隣接するデータを演算し、選択回路31の一方
の入力端子に供給する。
【0057】ローパスフィルタ(LPF)回路21は、
第1のクロックCK1のタイミングで動作し、入力デー
タを補間演算処理回路23の周波数帯域に合わせた信号
に変えて、選択回路31の他方の入力端子に供給する。
これによりレート変換後の信号帯域が変化するのを防止
する。
第1のクロックCK1のタイミングで動作し、入力デー
タを補間演算処理回路23の周波数帯域に合わせた信号
に変えて、選択回路31の他方の入力端子に供給する。
これによりレート変換後の信号帯域が変化するのを防止
する。
【0058】ローパスフィルタ(LPF)回路21と補
間演算処理回路23の出力データは、異なった信号でか
つ第1のクロックCK1のレートを有している。そし
て、互いにその変化点は、180°位相がずれているも
のとする。
間演算処理回路23の出力データは、異なった信号でか
つ第1のクロックCK1のレートを有している。そし
て、互いにその変化点は、180°位相がずれているも
のとする。
【0059】図1の場合と同様、Dタイプフリップフロ
ップ回路を順次接続してシフトレジスタ29を設ける。
このシフトレジスタ29のデータ入力端子には、第1の
クロックCK1が入力され、クロック入力端子には、第
2のインバータ回路27により第2のクロックCK2を
位相反転したクロックが入力される。このシフトレジス
タ29は、図1のシフトレジスタ15と同様、上記[数
1]で示す遅延時間を有する選択信号を生成し、選択回
路31に供給する。
ップ回路を順次接続してシフトレジスタ29を設ける。
このシフトレジスタ29のデータ入力端子には、第1の
クロックCK1が入力され、クロック入力端子には、第
2のインバータ回路27により第2のクロックCK2を
位相反転したクロックが入力される。このシフトレジス
タ29は、図1のシフトレジスタ15と同様、上記[数
1]で示す遅延時間を有する選択信号を生成し、選択回
路31に供給する。
【0060】選択回路31は、前記選択信号により、ロ
ーパスフィルタ(LPF)回路21と補間演算処理回路
23の出力データを交互に選択し、次段の信号処理回路
34に供給する。
ーパスフィルタ(LPF)回路21と補間演算処理回路
23の出力データを交互に選択し、次段の信号処理回路
34に供給する。
【0061】信号処理回路34は、第2のクロックCK
2のタイミングで動作し、例えばローパスフィルタ(L
PF)回路21と補間演算処理回路23で減衰した部分
の補正を行い、第2のクロックCK2にレート変換した
データを出力端子21に供給する。尚、信号処理回路3
4の入力データは、常に第2のクロックCK2の立上り
時に安定したデータ列になっている。
2のタイミングで動作し、例えばローパスフィルタ(L
PF)回路21と補間演算処理回路23で減衰した部分
の補正を行い、第2のクロックCK2にレート変換した
データを出力端子21に供給する。尚、信号処理回路3
4の入力データは、常に第2のクロックCK2の立上り
時に安定したデータ列になっている。
【0062】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるため動作が安定したレ
ート変換装置を得ることができる。
くて済み、逓信回路が不要であるため動作が安定したレ
ート変換装置を得ることができる。
【0063】本実施例において、第2のインバータ回路
27を取り除いて、第2のクロックCK2をシフトレジ
スタ29のクロック入力端子に供給し、代わりにシフト
レジスタ29の出力をインバータ回路を介して選択回路
31に供給しても良い。また、第1のインバータ回路2
5は、補間演算処理回路23側でなく、ローパスフィル
タ(LPF)回路21側に設けてもよい。
27を取り除いて、第2のクロックCK2をシフトレジ
スタ29のクロック入力端子に供給し、代わりにシフト
レジスタ29の出力をインバータ回路を介して選択回路
31に供給しても良い。また、第1のインバータ回路2
5は、補間演算処理回路23側でなく、ローパスフィル
タ(LPF)回路21側に設けてもよい。
【0064】また、本出願の同一発明者、同一出願人に
係る特願平5−118228号と異なり入力データを間
引いたり、2重読み出しを行わず、ローパスフィルタ
(LPF)回路21と補間演算処理回路23からの出力
データを選択して出力するので、滑らかな信号が得られ
る。更に、数ns単位の遅延素子を必要としない。
係る特願平5−118228号と異なり入力データを間
引いたり、2重読み出しを行わず、ローパスフィルタ
(LPF)回路21と補間演算処理回路23からの出力
データを選択して出力するので、滑らかな信号が得られ
る。更に、数ns単位の遅延素子を必要としない。
【0065】図5は、本発明のレート変換装置の第3の
実施例を示す。図6,7は、図5の回路の一部の信号波
形を示し、それら図の(a)乃至(k)は、図5に示し
た信号(a)乃至(k)に対応する。
実施例を示す。図6,7は、図5の回路の一部の信号波
形を示し、それら図の(a)乃至(k)は、図5に示し
た信号(a)乃至(k)に対応する。
【0066】まず本実施例が、第2の実施例と異なる点
は、3種類の補間演算処理回路41,43,45を用い
て、補間期間に3種類の補間演算データを切り換え、更
に補間期間とローパスフィルタ(LPF)21の出力の
期間の比を変化された点である。以下詳細に説明する。
は、3種類の補間演算処理回路41,43,45を用い
て、補間期間に3種類の補間演算データを切り換え、更
に補間期間とローパスフィルタ(LPF)21の出力の
期間の比を変化された点である。以下詳細に説明する。
【0067】入力端子1に、図2(a)のようなデータ
列(図7(f))が入力され、ローパスフィルタ(LP
F)回路21と、第1,第2及び第3の補間演算処理回
路41,43,45とにそれぞれ供給される。入力端子
3に、周波数f1の第1のクロックCK1が供給され
る。入力端子11に、周波数f2の第2のクロックCK
2が供給される。
列(図7(f))が入力され、ローパスフィルタ(LP
F)回路21と、第1,第2及び第3の補間演算処理回
路41,43,45とにそれぞれ供給される。入力端子
3に、周波数f1の第1のクロックCK1が供給され
る。入力端子11に、周波数f2の第2のクロックCK
2が供給される。
【0068】第1,第2及び第3の補間演算処理回路4
1,43,45は、第1のインバータ回路25により第
1のクロックCK1を位相を反転したクロックのタイミ
ングで動作する。そして、第1,第2及び第3の補間演
算処理回路41,43,45は、例えば図7(g)
(h)(i)に示す如く、隣接するデータの異なった演
算を行い、それら演算結果を第1の選択回路47に供給
する。
1,43,45は、第1のインバータ回路25により第
1のクロックCK1を位相を反転したクロックのタイミ
ングで動作する。そして、第1,第2及び第3の補間演
算処理回路41,43,45は、例えば図7(g)
(h)(i)に示す如く、隣接するデータの異なった演
算を行い、それら演算結果を第1の選択回路47に供給
する。
【0069】図1の場合と同様、Dタイプフリップフロ
ップ回路を順次接続してシフトレジスタ15を設ける。
このシフトレジスタ15の第1番目のフリップフロップ
回路151 のデータ入力端子には、第1のクロックCK
1が供給されている。フリップフロップ回路151 ,1
52 ,…,15l ,…,15O ,…,15R ,…,15
Z のクロック入力端子には、周波数f2の第2のクロッ
クCK2を第2のインバータ回路27で位相反転したク
ロックが供給される。第1の遅延時間を有する選択信号
(図6(a))をフリップフロップ回路15l の出力端
から、第3の遅延時間を有する選択信号(図6(d))
をフリップフロップ回路15Z の出力端から、それぞれ
取り出し、第1の選択回路47に供給する。第1の選択
回路47は、両選択信号(図6(a),(b))に基づ
き、第1,第2及び第3の補間演算処理回路41,4
3,45の出力データ(図7(g)(h)(i))を順
次出力し一系統のデータとする(図5(j))。第1の
選択回路47の出力データ(図5(j))は、第2の選
択回路31の一方の入力端子に供給される。
ップ回路を順次接続してシフトレジスタ15を設ける。
このシフトレジスタ15の第1番目のフリップフロップ
回路151 のデータ入力端子には、第1のクロックCK
1が供給されている。フリップフロップ回路151 ,1
52 ,…,15l ,…,15O ,…,15R ,…,15
Z のクロック入力端子には、周波数f2の第2のクロッ
クCK2を第2のインバータ回路27で位相反転したク
ロックが供給される。第1の遅延時間を有する選択信号
(図6(a))をフリップフロップ回路15l の出力端
から、第3の遅延時間を有する選択信号(図6(d))
をフリップフロップ回路15Z の出力端から、それぞれ
取り出し、第1の選択回路47に供給する。第1の選択
回路47は、両選択信号(図6(a),(b))に基づ
き、第1,第2及び第3の補間演算処理回路41,4
3,45の出力データ(図7(g)(h)(i))を順
次出力し一系統のデータとする(図5(j))。第1の
選択回路47の出力データ(図5(j))は、第2の選
択回路31の一方の入力端子に供給される。
【0070】ローパスフィルタ(LPF)回路21は、
第1のクロックCK1のタイミングで動作し、入力デー
タ(図7(f))を第1,第2及び第3の補間演算処理
回路41,43,45の周波数帯域に合わせた信号に変
えて(f′)、第2の選択回路31に供給する。これに
よりレート変換後の信号帯域が変化するのを防止する。
第1のクロックCK1のタイミングで動作し、入力デー
タ(図7(f))を第1,第2及び第3の補間演算処理
回路41,43,45の周波数帯域に合わせた信号に変
えて(f′)、第2の選択回路31に供給する。これに
よりレート変換後の信号帯域が変化するのを防止する。
【0071】シフトレジスタ15のフリップフロップ回
路15O より、前記第1の遅延時間より大きく前記第3
の遅延時間より小さい遅延時間を有する選択信号(図6
(b))を取り出す。シフトレジスタ15のフリップフ
ロップ回路15R より、図6(b)の遅延時間より大き
く、前記第3の遅延時間より小さい遅延時間を有する選
択信号(図6(c))を取り出す。OR回路49は、フ
リップフロップ回路15O と15k からの選択信号(図
6(b),(c))のORを取り、第2の選択回路31
の切り換え制御用の選択信号(図6(e))となる。図
6(e)の選択信号は、上記[数1]で示す第2の遅延
時間Tdとなる。尚、図6(e)の選択信号の第2の遅
延時間Tdは、フリップフロップ回路15O と15k か
ら得られる図6(b)と図6(c)の両選択信号の遅延
時間の真中に位置する。
路15O より、前記第1の遅延時間より大きく前記第3
の遅延時間より小さい遅延時間を有する選択信号(図6
(b))を取り出す。シフトレジスタ15のフリップフ
ロップ回路15R より、図6(b)の遅延時間より大き
く、前記第3の遅延時間より小さい遅延時間を有する選
択信号(図6(c))を取り出す。OR回路49は、フ
リップフロップ回路15O と15k からの選択信号(図
6(b),(c))のORを取り、第2の選択回路31
の切り換え制御用の選択信号(図6(e))となる。図
6(e)の選択信号は、上記[数1]で示す第2の遅延
時間Tdとなる。尚、図6(e)の選択信号の第2の遅
延時間Tdは、フリップフロップ回路15O と15k か
ら得られる図6(b)と図6(c)の両選択信号の遅延
時間の真中に位置する。
【0072】第2の選択回路31は、OR回路49から
の選択信号(図6(e))に基づき、ローパスフィルタ
(LPF)回路21の出力データ(f′)と第1の選択
回路47の出力データ(図6(j))を交互に選択し
(図6(k))、次段の信号処理回路34に供給する。
図6(k)のデータの内補間期間には、第1,第2及び
第3の補間演算処理回路41,43,45の各出力デー
タ(図7(g),(h),(i))が1/3の間隔で挿
入されている。
の選択信号(図6(e))に基づき、ローパスフィルタ
(LPF)回路21の出力データ(f′)と第1の選択
回路47の出力データ(図6(j))を交互に選択し
(図6(k))、次段の信号処理回路34に供給する。
図6(k)のデータの内補間期間には、第1,第2及び
第3の補間演算処理回路41,43,45の各出力デー
タ(図7(g),(h),(i))が1/3の間隔で挿
入されている。
【0073】信号処理回路34は、第2のクロックCK
2のタイミングで動作し、例えばローパスフィルタ(L
PF)回路21と第1,第2及び第3の補間演算処理回
路41,43,45で減衰した部分の補正を行い、第2
のクロックCK2にレート変換したデータを出力端子2
1に供給する。尚、信号処理回路34の入力データは、
常に第2のクロックCK2の立上り時に安定したデータ
列になっている。
2のタイミングで動作し、例えばローパスフィルタ(L
PF)回路21と第1,第2及び第3の補間演算処理回
路41,43,45で減衰した部分の補正を行い、第2
のクロックCK2にレート変換したデータを出力端子2
1に供給する。尚、信号処理回路34の入力データは、
常に第2のクロックCK2の立上り時に安定したデータ
列になっている。
【0074】本実施例において、第2のインバータ回路
27を取り除いて、第2のクロックCK2をシフトレジ
スタ15のクロック入力端子に供給し、代りにフリップ
フロップ回路15l ,15d からの各選択信号をインバ
ータ回路を介して第1の選択回路47に供給してよい。
更にフリップフロップ回路15O と15R からの各選択
信号又はOR回路49からの選択信号をインバータ回路
を介して第2の選択回路31に供給してもよい。また、
第1のインバータ回路2は、第1乃至第3の補間演算処
理回路41,43,45側でなく、ローパスフィルタ
(LPF)回路21側に設けてもよい。
27を取り除いて、第2のクロックCK2をシフトレジ
スタ15のクロック入力端子に供給し、代りにフリップ
フロップ回路15l ,15d からの各選択信号をインバ
ータ回路を介して第1の選択回路47に供給してよい。
更にフリップフロップ回路15O と15R からの各選択
信号又はOR回路49からの選択信号をインバータ回路
を介して第2の選択回路31に供給してもよい。また、
第1のインバータ回路2は、第1乃至第3の補間演算処
理回路41,43,45側でなく、ローパスフィルタ
(LPF)回路21側に設けてもよい。
【0075】本実施例は、第2の実施例の効果に加え
て、更に一層滑らかな出力データを得ることができる。
て、更に一層滑らかな出力データを得ることができる。
【0076】
【発明の効果】本発明によれば、回路規模が小さく済
み、逓信回路が不要であるため動作が安定したレート変
換装置を得ることができる。また、遅延手段としてシフ
トレジスタで足り、数ns単位の遅延素子は必要としな
い。
み、逓信回路が不要であるため動作が安定したレート変
換装置を得ることができる。また、遅延手段としてシフ
トレジスタで足り、数ns単位の遅延素子は必要としな
い。
【0077】更に、第2及び第3の実施例では、入力デ
ータを間引いたり、2重読み出しを行わず、ローパスフ
ィルタ回路と補間演算処理回路からの出力データを選択
して出力するので、滑らかな信号が得られる。
ータを間引いたり、2重読み出しを行わず、ローパスフ
ィルタ回路と補間演算処理回路からの出力データを選択
して出力するので、滑らかな信号が得られる。
【図1】本発明のレート変換装置の第1の実施例を示す
図である。
図である。
【図2】図1の回路の各部の信号波形を示す図である。
【図3】本発明のレート変換装置の第2の実施例を示す
図である。
図である。
【図4】図3の回路の一部の信号波形を示す図である。
【図5】本発明のレート変換装置の第3の実施例を示す
図である。
図である。
【図6】図5の回路の各部の信号波形を示す図である。
【図7】図5の回路の一部の信号波形を示す図である。
【図8】従来のレート変換装置を示す図である。
【図9】図8の回路の各部の信号波形を示す図である。
5…第1のフリップフロップ回路、7…第2のフリップ
フロップ回路、9…第1のインバータ回路、13…第2
のインバータ回路、15…シフトレジスタ、17…選択
回路、19…第3のフリップフロップ回路、21…ロー
パスフィルタ(LPF)回路、23…補間演算処理回
路、25…第1のインバータ回路、27…第2のインバ
ータ回路、29…シフトレジスタ、31…選択回路、3
4…信号処理回路、41…第1の補間演算処理回路、4
3…第2の補間演算処理回路、45…第3の補間演算処
理回路、47…第1の選択回路、49…OR回路。
フロップ回路、9…第1のインバータ回路、13…第2
のインバータ回路、15…シフトレジスタ、17…選択
回路、19…第3のフリップフロップ回路、21…ロー
パスフィルタ(LPF)回路、23…補間演算処理回
路、25…第1のインバータ回路、27…第2のインバ
ータ回路、29…シフトレジスタ、31…選択回路、3
4…信号処理回路、41…第1の補間演算処理回路、4
3…第2の補間演算処理回路、45…第3の補間演算処
理回路、47…第1の選択回路、49…OR回路。
Claims (14)
- 【請求項1】 入力端子に入力データが供給され、クロ
ック入力端子に任意の周波数f1の第1のクロックCK
1が供給され、この第1のクロックCK1の1周期毎に
確定されたデータ出力を得る第1のフリップフロップ手
段と、 入力端子に前記入力データが供給され、クロック入力端
子に前記第1のクロックCK1を第1のインバータ手段
で位相反転したクロックが供給され、この位相置反転さ
れたクロックの1周期毎に確定された出力を得る第2の
フリップフロップ手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックCK
2を第2のインバータ手段で位相反転したクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記第1及び第2のフリップフロップ手段からの出力デ
ータが供給され、これら出力データを前記シフトレジス
タ手段からの前記選択信号に基づき交互に選択する選択
手段と、 入力端子に前記選択手段からの出力データが供給され、
クロック入力端子に前記第2のクロックCK2が供給さ
れ、この第2のクロックCK2の1周期毎に確定された
データ出力を得る第3のフリップフロップ手段とを具備
したことを特徴とするレート変換装置。 - 【請求項2】 前記シフトレジスタ手段の遅延時間Td
は、略[数1]から求められる値であることを特徴とす
る請求項1記載のレート変換装置。 【数1】 - 【請求項3】 前記第1,第2及び第3のフリップフロ
ップ手段はnビット並列に処理するnビットフリップフ
ロップ手段であり、前記選択手段はn個並列接続された
ものからなることを特徴とする請求項1又は2記載のレ
ート変換装置。 - 【請求項4】 入力端子に入力データが供給され、クロ
ック入力端子に任意の周波数f1の第1のクロックCK
1が供給され、この第1のクロックCK1の1周期毎に
確定されたデータ出力を得る第1のフリップフロップ手
段と、 入力端子に前記入力データが供給され、クロック入力端
子に前記第1のクロックCK1を第1のインバータ手段
で位相反転したクロックが供給され、この位相反転され
たクロックの1周期毎に確定されたデータ出力を得る第
2のフリップフロップ手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記第1及び第2のフリップフロップ手段からの出力デ
ータが供給され、これら出力データを前記シフトレジス
タ手段からの選択信号を第2のインバータ手段で位相反
転した信号に基づき交互に選択する選択手段と、 入力端子に前記選択手段からの出力データが供給され、
クロック入力端子に前記第2のクロックCK2が供給さ
れ、この第2のクロックCK2の1周期毎に確定された
データ出力を得る第3のフリップフロップ手段とを具備
したことを特徴とするレート変換装置。 - 【請求項5】 前記シフトレジスタ回路の遅延時間Td
は、略前記[数1]から求められる値であることを特徴
とする請求項4記載のレート変換装置。 - 【請求項6】 前記第1,第2及び第3のフリップフロ
ップ手段はnビット並列に処理するnビットフリップフ
ロップ回路であり、前記選択手段はn個並列接続された
ものからなることを特徴とする請求項4又は5記載のレ
ート変換装置。 - 【請求項7】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数f1の第1のクロックC
K1が供給されるローパスフィルタ手段と、 入力端子に入力データが供給され、動作タイミングとし
て前記第1のクロックCK1を第1のインバータ手段で
位相反転したクロックが供給され、近接入力データ間の
補間演算処理を行う補間演算処理手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックCK
2を第2のインバータ手段で位相反転したクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記ローパスフィルタ手段と前記補間演算処理手段から
の出力データが供給され、これら出力データを前記シフ
トレジスタ手段からの前記選択信号に基づき交互に選択
する選択手段と、 入力端子に前記選択手段からの出力データが供給され、
動作タイミングとして前記第2のクロックCK2が供給
され、前記選択手段からの出力データを補正する信号処
理手段とを具備したことを特徴とするレート変換装置。 - 【請求項8】 前記シフトレジスタ手段の遅延時間Td
は、略前記[数1]から求められる値であることを特徴
とする請求項7記載のレート変換装置。 - 【請求項9】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数f1の第1のクロックC
K1が供給されるローパスフィルタ手段と、 入力端子に入力データが供給され、動作タイミングとし
て前記第1のクロックCK1を第1のインバータ手段で
位相反転したクロックが供給され、近接入力データ間の
補間演算処理を行う補間演算処理手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記ローパスフィルタ手段と前記補間演算処理手段から
の出力データが供給され、これら出力データを前記シフ
トレジスタ回路からの選択信号を第2のインバータ手段
で位相反転した信号に基づき交互に選択する選択手段
と、 入力端子に前記選択手段からの出力データが供給され、
動作タイミングとして前記第2のクロックCK2が供給
され、前記選択手段からの出力データを補正する信号処
理手段とを具備したことを特徴とするレート変換装置。 - 【請求項10】 前記シフトレジスタ手段の遅延時間T
dは、略前記[数1]から求められる値であることを特
徴とする請求項9記載のレート変換装置。 - 【請求項11】 入力端子に入力データが供給され、動
作タイミングとして任意の周波数f1の第1のクロック
CK1が供給されるローパスフィルタ手段と、 それぞれの入力端子に入力データが供給され、動作タイ
ミングとしてそれぞれ前記第1のクロックCK1を第1
のインバータ手段で位相反転したクロックが供給され、
それぞれ近接入力データの異なった補間演算処理を行う
第1,第2及び第3の補間演算処理手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックCK
2を第2のインバータ手段で位相反転したクロックが供
給され、第1,第2及び第3の遅延時間を有する第1,
第2及び第3の選択信号を生成するシフトレジスタ手段
と、 前記第1,第2及び第3の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第1と第3の選択信号に基づいて順
次選択する第1の選択手段と、 前記ローパスフィルタ手段と前記第1の選択手段からの
出力データが供給され、これら出力データを前記シフト
レジスタからの前記第2の選択信号に基づいて交互に選
択する第2の選択手段と、 入力端子に前記第2の選択手段からの出力データが供給
され、動作タイミングとして前記第2のクロックCK2
が供給され、前記第2の選択手段からの出力データを補
正する信号処理手段とを具備し、 前記第2の遅延時間は第1と第3の遅延時間の間に位置
することを特徴とするレート変換装置。 - 【請求項12】 前記シフトレジスタ手段の前記第2の
遅延時間Tdは、略前記[数1]から求められる値であ
ることを特徴とする請求項11記載のレート変換装置。 - 【請求項13】 入力端子に入力データが供給され、動
作タイミングとして任意の周波数f1の第1のクロック
CK1が供給されるローパスフィルタ手段と、 それぞれの入力端子に入力データが供給され、動作タイ
ミングとしてそれぞれ前記第1のクロックCK1を第1
のインバータ手段で位相反転したクロックが供給され、
それぞれ近接入力データの異なった補間演算処理を行う
第1,第2及び第3補間演算処理手段と、 入力端子に前記第1のクロックCK1が供給され、クロ
ック入力端子に任意の周波数f2の第2のクロックCK
2が供給され、第1,第2及び第3の遅延時間を有する
第1,第2及び第3の選択信号を生成するシフトレジス
タ手段と、 前記第1,第2及び第3の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第1と第3の選択信号をそれぞれ第
2及び第4のインバータ手段で位相反転した選択信号に
基づいて順次選択する第1の選択手段と、 前記ローパスフィルタ手段と前記第1の選択手段からの
出力データが供給され、これら出力データを前記シフト
レジスタ手段からの前記第2の選択信号を第3のインバ
ータ手段で位相反転した選択信号に基づいて交互に選択
する第2の選択手段と、 入力端子に前記第2の選択手段からの出力データが供給
され、動作タイミングとして前記第2のクロックCK2
が供給され、前記第2の選択手段からの出力データを補
正する信号処理手段とを具備し、 前記第2の遅延時間は、前記第1と第3の遅延時の間に
位置することを特徴とするレート変換装置。 - 【請求項14】 前記シフトレジスタの前記第2の遅延
時間Tdは、略前記[数1]から求められる値であるこ
とを特徴とする請求項13記載のレート変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07673694A JP3434565B2 (ja) | 1994-04-15 | 1994-04-15 | レート変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07673694A JP3434565B2 (ja) | 1994-04-15 | 1994-04-15 | レート変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07288779A true JPH07288779A (ja) | 1995-10-31 |
JP3434565B2 JP3434565B2 (ja) | 2003-08-11 |
Family
ID=13613884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07673694A Expired - Fee Related JP3434565B2 (ja) | 1994-04-15 | 1994-04-15 | レート変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3434565B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111211774A (zh) * | 2018-11-21 | 2020-05-29 | 英业达科技有限公司 | 除弹跳电路 |
-
1994
- 1994-04-15 JP JP07673694A patent/JP3434565B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111211774A (zh) * | 2018-11-21 | 2020-05-29 | 英业达科技有限公司 | 除弹跳电路 |
CN111211774B (zh) * | 2018-11-21 | 2023-12-26 | 英业达科技有限公司 | 除弹跳电路 |
Also Published As
Publication number | Publication date |
---|---|
JP3434565B2 (ja) | 2003-08-11 |
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