JPH07288779A - レート変換装置 - Google Patents
レート変換装置Info
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- JPH07288779A JPH07288779A JP6076736A JP7673694A JPH07288779A JP H07288779 A JPH07288779 A JP H07288779A JP 6076736 A JP6076736 A JP 6076736A JP 7673694 A JP7673694 A JP 7673694A JP H07288779 A JPH07288779 A JP H07288779A
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Abstract
(57)【要約】
【目的】 回路規模が小さく、動作が安定したレート変
換装置を提供する。 【構成】 第１のフリップフロップ回路５は、入力デー
タ列を第１のクロックＣK1の立上りでラッチして、選択
回路17に出力する。第２のフリップフロップ回路７は、
入力データ列を第１のクロックCK1 を位相反転したクロ
ックの立上りでラッチして、選択回路17に出力する。フ
リップフロップ回路を順次接続したシフトレジスタ１５
は、データ入力端子に入力される第１のクロックCK1
と、クロック入力端子に入力される第２のクロックCK2
を位相反転したクロックより、一定時間遅延した選択信
号を生成し選択回路17に供給する。選択回路17は、第１
と第２のフリップフロップ回路５，７の出力データを交
互に選択し、第３のフリップフロップ回路19のデータ入
力端子に供給する。第３のフリップフロップ回路19は、
入力データを第２のクロックCK2 の立上りでラッチし
て、出力端子21に出力する。
換装置を提供する。 【構成】 第１のフリップフロップ回路５は、入力デー
タ列を第１のクロックＣK1の立上りでラッチして、選択
回路17に出力する。第２のフリップフロップ回路７は、
入力データ列を第１のクロックCK1 を位相反転したクロ
ックの立上りでラッチして、選択回路17に出力する。フ
リップフロップ回路を順次接続したシフトレジスタ１５
は、データ入力端子に入力される第１のクロックCK1
と、クロック入力端子に入力される第２のクロックCK2
を位相反転したクロックより、一定時間遅延した選択信
号を生成し選択回路17に供給する。選択回路17は、第１
と第２のフリップフロップ回路５，７の出力データを交
互に選択し、第３のフリップフロップ回路19のデータ入
力端子に供給する。第３のフリップフロップ回路19は、
入力データを第２のクロックCK2 の立上りでラッチし
て、出力端子21に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばデジタルカメ
ラ，デジタルＴＶ及びデジタルＶＴＲのように、周波数
の異なる２種類のクロックを用いる装置に利用されるレ
ート変換装置に関する。
ラ，デジタルＴＶ及びデジタルＶＴＲのように、周波数
の異なる２種類のクロックを用いる装置に利用されるレ
ート変換装置に関する。
【０００２】
【従来の技術】例えば２つの固体撮像素子間において、
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のｎ倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部（カメラ、テレビ、ＶＴＲ等に内蔵され
る）においてレート変換装置が必要となる。
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のｎ倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部（カメラ、テレビ、ＶＴＲ等に内蔵され
る）においてレート変換装置が必要となる。
【０００３】図８は従来のデジタルテレビやデジタルＶ
ＴＲに使用されているレート変換装置であり、図９はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、２つのクロックにおける第１の周
波数ｆ１と第２の周波数ｆ２が極めて近接しており、か
つｆ１もしくはｆ２が不安定な場合が多い（つまりｆ１
≧ｆ２にもｆ１＜ｆ２にもなりやすい）。この場合のレ
ート変換装置では、クロックＣＫ１とＣＫ２の位相比較
が必要不可欠である。また、ｆ１とｆ２が明らかに異な
る場合にも、ＣＫ１（もしくはＣＫ２）を逓信して用い
るレート変換装置では逓信回路の安定化に難がある。
ＴＲに使用されているレート変換装置であり、図９はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、２つのクロックにおける第１の周
波数ｆ１と第２の周波数ｆ２が極めて近接しており、か
つｆ１もしくはｆ２が不安定な場合が多い（つまりｆ１
≧ｆ２にもｆ１＜ｆ２にもなりやすい）。この場合のレ
ート変換装置では、クロックＣＫ１とＣＫ２の位相比較
が必要不可欠である。また、ｆ１とｆ２が明らかに異な
る場合にも、ＣＫ１（もしくはＣＫ２）を逓信して用い
るレート変換装置では逓信回路の安定化に難がある。
【０００４】以下、クロック逓信回路を用いたレート変
換装置の例を説明する。
換装置の例を説明する。
【０００５】図８において、１０４，１０５，１０７，
１１２，１１３，１１４は、すべてＤタイプフリップフ
ロップ回路であり、クロックの立上りでデータを読取り
ホールドする。１０１はデータ入力端子であり、１０２
は第１のクロックＣＫ１（周波数ｆ１）の入力端子、１
０３は第２のクロックＣＫ２（周波数ｆ２）の入力端子
である。また、回路の各部には、図９に示す信号波形に
示した（ａ）〜（ｌ）と同一符号（ａ）〜（ｌ）を示し
ている。またデータ入力としては、データＡ〜Ｈの例を
示している。入力端子１０１から供給されるデータ列
は、入力端子１０２から供給される第１のクロックＣＫ
１（図９（ａ））の立上りでフリップフロップ回路１０
４にラッチされる。フリップフロップ回路１０４の出力
データ（図９（ｂ））は、フリップフロップ回路１０
５，１０７のデータ入力部に供給される。フリップフロ
ップ回路１０５は、図９（ｂ）のデータ列を、入力端子
１０３から供給される第２のクロックＣＫ２（図９
（ｃ））によりラッチして出力する（図９（ｄ））。図
９（ｄ）の斜線部分のデータは、データの変化点を取り
込むのでデータが不定になることを示している。第２の
クロック（図９（ｃ））は、インバータ１０６により反
転された形（図９（ｅ））で、フリップフロップ回路１
０７に供給されている。このクロックによりデータを取
り込むと、フリップフロップ回路１０７の出力は、図９
（ｆ）に示すようになる。
１１２，１１３，１１４は、すべてＤタイプフリップフ
ロップ回路であり、クロックの立上りでデータを読取り
ホールドする。１０１はデータ入力端子であり、１０２
は第１のクロックＣＫ１（周波数ｆ１）の入力端子、１
０３は第２のクロックＣＫ２（周波数ｆ２）の入力端子
である。また、回路の各部には、図９に示す信号波形に
示した（ａ）〜（ｌ）と同一符号（ａ）〜（ｌ）を示し
ている。またデータ入力としては、データＡ〜Ｈの例を
示している。入力端子１０１から供給されるデータ列
は、入力端子１０２から供給される第１のクロックＣＫ
１（図９（ａ））の立上りでフリップフロップ回路１０
４にラッチされる。フリップフロップ回路１０４の出力
データ（図９（ｂ））は、フリップフロップ回路１０
５，１０７のデータ入力部に供給される。フリップフロ
ップ回路１０５は、図９（ｂ）のデータ列を、入力端子
１０３から供給される第２のクロックＣＫ２（図９
（ｃ））によりラッチして出力する（図９（ｄ））。図
９（ｄ）の斜線部分のデータは、データの変化点を取り
込むのでデータが不定になることを示している。第２の
クロック（図９（ｃ））は、インバータ１０６により反
転された形（図９（ｅ））で、フリップフロップ回路１
０７に供給されている。このクロックによりデータを取
り込むと、フリップフロップ回路１０７の出力は、図９
（ｆ）に示すようになる。
【０００６】ここで、フリップフロップ回路１０７の出
力データ（図９（ｆ））とフリップフロップ回路１０５
の出力データ（図９（ｄ））とは、イクスクルーシブオ
ア回路１１１に供給されている。イクスクルーシブオア
回路１１１は、両入力データを比較し一致する期間は、
ハイレベル（以下“Ｈ”と記す）を出力し、不一致であ
る期間はローレベル（以下“Ｌ”と記す）を出力する
（図９（ｇ））。
力データ（図９（ｆ））とフリップフロップ回路１０５
の出力データ（図９（ｄ））とは、イクスクルーシブオ
ア回路１１１に供給されている。イクスクルーシブオア
回路１１１は、両入力データを比較し一致する期間は、
ハイレベル（以下“Ｈ”と記す）を出力し、不一致であ
る期間はローレベル（以下“Ｌ”と記す）を出力する
（図９（ｇ））。
【０００７】一方、入力端子１０３のクロックＣＫ２
は、遅延回路１０８とイクスクルーシブオア回路１０９
の一方端に入力される。イクスクルーシブオア回路１０
９の他方端には遅延回路１０８の出力が供給されてい
る。遅延回路１０８とイクスクルーシブオア回路１０９
は、逓信回路を構成しており、イクスクルーシブオア回
路１０９の出力には、図９（ｉ）に示すような逓信され
たクロックが得られる。このクロックは、フリップフロ
ップ回路１１２に供給される。
は、遅延回路１０８とイクスクルーシブオア回路１０９
の一方端に入力される。イクスクルーシブオア回路１０
９の他方端には遅延回路１０８の出力が供給されてい
る。遅延回路１０８とイクスクルーシブオア回路１０９
は、逓信回路を構成しており、イクスクルーシブオア回
路１０９の出力には、図９（ｉ）に示すような逓信され
たクロックが得られる。このクロックは、フリップフロ
ップ回路１１２に供給される。
【０００８】フリップフロップ回路１１２のデータ入力
端には、常にハイレベル“Ｈ”が与えられている。さら
にこのフリップフロップ回路１１２のクリア端子には、
先のイクスクルーシブオア回路１１１の出力（図９
（ｇ））が供給されている。フリップフロップ回路１１
２は、クリア端子に“Ｌ”が入力すると強制的にその出
力を“Ｌ”にする。この結果、フリップフロップ回路１
１２の出力（図９（ｊ））は、（ｇ）がハイレベルの期
間のみ、（ｉ）により“Ｈ”をラッチし、（ｇ）が
“Ｌ”に変わると出力は“Ｌ”となる。このフリップフ
ロップ回路１１２の出力は、フリップフロップ回路１１
３のクロック入力となる。フリップフロップ回路１１３
のデータ入力端には、フリップフロップ回路１０７の出
力（図９（ｆ））が供給されている。これにより、フリ
ップフロップ回路１１３からは、図９（ｋ）に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路１１４に入力される。このフリップフロップ回路１１
４のクロックとしては、先の第２のクロックＣＫ２が用
いられているので、結局、図９（ｌ）に示すように、一
定のデータ長で、レート変換されたデータＡ〜Ｈを得る
ことができる。
端には、常にハイレベル“Ｈ”が与えられている。さら
にこのフリップフロップ回路１１２のクリア端子には、
先のイクスクルーシブオア回路１１１の出力（図９
（ｇ））が供給されている。フリップフロップ回路１１
２は、クリア端子に“Ｌ”が入力すると強制的にその出
力を“Ｌ”にする。この結果、フリップフロップ回路１
１２の出力（図９（ｊ））は、（ｇ）がハイレベルの期
間のみ、（ｉ）により“Ｈ”をラッチし、（ｇ）が
“Ｌ”に変わると出力は“Ｌ”となる。このフリップフ
ロップ回路１１２の出力は、フリップフロップ回路１１
３のクロック入力となる。フリップフロップ回路１１３
のデータ入力端には、フリップフロップ回路１０７の出
力（図９（ｆ））が供給されている。これにより、フリ
ップフロップ回路１１３からは、図９（ｋ）に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路１１４に入力される。このフリップフロップ回路１１
４のクロックとしては、先の第２のクロックＣＫ２が用
いられているので、結局、図９（ｌ）に示すように、一
定のデータ長で、レート変換されたデータＡ〜Ｈを得る
ことができる。
【０００９】上記したレート変換装置の問題点を説明す
る。
る。
【００１０】遅延回路１０８、イクスクルーシブオア回
路１０９、フリップフロップ回路１１２のクロック系統
は、遅延時間による問題がある。即ち、フリップフロッ
プ回路１１３で用いるクロック（ｊ）は、クロックＣＫ
２を逓信し、比較結果（ｇ）によりフリップフロップ回
路１１２をクリアすることにより作成している。このた
めに、クロック（ｊ）は、遅延回路１０８の遅延時間、
イクスクルーシブオア回路１０９の伝搬時間、フリップ
フロップ回路１１２の伝搬時間の和分だけクロックＣＫ
２よりも遅れている。さらにフリップフロップ回路１１
３の伝搬時間も考えると、フリップフロップ回路１１４
において不定データを出さないようにするには、伝搬時
間、遅延時間等の時間遅れを十分に考慮する必要が生じ
る。逆に、２逓信によりＨ／Ｌレベルの期間がはっきり
した波形を得るためには、遅延回路１０８の遅延量があ
る程度必要となる。このため、上記の装置は、設計の際
に精密な設定が必要である。また、ＩＣ化する場合に
は、ゲートに与える電源電圧、温度が遅延時間変動の要
因となるので、安定動作を常に保障する場合にはレイア
ウト上の制限等も必要である。
路１０９、フリップフロップ回路１１２のクロック系統
は、遅延時間による問題がある。即ち、フリップフロッ
プ回路１１３で用いるクロック（ｊ）は、クロックＣＫ
２を逓信し、比較結果（ｇ）によりフリップフロップ回
路１１２をクリアすることにより作成している。このた
めに、クロック（ｊ）は、遅延回路１０８の遅延時間、
イクスクルーシブオア回路１０９の伝搬時間、フリップ
フロップ回路１１２の伝搬時間の和分だけクロックＣＫ
２よりも遅れている。さらにフリップフロップ回路１１
３の伝搬時間も考えると、フリップフロップ回路１１４
において不定データを出さないようにするには、伝搬時
間、遅延時間等の時間遅れを十分に考慮する必要が生じ
る。逆に、２逓信によりＨ／Ｌレベルの期間がはっきり
した波形を得るためには、遅延回路１０８の遅延量があ
る程度必要となる。このため、上記の装置は、設計の際
に精密な設定が必要である。また、ＩＣ化する場合に
は、ゲートに与える電源電圧、温度が遅延時間変動の要
因となるので、安定動作を常に保障する場合にはレイア
ウト上の制限等も必要である。
【００１１】
【発明が解決しようとする課題】クロック位相を比較し
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓信を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓信を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。
【００１２】そこで本発明は、回路規模が小さくて済
み、逓信回路が不要であるために動作が安定したレート
変換装置を提供することを目的とする。
み、逓信回路が不要であるために動作が安定したレート
変換装置を提供することを目的とする。
【００１３】また、本発明は、遅延素子を必要としない
レート変換装置を提供することを目的とする。
レート変換装置を提供することを目的とする。
【００１４】更に本発明は、入力信号の間引き及び２重
読み出しを行わず、滑らかな出力信号を得るレート変換
装置を提供することを目的とする。
読み出しを行わず、滑らかな出力信号を得るレート変換
装置を提供することを目的とする。
【００１５】
（第１の構成例）入力端子に入力データが供給され、ク
ロック入力端子に任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給され、この第１のクロックＣＫ１の１周期毎
に確定されたデータ出力を得る第１のフリップフロップ
手段と、入力端子に前記入力データが供給され、クロッ
ク入力端子に前記第１のクロックＣＫ１を第１インバー
タ手段で位相反転したクロックが供給され、この位相反
転されたクロックの１周期毎に確定されたデータ出力を
得る第２のフリップフロップ手段と、入力端子に前記第
１のクロックＣＫ１が供給され、クロック入力端子に任
意の周波数ｆ２の第２のクロックＣＫ２を第２のインバ
ータ手段で位相反転したクロックが供給され、所定時間
遅延した選択信号を生成するシフトレジスタ手段と、前
記第１及び第２のフリップフロップ手段からの出力デー
タが供給され、これら出力データを前記シフトレジスタ
手段からの前記選択信号に基づき交互に選択する選択手
段と、入力端子に前記選択手段からの出力データが供給
され、クロック入力端子に前記第２のクロックＣＫ２が
供給され、この第２のクロックＣＫ２の１周期毎に確定
されたデータ出力を得る第３のフリップフロップ手段と
を具備する。
ロック入力端子に任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給され、この第１のクロックＣＫ１の１周期毎
に確定されたデータ出力を得る第１のフリップフロップ
手段と、入力端子に前記入力データが供給され、クロッ
ク入力端子に前記第１のクロックＣＫ１を第１インバー
タ手段で位相反転したクロックが供給され、この位相反
転されたクロックの１周期毎に確定されたデータ出力を
得る第２のフリップフロップ手段と、入力端子に前記第
１のクロックＣＫ１が供給され、クロック入力端子に任
意の周波数ｆ２の第２のクロックＣＫ２を第２のインバ
ータ手段で位相反転したクロックが供給され、所定時間
遅延した選択信号を生成するシフトレジスタ手段と、前
記第１及び第２のフリップフロップ手段からの出力デー
タが供給され、これら出力データを前記シフトレジスタ
手段からの前記選択信号に基づき交互に選択する選択手
段と、入力端子に前記選択手段からの出力データが供給
され、クロック入力端子に前記第２のクロックＣＫ２が
供給され、この第２のクロックＣＫ２の１周期毎に確定
されたデータ出力を得る第３のフリップフロップ手段と
を具備する。
【００１６】（第２の構成例）入力端子に入力データが
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、入力端子に入力データが供給され、動作タイミング
として前記第１のクロックＣＫ１を第１のインバータ手
段で位相反転したクロックが供給され、近接入力データ
間の補間演算処理を行う補間演算処理手段と、入力端子
に前記第１のクロックＣＫ１が供給され、クロック入力
端子に任意の周波数ｆ２の第２のクロックＣＫ２を第２
のインバータ手段で位相反転したクロックが供給され、
所定時間遅延した選択信号を生成するシフトレジスタ手
段と、前記ローパスフィルタ手段と前記補間演算処理手
段からの出力データが供給され、これら出力データを前
記シフトレジスタ手段からの前記選択信号に基づき交互
に選択する選択手段と、入力端子に前記選択手段からの
出力データが供給され、動作タイミングとして前記第２
のクロックＣＫ２が供給され、前記選択手段からの出力
データを補正する信号処理手段とを具備する。
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、入力端子に入力データが供給され、動作タイミング
として前記第１のクロックＣＫ１を第１のインバータ手
段で位相反転したクロックが供給され、近接入力データ
間の補間演算処理を行う補間演算処理手段と、入力端子
に前記第１のクロックＣＫ１が供給され、クロック入力
端子に任意の周波数ｆ２の第２のクロックＣＫ２を第２
のインバータ手段で位相反転したクロックが供給され、
所定時間遅延した選択信号を生成するシフトレジスタ手
段と、前記ローパスフィルタ手段と前記補間演算処理手
段からの出力データが供給され、これら出力データを前
記シフトレジスタ手段からの前記選択信号に基づき交互
に選択する選択手段と、入力端子に前記選択手段からの
出力データが供給され、動作タイミングとして前記第２
のクロックＣＫ２が供給され、前記選択手段からの出力
データを補正する信号処理手段とを具備する。
【００１７】（第３の構成例）入力端子に入力データが
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、それぞれの入力端子に入力データが供給され、動作
タイミングとしてそれぞれ前記第１のクロックＣＫ１を
第１のインバータ手段で位相反転したクロックが供給さ
れ、それぞれ近接入力データの異なった補間演算処理を
行う第１，第２及び第３の補間演算処理手段と、入力端
子に前記第１のクロックＣＫ１が供給され、クロック入
力端子に任意の周波数ｆ２の第２のクロックＣＫ２を第
２のインバータ手段で位相反転したクロックが供給さ
れ、第１，第２及び第３の遅延時間を有する第１，第２
及び第３の選択信号を生成するシフトレジスタ手段と、
前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号に基づいて順
次選択する第１の選択手段と、前記ローパスフィルタ手
段と前記第１の選択手段からの出力データが供給され、
これら出力データを前記シフトレジスタからの前記第２
の選択信号に基づいて交互に選択する第２の選択手段
と、入力端子に前記第２の選択手段からの出力データが
供給され、動作タイミングとして前記第２のクロックＣ
Ｋ２が供給され、前記第２の選択手段からの出力データ
を補正する信号処理手段とを具備し、前記第２の遅延時
間は第１と第３の遅延時間の間に位置する。
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、それぞれの入力端子に入力データが供給され、動作
タイミングとしてそれぞれ前記第１のクロックＣＫ１を
第１のインバータ手段で位相反転したクロックが供給さ
れ、それぞれ近接入力データの異なった補間演算処理を
行う第１，第２及び第３の補間演算処理手段と、入力端
子に前記第１のクロックＣＫ１が供給され、クロック入
力端子に任意の周波数ｆ２の第２のクロックＣＫ２を第
２のインバータ手段で位相反転したクロックが供給さ
れ、第１，第２及び第３の遅延時間を有する第１，第２
及び第３の選択信号を生成するシフトレジスタ手段と、
前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号に基づいて順
次選択する第１の選択手段と、前記ローパスフィルタ手
段と前記第１の選択手段からの出力データが供給され、
これら出力データを前記シフトレジスタからの前記第２
の選択信号に基づいて交互に選択する第２の選択手段
と、入力端子に前記第２の選択手段からの出力データが
供給され、動作タイミングとして前記第２のクロックＣ
Ｋ２が供給され、前記第２の選択手段からの出力データ
を補正する信号処理手段とを具備し、前記第２の遅延時
間は第１と第３の遅延時間の間に位置する。
【００１８】
（第１の構成例）前記第１のフリップフロップ手段は、
前記入力データを前記第１のクロックＣＫ１の１周期毎
に確定して出力し、この出力データを前記選択手段に供
給する。前記第２のフリップフロップ手段は、前記入力
データを前記第１のクロックＣＫ１を位相反転したクロ
ックの１周期毎に確定して出力し、この出力データを前
記選択手段に供給する。
前記入力データを前記第１のクロックＣＫ１の１周期毎
に確定して出力し、この出力データを前記選択手段に供
給する。前記第２のフリップフロップ手段は、前記入力
データを前記第１のクロックＣＫ１を位相反転したクロ
ックの１周期毎に確定して出力し、この出力データを前
記選択手段に供給する。
【００１９】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
【００２０】前記選択手段は、前記選択信号に基づき、
第１と第２のフリップフロップ手段からの出力を交互に
選択する。
第１と第２のフリップフロップ手段からの出力を交互に
選択する。
【００２１】前記第３のフリップフロップ手段は、前記
選択手段からの出力データを前記第２のクロックＣＫ２
の１周期毎に確定して出力する。
選択手段からの出力データを前記第２のクロックＣＫ２
の１周期毎に確定して出力する。
【００２２】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、遅延手段としてシフトレジスタを
使用すれば足りる。
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、遅延手段としてシフトレジスタを
使用すれば足りる。
【００２３】（第２の構成例）前記補間演算処理手段
は、前記第１のクロックＣＫ１を位相反転したクロック
のタイミングで動作し、近接入力データ間の補間演算処
理を行い、その演算処理データを前記選択手段に供給す
る。前記ローパスフィルタ手段は、前記第１のクロック
ＣＫ１のタイミングで動作し、入力データを前記補間演
算処理手段の周波数帯域に合わせて、前記選択信号に供
給する。
は、前記第１のクロックＣＫ１を位相反転したクロック
のタイミングで動作し、近接入力データ間の補間演算処
理を行い、その演算処理データを前記選択手段に供給す
る。前記ローパスフィルタ手段は、前記第１のクロック
ＣＫ１のタイミングで動作し、入力データを前記補間演
算処理手段の周波数帯域に合わせて、前記選択信号に供
給する。
【００２４】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。
【００２５】前記選択手段は、前記選択信号に基づき、
前記ローパスフィルタ手段と前記補間演算処理手段から
の出力を交互に選択する。
前記ローパスフィルタ手段と前記補間演算処理手段から
の出力を交互に選択する。
【００２６】前記信号処理手段は、前記第２のクロック
ＣＫ２のタイミングで動作し、前記ローパスフィルタ手
段と前記補間演算処理手段で減衰した分を補正して出力
する。
ＣＫ２のタイミングで動作し、前記ローパスフィルタ手
段と前記補間演算処理手段で減衰した分を補正して出力
する。
【００２７】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、入力信号を間引いたり、２重読み
出しを行わず、前記ローパスフィルタ手段と前記補間演
算処理手段からの出力データを選択して出力するので、
滑らかな信号が得られる。更に、遅延手段としてシフト
レジスタを使用すれば足りる。
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、入力信号を間引いたり、２重読み
出しを行わず、前記ローパスフィルタ手段と前記補間演
算処理手段からの出力データを選択して出力するので、
滑らかな信号が得られる。更に、遅延手段としてシフト
レジスタを使用すれば足りる。
【００２８】（第３の構成例）前記第１，第２及び第３
の補間演算処理手段は、それぞれ前記第１のクロックＣ
Ｋ１を位相反転したクロックのタイミングで動作し、近
接入力データの異なった補間演算処理を行い、それら補
間演算処理データを前記第１の選択手段に供給する。
の補間演算処理手段は、それぞれ前記第１のクロックＣ
Ｋ１を位相反転したクロックのタイミングで動作し、近
接入力データの異なった補間演算処理を行い、それら補
間演算処理データを前記第１の選択手段に供給する。
【００２９】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから第１，第２及び第３の遅延時間を有する
第１，第２及び第３の選択信号を生成する。
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから第１，第２及び第３の遅延時間を有する
第１，第２及び第３の選択信号を生成する。
【００３０】前記第１の選択手段は、前記第１と第３の
選択信号に基づき、前記第１，第２及び第３の補間演算
処理手段からの出力データを順次選択して、前記第２の
選択手段に供給する。
選択信号に基づき、前記第１，第２及び第３の補間演算
処理手段からの出力データを順次選択して、前記第２の
選択手段に供給する。
【００３１】前記ローパスフィルタ手段は、前記第１の
クロックＣＫ１のタイミングで動作し、入力データを前
記第１，第２及び第３の補間演算処理手段の周波数帯域
に合わせて、前記第２の選択手段に供給する。
クロックＣＫ１のタイミングで動作し、入力データを前
記第１，第２及び第３の補間演算処理手段の周波数帯域
に合わせて、前記第２の選択手段に供給する。
【００３２】前記第２の選択手段は、前記第２の選択信
号に基づき、前記ローパスフィルタ手段と前記第１の選
択手段からの出力を交互に選択する。
号に基づき、前記ローパスフィルタ手段と前記第１の選
択手段からの出力を交互に選択する。
【００３３】前記信号処理手段は、前記ローパスフィル
タ手段と第１，第２及び第３の補間演算処理手段で減衰
した分を補正して出力する。
タ手段と第１，第２及び第３の補間演算処理手段で減衰
した分を補正して出力する。
【００３４】この第３の構成例は、第２の構成例と比べ
一層滑らかな信号が得られる。
一層滑らかな信号が得られる。
【００３５】
【実施例】図１は、本発明のレート変換装置の第１の実
施例を示す。図２は、図１の回路の各部の信号波形を示
し、同図（ａ）乃至（ｌ）は、図１に示した信号（ａ）
乃至（ｌ）に対応する。この実施例は、１ビットのレー
ト変換装置を示している。５，７，１９は、Ｄタイプフ
リップフロップ回路である。また、１５は、Ｄタイプフ
リップフロップ回路１５1 ，１５2 ，…，１５n を順次
接続して構成されるシフトレジスタである。
施例を示す。図２は、図１の回路の各部の信号波形を示
し、同図（ａ）乃至（ｌ）は、図１に示した信号（ａ）
乃至（ｌ）に対応する。この実施例は、１ビットのレー
ト変換装置を示している。５，７，１９は、Ｄタイプフ
リップフロップ回路である。また、１５は、Ｄタイプフ
リップフロップ回路１５1 ，１５2 ，…，１５n を順次
接続して構成されるシフトレジスタである。
【００３６】入力端子１に入力データ列Ａ乃至Ｎ（図２
（ａ））が供給され、入力端子３に周波数ｆ１の第１の
クロックＣＫ１（図２（ｂ））が供給される。入力デー
タ列Ａ乃至Ｎは、第１のフリップフロップ回路５におい
て、第１のクロックＣＫ１の立上りでラッチされて出力
される（図２（ｄ））。この出力データは、選択回路１
７の一方の入力端子に供給される。
（ａ））が供給され、入力端子３に周波数ｆ１の第１の
クロックＣＫ１（図２（ｂ））が供給される。入力デー
タ列Ａ乃至Ｎは、第１のフリップフロップ回路５におい
て、第１のクロックＣＫ１の立上りでラッチされて出力
される（図２（ｄ））。この出力データは、選択回路１
７の一方の入力端子に供給される。
【００３７】更に入力データ列Ａ乃至Ｎ（図２（ａ））
は、第２のフリップフロップ回路７の入力端子に供給さ
れる。そして、この第２のフリップフロップ回路７のク
ロック入力端子には、第１のクロックＣＫ１を第１のイ
ンバータ回路９で位相反転したクロック（図２（ｃ））
が供給される。これにより、入力データ列Ａ乃至Ｎは、
第２のフリップフロップ回路７において、第１のクロッ
クＣＫ１を位相反転したクロックの立上りでラッチされ
て出力される（図２（ｅ））。この出力データは、選択
回路１７の他方の入力端子に供給されている。第１と第
２のフリップフロップ回路５，７のデータ出力は、１８
０°位相のずれた信号となる。
は、第２のフリップフロップ回路７の入力端子に供給さ
れる。そして、この第２のフリップフロップ回路７のク
ロック入力端子には、第１のクロックＣＫ１を第１のイ
ンバータ回路９で位相反転したクロック（図２（ｃ））
が供給される。これにより、入力データ列Ａ乃至Ｎは、
第２のフリップフロップ回路７において、第１のクロッ
クＣＫ１を位相反転したクロックの立上りでラッチされ
て出力される（図２（ｅ））。この出力データは、選択
回路１７の他方の入力端子に供給されている。第１と第
２のフリップフロップ回路５，７のデータ出力は、１８
０°位相のずれた信号となる。
【００３８】シフトレジスタ１５の第１番目のフリップ
フロップ回路１５1 のデータ入力端子３には、第１のク
ロックＣＫ１が供給されている。フリップフロップ回路
１５1 ，１５2 ，…，１５n のクロック入力端子には、
周波数ｆ２の第２のクロックＣＫ２（図２（ｆ））を第
２のインバータ回路１３で位相反転したクロック（図２
（ｇ））が供給される。
フロップ回路１５1 のデータ入力端子３には、第１のク
ロックＣＫ１が供給されている。フリップフロップ回路
１５1 ，１５2 ，…，１５n のクロック入力端子には、
周波数ｆ２の第２のクロックＣＫ２（図２（ｆ））を第
２のインバータ回路１３で位相反転したクロック（図２
（ｇ））が供給される。
【００３９】第１のクロックＣＫ１と第２のクロックＣ
Ｋ２の位相反転したクロックの変化点の位相関係によ
り、シフトレジスタ１５のフリップフロップ回路１５1
のデータ出力が不安定になる場合がある。これは、第２
のクロックＣＫ２を位相反転したクロックの立上り時に
第１のクロックＣＫ１が変化している場合である。よっ
て、フリップフロップ回路１５1 の出力波形は、図２
（ｈ）のようになる。図２（ｈ）の波形で、斜線を引い
た部分が不安定な箇所である。今図２（ｈ）の波形が、
同図（ｉ）になった場合を考える。図２（ｉ）の波形
が、シフトレジスタ１５によって遅延されるのでシフト
レジスタ１５の最終段のフリップフロップ回路１５n の
データ出力波形は、図２（ｊ）となる。
Ｋ２の位相反転したクロックの変化点の位相関係によ
り、シフトレジスタ１５のフリップフロップ回路１５1
のデータ出力が不安定になる場合がある。これは、第２
のクロックＣＫ２を位相反転したクロックの立上り時に
第１のクロックＣＫ１が変化している場合である。よっ
て、フリップフロップ回路１５1 の出力波形は、図２
（ｈ）のようになる。図２（ｈ）の波形で、斜線を引い
た部分が不安定な箇所である。今図２（ｈ）の波形が、
同図（ｉ）になった場合を考える。図２（ｉ）の波形
が、シフトレジスタ１５によって遅延されるのでシフト
レジスタ１５の最終段のフリップフロップ回路１５n の
データ出力波形は、図２（ｊ）となる。
【００４０】シフトレジスタ１５の出力図２（ｊ）は、
選択回路１７の切換え選択信号となる。選択回路１７
は、この切換え選択信号により、第１と第２のフリップ
フロップ回路５，７の出力データ（図２（ｄ），図２
（ｅ））を交互に選択して出力する（図２（ｋ））。こ
の出力データは、第３のフリップフロップ回路１９の入
力端子に供給される。第３のフリップフロップ回路１９
のクロック入力端子に、第２のクロックＣＫ２（図２
（ｆ））が供給される。これにより、図２（ｋ）の入力
データは、第３のフリップフロップ回路１９において、
第２のクロックの立上りでラッチされて出力し（図２
（ｌ））、出力端子２１に供給される。
選択回路１７の切換え選択信号となる。選択回路１７
は、この切換え選択信号により、第１と第２のフリップ
フロップ回路５，７の出力データ（図２（ｄ），図２
（ｅ））を交互に選択して出力する（図２（ｋ））。こ
の出力データは、第３のフリップフロップ回路１９の入
力端子に供給される。第３のフリップフロップ回路１９
のクロック入力端子に、第２のクロックＣＫ２（図２
（ｆ））が供給される。これにより、図２（ｋ）の入力
データは、第３のフリップフロップ回路１９において、
第２のクロックの立上りでラッチされて出力し（図２
（ｌ））、出力端子２１に供給される。
【００４１】以上により、図２（ｌ）は、第２のクロッ
クＣＫ２のレートの信号となる。
クＣＫ２のレートの信号となる。
【００４２】次に、第３のフリップフロップ回路１９か
ら出力される信号（図２（ｌ））に、図２（ｈ）の不安
定部分に基因する偽信号が含まれない理由と条件を以下
に説明する。
ら出力される信号（図２（ｌ））に、図２（ｈ）の不安
定部分に基因する偽信号が含まれない理由と条件を以下
に説明する。
【００４３】まず選択回路１９の切換え動作は、シフト
レジスタ１５のデータ出力（図２（ｊ））で行い、この
シフトレジスタ１５は第２のクロックＣＫ２の位相反転
したクロック（図２（ｇ））で動作しているので、シフ
トレジスタの最終フリップフロップ回路１５n の動作時
間と選択回路１９の動作時間が短時間であれば、第３の
フリップフロップ回路１９のデータ入力（図２（ｋ））
は、第２のクロックＣＫ２（図２（ｆ））の立上り時に
安定している。
レジスタ１５のデータ出力（図２（ｊ））で行い、この
シフトレジスタ１５は第２のクロックＣＫ２の位相反転
したクロック（図２（ｇ））で動作しているので、シフ
トレジスタの最終フリップフロップ回路１５n の動作時
間と選択回路１９の動作時間が短時間であれば、第３の
フリップフロップ回路１９のデータ入力（図２（ｋ））
は、第２のクロックＣＫ２（図２（ｆ））の立上り時に
安定している。
【００４４】次に第１のクロックＣＫ１（図２（ｂ））
と第２のクロックＣＫ２を位相反転したクロック（図２
（ｇ））の関係であるが、第１のクロックＣＫ１の変化
点で、第２のクロックＣＫ２を位相反転したクロックの
立上りが存在すると、シフトレジスタ１５のフリップフ
ロップ回路１５1 は不安定部分を有した出力を発生する
（図２（ｈ））。この不安定部分は、第１のクロックＣ
Ｋ１と第２のクロックＣＫ２の位相反転したクロックが
安定している場合、周期的に存在する。またフリップフ
ロップ回路１５1 のデータ出力は、ハイレベル期間とロ
ーレベル期間がほぼそろった波形となり、不安定部分は
そのデータ出力の変化点に存在することになる（図２
（ｈ））。
と第２のクロックＣＫ２を位相反転したクロック（図２
（ｇ））の関係であるが、第１のクロックＣＫ１の変化
点で、第２のクロックＣＫ２を位相反転したクロックの
立上りが存在すると、シフトレジスタ１５のフリップフ
ロップ回路１５1 は不安定部分を有した出力を発生する
（図２（ｈ））。この不安定部分は、第１のクロックＣ
Ｋ１と第２のクロックＣＫ２の位相反転したクロックが
安定している場合、周期的に存在する。またフリップフ
ロップ回路１５1 のデータ出力は、ハイレベル期間とロ
ーレベル期間がほぼそろった波形となり、不安定部分は
そのデータ出力の変化点に存在することになる（図２
（ｈ））。
【００４５】そして、第１のクロックＣＫ１と第２のク
ロックＣＫ２の位相反転したクロックの変化点が近い場
合で、第１のクロックＣＫ１の立上りと第２のクロック
ＣＫ２の位相反転したクロックの立上りが揃っていると
きには、第１のフリップフロップ回路１５〜選択回路１
７〜第３のフリップフロップ回路１９の系で動作が不安
定になり、第３のフリップフロップ回路１９のデータ出
力図２（ｌ）に偽信号が発生することになる。逆に第２
のフリップフロップ回路７〜選択回路１７〜第３のフリ
ップフロップ回路１９の系ならば動作が安定し偽信号が
発生しない。
ロックＣＫ２の位相反転したクロックの変化点が近い場
合で、第１のクロックＣＫ１の立上りと第２のクロック
ＣＫ２の位相反転したクロックの立上りが揃っていると
きには、第１のフリップフロップ回路１５〜選択回路１
７〜第３のフリップフロップ回路１９の系で動作が不安
定になり、第３のフリップフロップ回路１９のデータ出
力図２（ｌ）に偽信号が発生することになる。逆に第２
のフリップフロップ回路７〜選択回路１７〜第３のフリ
ップフロップ回路１９の系ならば動作が安定し偽信号が
発生しない。
【００４６】第１のクロックＣＫ１の立下りと第２のク
ロックＣＫ２の位相反転したクロックの立上りがそろっ
ている場合には、第１のフリップフロップ回路５〜選択
回路１７〜第３のフリップフロップ回路１９の系の動作
が安定し、第３のフリップフロップ回路１９のデータ出
力に偽信号が発生しない。第２のフリップフロップ回路
７〜選択回路１７〜第３のフリップフロップ回路１９の
系で動作が不安定になり、第３のフリップフロップ回路
１９のデータ出力に偽信号が発生することになる。
ロックＣＫ２の位相反転したクロックの立上りがそろっ
ている場合には、第１のフリップフロップ回路５〜選択
回路１７〜第３のフリップフロップ回路１９の系の動作
が安定し、第３のフリップフロップ回路１９のデータ出
力に偽信号が発生しない。第２のフリップフロップ回路
７〜選択回路１７〜第３のフリップフロップ回路１９の
系で動作が不安定になり、第３のフリップフロップ回路
１９のデータ出力に偽信号が発生することになる。
【００４７】更に、シフトレジスタ１５の最終段のフリ
ップフロップ回路１５n の出力信号（図２（ｊ））の変
化点がフリップフロップ回路１５1 のハイレベル又はロ
ーレベル期間の中心付近にくれば、第１のフリップフロ
ップ回路５〜選択回路１７〜第３のフリップフロップ回
路１９の系、第２のフリップフロップ回路７〜選択回路
１７〜第３のフリップフロップ回路１９の系とも動作が
安定である。そこで、フリップフロップ回路１５n の出
力信号（図２（ｊ））の変化点が、フリップフロップ回
路１５1 のハイレベル又はローレベル期間の中心付近に
来るよう、シフトレジスタ１５の遅延時間Ｔｄを決めて
やればよい。
ップフロップ回路１５n の出力信号（図２（ｊ））の変
化点がフリップフロップ回路１５1 のハイレベル又はロ
ーレベル期間の中心付近にくれば、第１のフリップフロ
ップ回路５〜選択回路１７〜第３のフリップフロップ回
路１９の系、第２のフリップフロップ回路７〜選択回路
１７〜第３のフリップフロップ回路１９の系とも動作が
安定である。そこで、フリップフロップ回路１５n の出
力信号（図２（ｊ））の変化点が、フリップフロップ回
路１５1 のハイレベル又はローレベル期間の中心付近に
来るよう、シフトレジスタ１５の遅延時間Ｔｄを決めて
やればよい。
【００４８】前記遅延時間Ｔｄは、第１と第２のクロッ
クＣＫ１，ＣＫ２の周波数ｆ１，ｆ２により演算でき、
略前記［数１］から求められる。
クＣＫ１，ＣＫ２の周波数ｆ１，ｆ２により演算でき、
略前記［数１］から求められる。
【００４９】よって、［数１］より得られる遅延時間Ｔ
ｄを、シフトレジスタ１５において実現すれば、選択回
路１７の出力データは、常に第２のクロックＣＫ２（図
２（ｆ））の立上り時に安定したデータ列になる。
ｄを、シフトレジスタ１５において実現すれば、選択回
路１７の出力データは、常に第２のクロックＣＫ２（図
２（ｆ））の立上り時に安定したデータ列になる。
【００５０】また、第２のインバータ回路１３を取り除
いて、第２のクロックＣＫ２をシフトレジスタ１５のク
ロック入力端子に供給し、代りにシフトレジスタ１５の
出力をインバータ回路を介して選択回路１７に供給して
も良い。
いて、第２のクロックＣＫ２をシフトレジスタ１５のク
ロック入力端子に供給し、代りにシフトレジスタ１５の
出力をインバータ回路を介して選択回路１７に供給して
も良い。
【００５１】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるために動作が安定した
レート変換装置を提供することができる。
くて済み、逓信回路が不要であるために動作が安定した
レート変換装置を提供することができる。
【００５２】尚、本出願の同一発明者、同一出願人に係
る特願平５−１１８２２８号のような数ｎｓ単位の遅延
素子は必要としない。
る特願平５−１１８２２８号のような数ｎｓ単位の遅延
素子は必要としない。
【００５３】入力端子１に入力されるデータ列がｎビッ
ト信号である場合、第１，第２及び第３のフリップフロ
ップ回路５，７，１９並びに選択回路をｎ個並列に接続
すればよい。
ト信号である場合、第１，第２及び第３のフリップフロ
ップ回路５，７，１９並びに選択回路をｎ個並列に接続
すればよい。
【００５４】図３は、本発明のレート変換装置の第２の
実施例を示す。図４に、図３の回路の一部の信号波形を
示し、同図（ａ）（ｂ）は、図３に示した信号（ａ）
（ｂ）に対応する。
実施例を示す。図４に、図３の回路の一部の信号波形を
示し、同図（ａ）（ｂ）は、図３に示した信号（ａ）
（ｂ）に対応する。
【００５５】入力端子１に、図２（ａ）のようなデータ
列（図４（ａ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と補間演算処理回路２３に供給される。入
力端子３に、周波数ｆ１の第１のクロックＣＫ１が供給
される。入力端子１１に、周波数ｆ２の第２のクロック
ＣＫ２が供給される。
列（図４（ａ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と補間演算処理回路２３に供給される。入
力端子３に、周波数ｆ１の第１のクロックＣＫ１が供給
される。入力端子１１に、周波数ｆ２の第２のクロック
ＣＫ２が供給される。
【００５６】補間演算処理回路２３は、第１のインバー
タ回路２５により第１のクロックＣＫ１の位相を反転し
たクロックのタイミングで動作し、例えば図４（ｂ）に
示す如く隣接するデータを演算し、選択回路３１の一方
の入力端子に供給する。
タ回路２５により第１のクロックＣＫ１の位相を反転し
たクロックのタイミングで動作し、例えば図４（ｂ）に
示す如く隣接するデータを演算し、選択回路３１の一方
の入力端子に供給する。
【００５７】ローパスフィルタ（ＬＰＦ）回路２１は、
第１のクロックＣＫ１のタイミングで動作し、入力デー
タを補間演算処理回路２３の周波数帯域に合わせた信号
に変えて、選択回路３１の他方の入力端子に供給する。
これによりレート変換後の信号帯域が変化するのを防止
する。
第１のクロックＣＫ１のタイミングで動作し、入力デー
タを補間演算処理回路２３の周波数帯域に合わせた信号
に変えて、選択回路３１の他方の入力端子に供給する。
これによりレート変換後の信号帯域が変化するのを防止
する。
【００５８】ローパスフィルタ（ＬＰＦ）回路２１と補
間演算処理回路２３の出力データは、異なった信号でか
つ第１のクロックＣＫ１のレートを有している。そし
て、互いにその変化点は、１８０°位相がずれているも
のとする。
間演算処理回路２３の出力データは、異なった信号でか
つ第１のクロックＣＫ１のレートを有している。そし
て、互いにその変化点は、１８０°位相がずれているも
のとする。
【００５９】図１の場合と同様、Ｄタイプフリップフロ
ップ回路を順次接続してシフトレジスタ２９を設ける。
このシフトレジスタ２９のデータ入力端子には、第１の
クロックＣＫ１が入力され、クロック入力端子には、第
２のインバータ回路２７により第２のクロックＣＫ２を
位相反転したクロックが入力される。このシフトレジス
タ２９は、図１のシフトレジスタ１５と同様、上記［数
１］で示す遅延時間を有する選択信号を生成し、選択回
路３１に供給する。
ップ回路を順次接続してシフトレジスタ２９を設ける。
このシフトレジスタ２９のデータ入力端子には、第１の
クロックＣＫ１が入力され、クロック入力端子には、第
２のインバータ回路２７により第２のクロックＣＫ２を
位相反転したクロックが入力される。このシフトレジス
タ２９は、図１のシフトレジスタ１５と同様、上記［数
１］で示す遅延時間を有する選択信号を生成し、選択回
路３１に供給する。
【００６０】選択回路３１は、前記選択信号により、ロ
ーパスフィルタ（ＬＰＦ）回路２１と補間演算処理回路
２３の出力データを交互に選択し、次段の信号処理回路
３４に供給する。
ーパスフィルタ（ＬＰＦ）回路２１と補間演算処理回路
２３の出力データを交互に選択し、次段の信号処理回路
３４に供給する。
【００６１】信号処理回路３４は、第２のクロックＣＫ
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と補間演算処理回路２３で減衰した部分
の補正を行い、第２のクロックＣＫ２にレート変換した
データを出力端子２１に供給する。尚、信号処理回路３
４の入力データは、常に第２のクロックＣＫ２の立上り
時に安定したデータ列になっている。
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と補間演算処理回路２３で減衰した部分
の補正を行い、第２のクロックＣＫ２にレート変換した
データを出力端子２１に供給する。尚、信号処理回路３
４の入力データは、常に第２のクロックＣＫ２の立上り
時に安定したデータ列になっている。
【００６２】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるため動作が安定したレ
ート変換装置を得ることができる。
くて済み、逓信回路が不要であるため動作が安定したレ
ート変換装置を得ることができる。
【００６３】本実施例において、第２のインバータ回路
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ２９のクロック入力端子に供給し、代わりにシフト
レジスタ２９の出力をインバータ回路を介して選択回路
３１に供給しても良い。また、第１のインバータ回路２
５は、補間演算処理回路２３側でなく、ローパスフィル
タ（ＬＰＦ）回路２１側に設けてもよい。
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ２９のクロック入力端子に供給し、代わりにシフト
レジスタ２９の出力をインバータ回路を介して選択回路
３１に供給しても良い。また、第１のインバータ回路２
５は、補間演算処理回路２３側でなく、ローパスフィル
タ（ＬＰＦ）回路２１側に設けてもよい。
【００６４】また、本出願の同一発明者、同一出願人に
係る特願平５−１１８２２８号と異なり入力データを間
引いたり、２重読み出しを行わず、ローパスフィルタ
（ＬＰＦ）回路２１と補間演算処理回路２３からの出力
データを選択して出力するので、滑らかな信号が得られ
る。更に、数ｎｓ単位の遅延素子を必要としない。
係る特願平５−１１８２２８号と異なり入力データを間
引いたり、２重読み出しを行わず、ローパスフィルタ
（ＬＰＦ）回路２１と補間演算処理回路２３からの出力
データを選択して出力するので、滑らかな信号が得られ
る。更に、数ｎｓ単位の遅延素子を必要としない。
【００６５】図５は、本発明のレート変換装置の第３の
実施例を示す。図６，７は、図５の回路の一部の信号波
形を示し、それら図の（ａ）乃至（ｋ）は、図５に示し
た信号（ａ）乃至（ｋ）に対応する。
実施例を示す。図６，７は、図５の回路の一部の信号波
形を示し、それら図の（ａ）乃至（ｋ）は、図５に示し
た信号（ａ）乃至（ｋ）に対応する。
【００６６】まず本実施例が、第２の実施例と異なる点
は、３種類の補間演算処理回路４１，４３，４５を用い
て、補間期間に３種類の補間演算データを切り換え、更
に補間期間とローパスフィルタ（ＬＰＦ）２１の出力の
期間の比を変化された点である。以下詳細に説明する。
は、３種類の補間演算処理回路４１，４３，４５を用い
て、補間期間に３種類の補間演算データを切り換え、更
に補間期間とローパスフィルタ（ＬＰＦ）２１の出力の
期間の比を変化された点である。以下詳細に説明する。
【００６７】入力端子１に、図２（ａ）のようなデータ
列（図７（ｆ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と、第１，第２及び第３の補間演算処理回
路４１，４３，４５とにそれぞれ供給される。入力端子
３に、周波数ｆ１の第１のクロックＣＫ１が供給され
る。入力端子１１に、周波数ｆ２の第２のクロックＣＫ
２が供給される。
列（図７（ｆ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と、第１，第２及び第３の補間演算処理回
路４１，４３，４５とにそれぞれ供給される。入力端子
３に、周波数ｆ１の第１のクロックＣＫ１が供給され
る。入力端子１１に、周波数ｆ２の第２のクロックＣＫ
２が供給される。
【００６８】第１，第２及び第３の補間演算処理回路４
１，４３，４５は、第１のインバータ回路２５により第
１のクロックＣＫ１を位相を反転したクロックのタイミ
ングで動作する。そして、第１，第２及び第３の補間演
算処理回路４１，４３，４５は、例えば図７（ｇ）
（ｈ）（ｉ）に示す如く、隣接するデータの異なった演
算を行い、それら演算結果を第１の選択回路４７に供給
する。
１，４３，４５は、第１のインバータ回路２５により第
１のクロックＣＫ１を位相を反転したクロックのタイミ
ングで動作する。そして、第１，第２及び第３の補間演
算処理回路４１，４３，４５は、例えば図７（ｇ）
（ｈ）（ｉ）に示す如く、隣接するデータの異なった演
算を行い、それら演算結果を第１の選択回路４７に供給
する。
【００６９】図１の場合と同様、Ｄタイプフリップフロ
ップ回路を順次接続してシフトレジスタ１５を設ける。
このシフトレジスタ１５の第１番目のフリップフロップ
回路１５1 のデータ入力端子には、第１のクロックＣＫ
１が供給されている。フリップフロップ回路１５1 ，１
５2 ，…，１５l ，…，１５O ，…，１５R ，…，１５
Z のクロック入力端子には、周波数ｆ２の第２のクロッ
クＣＫ２を第２のインバータ回路２７で位相反転したク
ロックが供給される。第１の遅延時間を有する選択信号
（図６（ａ））をフリップフロップ回路１５l の出力端
から、第３の遅延時間を有する選択信号（図６（ｄ））
をフリップフロップ回路１５Z の出力端から、それぞれ
取り出し、第１の選択回路４７に供給する。第１の選択
回路４７は、両選択信号（図６（ａ），（ｂ））に基づ
き、第１，第２及び第３の補間演算処理回路４１，４
３，４５の出力データ（図７（ｇ）（ｈ）（ｉ））を順
次出力し一系統のデータとする（図５（ｊ））。第１の
選択回路４７の出力データ（図５（ｊ））は、第２の選
択回路３１の一方の入力端子に供給される。
ップ回路を順次接続してシフトレジスタ１５を設ける。
このシフトレジスタ１５の第１番目のフリップフロップ
回路１５1 のデータ入力端子には、第１のクロックＣＫ
１が供給されている。フリップフロップ回路１５1 ，１
５2 ，…，１５l ，…，１５O ，…，１５R ，…，１５
Z のクロック入力端子には、周波数ｆ２の第２のクロッ
クＣＫ２を第２のインバータ回路２７で位相反転したク
ロックが供給される。第１の遅延時間を有する選択信号
（図６（ａ））をフリップフロップ回路１５l の出力端
から、第３の遅延時間を有する選択信号（図６（ｄ））
をフリップフロップ回路１５Z の出力端から、それぞれ
取り出し、第１の選択回路４７に供給する。第１の選択
回路４７は、両選択信号（図６（ａ），（ｂ））に基づ
き、第１，第２及び第３の補間演算処理回路４１，４
３，４５の出力データ（図７（ｇ）（ｈ）（ｉ））を順
次出力し一系統のデータとする（図５（ｊ））。第１の
選択回路４７の出力データ（図５（ｊ））は、第２の選
択回路３１の一方の入力端子に供給される。
【００７０】ローパスフィルタ（ＬＰＦ）回路２１は、
第１のクロックＣＫ１のタイミングで動作し、入力デー
タ（図７（ｆ））を第１，第２及び第３の補間演算処理
回路４１，４３，４５の周波数帯域に合わせた信号に変
えて（ｆ′）、第２の選択回路３１に供給する。これに
よりレート変換後の信号帯域が変化するのを防止する。
第１のクロックＣＫ１のタイミングで動作し、入力デー
タ（図７（ｆ））を第１，第２及び第３の補間演算処理
回路４１，４３，４５の周波数帯域に合わせた信号に変
えて（ｆ′）、第２の選択回路３１に供給する。これに
よりレート変換後の信号帯域が変化するのを防止する。
【００７１】シフトレジスタ１５のフリップフロップ回
路１５O より、前記第１の遅延時間より大きく前記第３
の遅延時間より小さい遅延時間を有する選択信号（図６
（ｂ））を取り出す。シフトレジスタ１５のフリップフ
ロップ回路１５R より、図６（ｂ）の遅延時間より大き
く、前記第３の遅延時間より小さい遅延時間を有する選
択信号（図６（ｃ））を取り出す。ＯＲ回路４９は、フ
リップフロップ回路１５O と１５k からの選択信号（図
６（ｂ），（ｃ））のＯＲを取り、第２の選択回路３１
の切り換え制御用の選択信号（図６（ｅ））となる。図
６（ｅ）の選択信号は、上記［数１］で示す第２の遅延
時間Ｔｄとなる。尚、図６（ｅ）の選択信号の第２の遅
延時間Ｔｄは、フリップフロップ回路１５O と１５k か
ら得られる図６（ｂ）と図６（ｃ）の両選択信号の遅延
時間の真中に位置する。
路１５O より、前記第１の遅延時間より大きく前記第３
の遅延時間より小さい遅延時間を有する選択信号（図６
（ｂ））を取り出す。シフトレジスタ１５のフリップフ
ロップ回路１５R より、図６（ｂ）の遅延時間より大き
く、前記第３の遅延時間より小さい遅延時間を有する選
択信号（図６（ｃ））を取り出す。ＯＲ回路４９は、フ
リップフロップ回路１５O と１５k からの選択信号（図
６（ｂ），（ｃ））のＯＲを取り、第２の選択回路３１
の切り換え制御用の選択信号（図６（ｅ））となる。図
６（ｅ）の選択信号は、上記［数１］で示す第２の遅延
時間Ｔｄとなる。尚、図６（ｅ）の選択信号の第２の遅
延時間Ｔｄは、フリップフロップ回路１５O と１５k か
ら得られる図６（ｂ）と図６（ｃ）の両選択信号の遅延
時間の真中に位置する。
【００７２】第２の選択回路３１は、ＯＲ回路４９から
の選択信号（図６（ｅ））に基づき、ローパスフィルタ
（ＬＰＦ）回路２１の出力データ（ｆ′）と第１の選択
回路４７の出力データ（図６（ｊ））を交互に選択し
（図６（ｋ））、次段の信号処理回路３４に供給する。
図６（ｋ）のデータの内補間期間には、第１，第２及び
第３の補間演算処理回路４１，４３，４５の各出力デー
タ（図７（ｇ），（ｈ），（ｉ））が１／３の間隔で挿
入されている。
の選択信号（図６（ｅ））に基づき、ローパスフィルタ
（ＬＰＦ）回路２１の出力データ（ｆ′）と第１の選択
回路４７の出力データ（図６（ｊ））を交互に選択し
（図６（ｋ））、次段の信号処理回路３４に供給する。
図６（ｋ）のデータの内補間期間には、第１，第２及び
第３の補間演算処理回路４１，４３，４５の各出力デー
タ（図７（ｇ），（ｈ），（ｉ））が１／３の間隔で挿
入されている。
【００７３】信号処理回路３４は、第２のクロックＣＫ
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と第１，第２及び第３の補間演算処理回
路４１，４３，４５で減衰した部分の補正を行い、第２
のクロックＣＫ２にレート変換したデータを出力端子２
１に供給する。尚、信号処理回路３４の入力データは、
常に第２のクロックＣＫ２の立上り時に安定したデータ
列になっている。
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と第１，第２及び第３の補間演算処理回
路４１，４３，４５で減衰した部分の補正を行い、第２
のクロックＣＫ２にレート変換したデータを出力端子２
１に供給する。尚、信号処理回路３４の入力データは、
常に第２のクロックＣＫ２の立上り時に安定したデータ
列になっている。
【００７４】本実施例において、第２のインバータ回路
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ１５のクロック入力端子に供給し、代りにフリップ
フロップ回路１５l ，１５d からの各選択信号をインバ
ータ回路を介して第１の選択回路４７に供給してよい。
更にフリップフロップ回路１５O と１５R からの各選択
信号又はＯＲ回路４９からの選択信号をインバータ回路
を介して第２の選択回路３１に供給してもよい。また、
第１のインバータ回路２は、第１乃至第３の補間演算処
理回路４１，４３，４５側でなく、ローパスフィルタ
（ＬＰＦ）回路２１側に設けてもよい。
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ１５のクロック入力端子に供給し、代りにフリップ
フロップ回路１５l ，１５d からの各選択信号をインバ
ータ回路を介して第１の選択回路４７に供給してよい。
更にフリップフロップ回路１５O と１５R からの各選択
信号又はＯＲ回路４９からの選択信号をインバータ回路
を介して第２の選択回路３１に供給してもよい。また、
第１のインバータ回路２は、第１乃至第３の補間演算処
理回路４１，４３，４５側でなく、ローパスフィルタ
（ＬＰＦ）回路２１側に設けてもよい。
【００７５】本実施例は、第２の実施例の効果に加え
て、更に一層滑らかな出力データを得ることができる。
て、更に一層滑らかな出力データを得ることができる。
【００７６】
【発明の効果】本発明によれば、回路規模が小さく済
み、逓信回路が不要であるため動作が安定したレート変
換装置を得ることができる。また、遅延手段としてシフ
トレジスタで足り、数ｎｓ単位の遅延素子は必要としな
い。
み、逓信回路が不要であるため動作が安定したレート変
換装置を得ることができる。また、遅延手段としてシフ
トレジスタで足り、数ｎｓ単位の遅延素子は必要としな
い。
【００７７】更に、第２及び第３の実施例では、入力デ
ータを間引いたり、２重読み出しを行わず、ローパスフ
ィルタ回路と補間演算処理回路からの出力データを選択
して出力するので、滑らかな信号が得られる。
ータを間引いたり、２重読み出しを行わず、ローパスフ
ィルタ回路と補間演算処理回路からの出力データを選択
して出力するので、滑らかな信号が得られる。
【図１】本発明のレート変換装置の第１の実施例を示す
図である。
図である。
【図２】図１の回路の各部の信号波形を示す図である。
【図３】本発明のレート変換装置の第２の実施例を示す
図である。
図である。
【図４】図３の回路の一部の信号波形を示す図である。
【図５】本発明のレート変換装置の第３の実施例を示す
図である。
図である。
【図６】図５の回路の各部の信号波形を示す図である。
【図７】図５の回路の一部の信号波形を示す図である。
【図８】従来のレート変換装置を示す図である。
【図９】図８の回路の各部の信号波形を示す図である。
５…第１のフリップフロップ回路、７…第２のフリップ
フロップ回路、９…第１のインバータ回路、１３…第２
のインバータ回路、１５…シフトレジスタ、１７…選択
回路、１９…第３のフリップフロップ回路、２１…ロー
パスフィルタ（ＬＰＦ）回路、２３…補間演算処理回
路、２５…第１のインバータ回路、２７…第２のインバ
ータ回路、２９…シフトレジスタ、３１…選択回路、３
４…信号処理回路、４１…第１の補間演算処理回路、４
３…第２の補間演算処理回路、４５…第３の補間演算処
理回路、４７…第１の選択回路、４９…ＯＲ回路。
フロップ回路、９…第１のインバータ回路、１３…第２
のインバータ回路、１５…シフトレジスタ、１７…選択
回路、１９…第３のフリップフロップ回路、２１…ロー
パスフィルタ（ＬＰＦ）回路、２３…補間演算処理回
路、２５…第１のインバータ回路、２７…第２のインバ
ータ回路、２９…シフトレジスタ、３１…選択回路、３
４…信号処理回路、４１…第１の補間演算処理回路、４
３…第２の補間演算処理回路、４５…第３の補間演算処
理回路、４７…第１の選択回路、４９…ＯＲ回路。
Claims (14)
- 【請求項１】 入力端子に入力データが供給され、クロ
ック入力端子に任意の周波数ｆ１の第１のクロックＣＫ
１が供給され、この第１のクロックＣＫ１の１周期毎に
確定されたデータ出力を得る第１のフリップフロップ手
段と、 入力端子に前記入力データが供給され、クロック入力端
子に前記第１のクロックＣＫ１を第１のインバータ手段
で位相反転したクロックが供給され、この位相置反転さ
れたクロックの１周期毎に確定された出力を得る第２の
フリップフロップ手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記第１及び第２のフリップフロップ手段からの出力デ
ータが供給され、これら出力データを前記シフトレジス
タ手段からの前記選択信号に基づき交互に選択する選択
手段と、 入力端子に前記選択手段からの出力データが供給され、
クロック入力端子に前記第２のクロックＣＫ２が供給さ
れ、この第２のクロックＣＫ２の１周期毎に確定された
データ出力を得る第３のフリップフロップ手段とを具備
したことを特徴とするレート変換装置。 - 【請求項２】 前記シフトレジスタ手段の遅延時間Ｔｄ
は、略［数１］から求められる値であることを特徴とす
る請求項１記載のレート変換装置。 【数１】 - 【請求項３】 前記第１，第２及び第３のフリップフロ
ップ手段はｎビット並列に処理するｎビットフリップフ
ロップ手段であり、前記選択手段はｎ個並列接続された
ものからなることを特徴とする請求項１又は２記載のレ
ート変換装置。 - 【請求項４】 入力端子に入力データが供給され、クロ
ック入力端子に任意の周波数ｆ１の第１のクロックＣＫ
１が供給され、この第１のクロックＣＫ１の１周期毎に
確定されたデータ出力を得る第１のフリップフロップ手
段と、 入力端子に前記入力データが供給され、クロック入力端
子に前記第１のクロックＣＫ１を第１のインバータ手段
で位相反転したクロックが供給され、この位相反転され
たクロックの１周期毎に確定されたデータ出力を得る第
２のフリップフロップ手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記第１及び第２のフリップフロップ手段からの出力デ
ータが供給され、これら出力データを前記シフトレジス
タ手段からの選択信号を第２のインバータ手段で位相反
転した信号に基づき交互に選択する選択手段と、 入力端子に前記選択手段からの出力データが供給され、
クロック入力端子に前記第２のクロックＣＫ２が供給さ
れ、この第２のクロックＣＫ２の１周期毎に確定された
データ出力を得る第３のフリップフロップ手段とを具備
したことを特徴とするレート変換装置。 - 【請求項５】 前記シフトレジスタ回路の遅延時間Ｔｄ
は、略前記［数１］から求められる値であることを特徴
とする請求項４記載のレート変換装置。 - 【請求項６】 前記第１，第２及び第３のフリップフロ
ップ手段はｎビット並列に処理するｎビットフリップフ
ロップ回路であり、前記選択手段はｎ個並列接続された
ものからなることを特徴とする請求項４又は５記載のレ
ート変換装置。 - 【請求項７】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給されるローパスフィルタ手段と、 入力端子に入力データが供給され、動作タイミングとし
て前記第１のクロックＣＫ１を第１のインバータ手段で
位相反転したクロックが供給され、近接入力データ間の
補間演算処理を行う補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記ローパスフィルタ手段と前記補間演算処理手段から
の出力データが供給され、これら出力データを前記シフ
トレジスタ手段からの前記選択信号に基づき交互に選択
する選択手段と、 入力端子に前記選択手段からの出力データが供給され、
動作タイミングとして前記第２のクロックＣＫ２が供給
され、前記選択手段からの出力データを補正する信号処
理手段とを具備したことを特徴とするレート変換装置。 - 【請求項８】 前記シフトレジスタ手段の遅延時間Ｔｄ
は、略前記［数１］から求められる値であることを特徴
とする請求項７記載のレート変換装置。 - 【請求項９】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給されるローパスフィルタ手段と、 入力端子に入力データが供給され、動作タイミングとし
て前記第１のクロックＣＫ１を第１のインバータ手段で
位相反転したクロックが供給され、近接入力データ間の
補間演算処理を行う補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックが供
給され、所定時間遅延した選択信号を生成するシフトレ
ジスタ手段と、 前記ローパスフィルタ手段と前記補間演算処理手段から
の出力データが供給され、これら出力データを前記シフ
トレジスタ回路からの選択信号を第２のインバータ手段
で位相反転した信号に基づき交互に選択する選択手段
と、 入力端子に前記選択手段からの出力データが供給され、
動作タイミングとして前記第２のクロックＣＫ２が供給
され、前記選択手段からの出力データを補正する信号処
理手段とを具備したことを特徴とするレート変換装置。 - 【請求項１０】 前記シフトレジスタ手段の遅延時間Ｔ
ｄは、略前記［数１］から求められる値であることを特
徴とする請求項９記載のレート変換装置。 - 【請求項１１】 入力端子に入力データが供給され、動
作タイミングとして任意の周波数ｆ１の第１のクロック
ＣＫ１が供給されるローパスフィルタ手段と、 それぞれの入力端子に入力データが供給され、動作タイ
ミングとしてそれぞれ前記第１のクロックＣＫ１を第１
のインバータ手段で位相反転したクロックが供給され、
それぞれ近接入力データの異なった補間演算処理を行う
第１，第２及び第３の補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、第１，第２及び第３の遅延時間を有する第１，
第２及び第３の選択信号を生成するシフトレジスタ手段
と、 前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号に基づいて順
次選択する第１の選択手段と、 前記ローパスフィルタ手段と前記第１の選択手段からの
出力データが供給され、これら出力データを前記シフト
レジスタからの前記第２の選択信号に基づいて交互に選
択する第２の選択手段と、 入力端子に前記第２の選択手段からの出力データが供給
され、動作タイミングとして前記第２のクロックＣＫ２
が供給され、前記第２の選択手段からの出力データを補
正する信号処理手段とを具備し、 前記第２の遅延時間は第１と第３の遅延時間の間に位置
することを特徴とするレート変換装置。 - 【請求項１２】 前記シフトレジスタ手段の前記第２の
遅延時間Ｔｄは、略前記［数１］から求められる値であ
ることを特徴とする請求項１１記載のレート変換装置。 - 【請求項１３】 入力端子に入力データが供給され、動
作タイミングとして任意の周波数ｆ１の第１のクロック
ＣＫ１が供給されるローパスフィルタ手段と、 それぞれの入力端子に入力データが供給され、動作タイ
ミングとしてそれぞれ前記第１のクロックＣＫ１を第１
のインバータ手段で位相反転したクロックが供給され、
それぞれ近接入力データの異なった補間演算処理を行う
第１，第２及び第３補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２が供給され、第１，第２及び第３の遅延時間を有する
第１，第２及び第３の選択信号を生成するシフトレジス
タ手段と、 前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号をそれぞれ第
２及び第４のインバータ手段で位相反転した選択信号に
基づいて順次選択する第１の選択手段と、 前記ローパスフィルタ手段と前記第１の選択手段からの
出力データが供給され、これら出力データを前記シフト
レジスタ手段からの前記第２の選択信号を第３のインバ
ータ手段で位相反転した選択信号に基づいて交互に選択
する第２の選択手段と、 入力端子に前記第２の選択手段からの出力データが供給
され、動作タイミングとして前記第２のクロックＣＫ２
が供給され、前記第２の選択手段からの出力データを補
正する信号処理手段とを具備し、 前記第２の遅延時間は、前記第１と第３の遅延時の間に
位置することを特徴とするレート変換装置。 - 【請求項１４】 前記シフトレジスタの前記第２の遅延
時間Ｔｄは、略前記［数１］から求められる値であるこ
とを特徴とする請求項１３記載のレート変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07673694A JP3434565B2 (ja) | 1994-04-15 | 1994-04-15 | レート変換装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07673694A JP3434565B2 (ja) | 1994-04-15 | 1994-04-15 | レート変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288779A true JPH07288779A (ja) | 1995-10-31 |
| JP3434565B2 JP3434565B2 (ja) | 2003-08-11 |
Family
ID=13613884
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111211774A (zh) * | 2018-11-21 | 2020-05-29 | 英业达科技有限公司 | 除弹跳电路 |
-
1994
- 1994-04-15 JP JP07673694A patent/JP3434565B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111211774A (zh) * | 2018-11-21 | 2020-05-29 | 英业达科技有限公司 | 除弹跳电路 |
| CN111211774B (zh) * | 2018-11-21 | 2023-12-26 | 英业达科技有限公司 | 除弹跳电路 |
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| Publication number | Publication date |
|---|---|
| JP3434565B2 (ja) | 2003-08-11 |
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