TWI813062B - 時脈重整電路模組、訊號傳輸系統及訊號傳輸方法 - Google Patents

時脈重整電路模組、訊號傳輸系統及訊號傳輸方法 Download PDF

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Abstract

一種時脈重整電路模組、訊號傳輸系統及訊號傳輸方法。時脈重整電路模組包括路徑控制電路與多路徑訊號傳輸電路。多路徑訊號傳輸電路包括多個並列訊號傳輸路徑。路徑控制電路用以在上游裝置與下游裝置執行交握操作之期間，控制多路徑訊號傳輸電路基於所述多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸。在交握操作結束後，路徑控制電路更用以控制多路徑訊號傳輸電路基於所述多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸。

Description

時脈重整電路模組、訊號傳輸系統及訊號傳輸方法
本發明是有關於一種訊號傳輸電路，且特別是有關於一種時脈重整電路模組、訊號傳輸系統及訊號傳輸方法。
隨著印刷電路板上的訊號傳輸速度越來越快，訊號在傳輸過程中產生的衰減也越來越嚴重。因此，實務上往往會在上游元件(upstream component)與下游元件(downstream component)之間加入時脈重整器(Retimer)，以延長訊號傳輸距離。然而，在並列訊號傳輸路徑上增加時脈重整器，雖然可延長訊號傳輸距離，但也會相應增加資料傳輸的延遲時間。因此，如何在延長訊號傳輸距離的同時盡可能減少訊號的傳輸延遲，實為相關領域技術人員所致力研究的課題之一。
本發明提供一種時脈重整電路模組、訊號傳輸系統及訊號傳輸方法，可在延長訊號傳輸距離的同時盡可能減少訊號的傳輸延遲。
本發明的範例實施例提供一種時脈重整電路模組，其適於執行上游裝置與下游裝置之間的訊號傳輸。所述時脈重整電路模組包括路徑控制電路與多路徑訊號傳輸電路。所述多路徑訊號傳輸電路耦接至所述路徑控制電路。所述多路徑訊號傳輸電路包括多個並列訊號傳輸路徑。所述路徑控制電路用以在所述上游裝置與所述下游裝置執行交握操作之期間，控制所述多路徑訊號傳輸電路基於所述多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的所述訊號傳輸。在所述交握操作結束後，所述路徑控制電路更用以控制所述多路徑訊號傳輸電路基於所述多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的所述訊號傳輸。
在本發明的一範例實施例中，所述交握操作用以設定所述上游裝置與所述下游裝置的至少其中之一的等化器之參數。
在本發明的一範例實施例中，所述第一並列訊號傳輸路徑的訊號延遲高於所述第二並列訊號傳輸路徑的訊號延遲。
在本發明的一範例實施例中，所述第一並列訊號傳輸路徑包含多個第一平行訊號通道，所述第二並列訊號傳輸路徑包含多個第二平行訊號通道，且所述多個第一平行訊號通道的總數不同於所述多個第二平行訊號通道的總數。
在本發明的一範例實施例中，經由所述第一並列訊號傳輸路徑傳輸的訊號的頻率不同於經由所述第二並列訊號傳輸路徑傳輸的訊號的頻率。
在本發明的一範例實施例中，所述路徑控制電路更用以偵測所述上游裝置與所述下游裝置之間執行的所述交握操作的開始與結束。
在本發明的一範例實施例中，所述時脈重整電路模組更包括訊號接收電路與訊號輸出電路。所述訊號接收電路耦接至所述多路徑訊號傳輸電路。所述訊號輸出電路耦接至所述多路徑訊號傳輸電路。所述訊號接收電路用以接收第一訊號並輸出第二訊號。所述路徑控制電路更用以導通所述多個並列訊號傳輸路徑的其中之一作為目標並列訊號傳輸路徑。所述多路徑訊號傳輸電路更用以基於所述目標並列訊號傳輸路徑從所述訊號接收電路接收所述第二訊號並輸出第三訊號。所述訊號輸出電路更用以從所述多路徑訊號傳輸電路接收所述第三訊號並輸出第四訊號。
在本發明的一範例實施例中，所述第二訊號的頻率低於所述第一訊號的頻率，且所述第四訊號的頻率高於所述第三訊號的頻率。
在本發明的一範例實施例中，在所述上游裝置與所述下游裝置執行所述交握操作之期間，所述路徑控制電路導通所述第一並列訊號傳輸路徑作為所述目標並列訊號傳輸路徑。在所述交握操作結束後，所述路徑控制電路更用以切換為導通所述第二並列訊號傳輸路徑作為所述目標並列訊號傳輸路徑。
在本發明的一範例實施例中，所述訊號接收電路包括時脈與資料回復電路與序列轉並列電路。所述序列轉並列電路的輸入端耦接至所述時脈與資料回復電路的輸出端。所述序列轉並列電路的輸出端耦接至所述第一並列訊號傳輸路徑的輸入端與所述第二並列訊號傳輸路徑的輸入端。所述時脈與資料回復電路的輸入端用以接收所述第一訊號。所述序列轉並列電路的所述輸出端用以輸出所述第二訊號。
在本發明的一範例實施例中，所述訊號輸出電路包括多工器電路與並列轉序列電路。所述多工器電路的第一輸入端耦接至所述第一並列訊號傳輸路徑的輸出端。所述多工器電路的第二輸入端耦接至所述第二並列訊號傳輸路徑的輸出端。所述多工器電路的輸出端耦接至所述並列轉序列電路的輸入端。所述多工器電路的所述第一輸入端與所述第二輸入端的其中之一用以接收所述第三訊號。所述並列轉序列電路的輸出端用以輸出所述第四訊號。
在本發明的一範例實施例中，所述訊號接收電路包括時脈與資料回復電路與序列轉並列電路。所述時脈與資料回復電路的輸出端耦接至所述序列轉並列電路的輸入端與所述第二並列訊號傳輸路徑的輸入端。所述序列轉並列電路的輸出端耦接至所述第一並列訊號傳輸路徑的輸入端。所述時脈與資料回復電路的輸入端用以接收所述第一訊號。所述時脈與資料回復電路的所述輸出端與所述序列轉並列電路的所述輸出端的其中之一用以輸出所述第二訊號。
在本發明的一範例實施例中，所述訊號輸出電路包括第一並列轉序列電路、第二並列轉序列電路及多工器電路。所述第一並列轉序列電路的輸入端耦接至所述第一並列訊號傳輸路徑的輸出端。所述第一並列轉序列電路的輸出端耦接至所述多工器電路的第一輸入端。所述第二並列訊號傳輸路徑的輸出端耦接至所述多工器電路的第二輸入端。所述多工器電路的輸出端耦接至所述第二並列轉序列電路的輸入端。所述第一並列轉序列電路的所述輸入端與所述多工器電路的所述第二輸入端的其中之一用以接收所述第三訊號。所述第二並列轉序列電路的輸出端用以輸出所述第四訊號。
本發明的範例實施例另提出一種訊號傳輸系統，其包括上游裝置、下游裝置及時脈重整電路模組。所述時脈重整電路模組耦接於所述上游裝置與所述下游裝置之間，以執行所述上游裝置與所述下游裝置之間的訊號傳輸。所述時脈重整電路模組包括多個並列訊號傳輸路徑。所述時脈重整電路模組用以在所述上游裝置與所述下游裝置執行交握操作之期間，基於所述多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的所述訊號傳輸。在所述交握操作結束後，所述時脈重整電路模組更用以基於所述多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的所述訊號傳輸。
在本發明的一範例實施例中，所述時脈重整電路模組更用以偵測所述上游裝置與所述下游裝置之間執行的所述交握操作的開始與結束。
本發明的範例實施例另提出一種訊號傳輸方法，其用於時脈重整電路模組。所述訊號傳輸方法包括：在上游裝置與下游裝置執行交握操作之期間，基於時脈重整電路模組的多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的訊號傳輸；以及在所述交握操作結束後，基於所述多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行所述上游裝置與所述下游裝置之間的所述訊號傳輸。
基於上述，時脈重整電路模組可在上游裝置與下游裝置執行交握操作之期間，基於多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸。此外，在交握操作結束後，時脈重整電路模組可基於該多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行所述訊號傳輸。藉此，可在延長訊號傳輸距離的同時盡可能減少訊號的傳輸延遲。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的範例實施例所繪示的訊號傳輸系統的示意圖。請參照圖1，訊號傳輸系統100包括時脈重整(retiming)電路模組10、上游(upstream)裝置11及下游(downstream)裝置12。時脈重整電路模組10適於耦接於上游裝置11與下游裝置12之間，以執行上游裝置11與下游裝置12之間的訊號傳輸(即，將從上游裝置11接收到的訊號傳送至下游裝置12，或者將從下游裝置12接收到的訊號傳送至上游裝置11)。例如，時脈重整電路模組10可包括時脈重整器(retimer)或具類似功能的電路模組。此外，上游裝置11與下游裝置12可包括任意支援訊號傳輸功能的電子元件。
在一範例實施例中，時脈重整電路模組10可用以對上游裝置11與下游裝置12之間傳輸的訊號執行訊號緩存(buffering)、訊號重取樣(resampling)、訊號的序列轉並列(serial to parallel, S2P)、訊號的並列轉序列(parallel to serial, P2S)、訊號內容解析及訊號重送等訊號處理，以延長上游裝置11與下游裝置12之間的訊號傳輸距離。此外，時脈重整電路模組10、上游裝置11及下游裝置12可設置於一或多個電路板上。
時脈重整電路模組10可包括路徑控制電路110與多路徑訊號傳輸電路120。路徑控制電路110耦接至多路徑訊號傳輸電路120。多路徑訊號傳輸電路120可包括並列訊號傳輸路徑(亦稱為第一並列訊號傳輸路徑)101與並列訊號傳輸路徑(亦稱為第二並列訊號傳輸路徑)102。路徑控制電路110可在不同時間點指示多路徑訊號傳輸電路120基於並列訊號傳輸路徑101與102的其中之一來執行上游裝置11與下游裝置12之間的訊號傳輸。
在一範例實施例中，上游裝置11與下游裝置12之間可執行交握(handshake)操作。在交握操作中，上游裝置11與下游裝置12可經由時脈重整電路模組10執行訊號頻率改變、時脈對齊及/或等化器校正等行為。在一範例實施例中，所述交握操作可用以設定(包含校正)上游裝置11與下游裝置12的至少其中之一的等化器之參數。在交握操作中，上游裝置11與下游裝置12之間可暫停傳輸資料訊號。待交握操作完成後，上游裝置11與下游裝置12之間可基於對齊後的時脈及/或校正後的等化器來恢復傳輸資料訊號。
在一範例實施例中，在上游裝置11與下游裝置12執行交握操作之期間，路徑控制電路110可控制多路徑訊號傳輸電路120基於並列訊號傳輸路徑101執行上游裝置11與下游裝置12之間的訊號傳輸。在交握操作結束後，路徑控制電路110可控制多路徑訊號傳輸電路120基於並列訊號傳輸路徑102執行上游裝置11與下游裝置12之間的訊號傳輸。
在一範例實施例中，並列訊號傳輸路徑101上的電路的總數(及/或電路複雜度)可高於並列訊號傳輸路徑102上的電路的總數(及/或電路複雜度)。因此，並列訊號傳輸路徑101的訊號延遲可高於並列訊號傳輸路徑102的訊號延遲。在一範例實施例中，訊號傳輸路徑101的訊號延遲高於訊號傳輸路徑102的訊號延遲，表示訊號傳輸路徑101的訊號傳輸速度低於訊號傳輸路徑102的訊號傳輸速度。
在一範例實施例中，並列訊號傳輸路徑101上的電路可用以對經由並列訊號傳輸路徑101傳輸的訊號進行訊號的分析與調整。在一範例實施例中，並列訊號傳輸路徑102上的電路可用以緩存經由並列訊號傳輸路徑102傳輸的訊號，但無法執行訊號的分析與調整。
在一範例實施例中，路徑控制電路110可偵測上游裝置11與下游裝置12之間執行的交握操作的開始與結束。例如，在上游裝置11與下游裝置12之間相互傳遞訊號的過程中，並列訊號傳輸路徑101上的電路可持續對通過時脈重整電路模組10的訊號進行分析。路徑控制電路110可根據此訊號分析結果偵測所述交握操作的開始與結束。
在一範例實施例中，在所述交握操作開始後，路徑控制電路110可指示多路徑訊號傳輸電路120導通並列訊號傳輸路徑101。經導通的路徑控制電路110可用以在所述交握操作的執行期間在上游裝置11與下游裝置12之間傳輸交握訊號。所述交握訊號帶有與交握操作有關的資訊並可用於執行所述交握操作。在所述交握操作結束(例如完成訊號頻率改變、時脈對齊及/或接收端的等化器校正)後，路徑控制電路110可指示多路徑訊號傳輸電路120切換為導通並列訊號傳輸路徑102。經導通的路徑控制電路102可用以在非執行所述交握操作的期間在上游裝置11與下游裝置12之間傳輸資料訊號。此外，在交握操作的執行期間或交握操作結束後，其他類型的訊號也可以在上游裝置11與下游裝置12之間傳輸，本發明不加以限制。
在一範例實施例中，並列訊號傳輸路徑101包含多個平行訊號通道(亦稱為第一平行訊號通道)。並列訊號傳輸路徑102也包含多個平行訊號通道(亦稱為第二平行訊號通道)。第一平行訊號通道的總數可相同或不同於第二平行訊號通道的總數。
在一範例實施例中，經由並列訊號傳輸路徑101傳輸的訊號的頻率(亦稱為時脈頻率)不同於經由並列訊號傳輸路徑102傳輸的訊號的頻率。例如，經由並列訊號傳輸路徑102傳輸的訊號的頻率可不低於(例如等於或高於)經由並列訊號傳輸路徑101傳輸的訊號的頻率。
圖2是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。請參照圖1與圖2，時脈重整電路模組10可包括路徑控制電路110、多路徑訊號傳輸電路120、訊號接收電路210及訊號輸出電路220。訊號接收電路210耦接至多路徑訊號傳輸電路120的輸入端。訊號輸出電路220耦接至多路徑訊號傳輸電路120的輸出端。
訊號接收電路210可接收訊號(亦稱為第一訊號)S1並輸出訊號(亦稱為第二訊號)S2。訊號S1可包括上游裝置11發出且欲傳送給下游裝置12的訊號，或者由下游裝置12發出且欲傳送給上游裝置11的訊號。
路徑控制電路110可導通並列訊號傳輸路徑101與102的其中之一。所導通的並列訊號傳輸路徑可被視為目標並列訊號傳輸路徑。例如，訊號S2可以多通道的形式平行傳送至目標並列訊號傳輸路徑(即並列訊號傳輸路徑101或102)。例如，假設目標並列訊號傳輸路徑為並列訊號傳輸路徑101，則並列訊號傳輸路徑101中的多個第一平行訊號通道可被用於接收訊號S2並輸出訊號S3。或者，假設目標並列訊號傳輸路徑為並列訊號傳輸路徑102，則並列訊號傳輸路徑102中的多個第二平行訊號通道可被用於接收訊號S2並輸出訊號S3。
在一範例實施例中，在上游裝置11與下游裝置12執行交握操作之期間，路徑控制電路110可導通並列訊號傳輸路徑101作為目標並列訊號傳輸路徑。此時，目標並列訊號傳輸路徑(即導通的並列訊號傳輸路徑101)可用以傳輸交握訊號。在所述交握操作結束後，路徑控制電路110可切換為導通並列訊號傳輸路徑102作為目標並列訊號傳輸路徑。此時，目標並列訊號傳輸路徑(即導通的並列訊號傳輸路徑102)可用以傳輸資料訊號。
多路徑訊號傳輸電路120可基於目標並列訊號傳輸路徑從訊號接收電路210接收訊號S2並輸出訊號(亦稱為第三訊號)S3。例如，訊號S3可以基於目標並列訊號傳輸路徑(即並列訊號傳輸路徑101或102)而以多通道的形式平行傳送至訊號輸出電路220。
訊號輸出電路220可從多路徑訊號傳輸電路120接收訊號S3並輸出訊號(亦稱為第四訊號)S4。例如，假設訊號S1是由上游裝置11發出，則根據訊號S1所輸出的訊號S4會被傳輸至下游裝置12。或者，假設訊號S1是由下游裝置12發出，則根據訊號S1所輸出的訊號S4會被傳輸至上游裝置11。
在一範例實施例中，訊號S2的頻率低於訊號S1的頻率，且訊號S4的頻率高於訊號S3的頻率。例如，訊號接收電路210可對訊號S1進行降頻與分流，以產生訊號S2。例如，訊號輸出電路220可對訊號S3進行升頻與匯流，以產生訊號S4。訊號S1的頻率可相同或不同於訊號S4的頻率。訊號S2的頻率可相同或不同於訊號S3的頻率。
圖3是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。請參照圖3，訊號接收電路210可包括等化器電路310、時脈與資料回復(Clock and Data Recovery, CDR)電路311及序列轉並列(S2P)電路312。等化器電路310的輸出端耦接至時脈與資料回復電路311的輸入端。序列轉並列電路312的輸入端耦接至時脈與資料回復電路311的輸出端。序列轉並列電路312的輸出端耦接至並列訊號傳輸路徑101的輸入端與並列訊號傳輸路徑102的輸入端。
訊號輸出電路220包括多工器電路321、並列轉序列(P2S)電路322、驅動電路323及鎖相迴路(Phase-Locked Loop, PLL)電路324。多工器電路321的第一輸入端耦接至並列訊號傳輸路徑101的輸出端。多工器電路321的第二輸入端耦接至並列訊號傳輸路徑102的輸出端。多工器電路321的輸出端耦接至並列轉序列電路322的輸入端。並列轉序列電路322的輸出端耦接至驅動電路323。鎖相迴路電路324耦接至並列轉序列電路322。
等化器電路310的輸入端用以接收訊號S1並對訊號S1執行初步處理(例如訊號放大)。例如，等化器電路310可包括連續時間線性等化器(Continuous-Time Linear Equalizer, CTLE)或其他類型的等化器，本發明不加以限制。
時脈與資料回復電路311可經由等化器電路310接收訊號S1。時脈與資料回復電路311與序列轉並列電路312可依序對訊號S1執行取樣與降速(即降頻)。例如，經過時脈與資料回復電路311與序列轉並列電路312的降速處理後，序列轉並列電路312所輸出的訊號S2的頻率可為訊號S1的原始頻率的1/4、1/8、1/16或1/32倍。爾後，訊號S2可以多通道的方式輸入至多路徑訊號傳輸電路120中的目標並列訊號傳輸路徑(即並列訊號傳輸路徑101或102)。此外，時脈與資料回復電路311可提供時脈訊號CLK(1)至序列轉並列電路312與多路徑訊號傳輸電路120。
在一範例實施例中，響應於並列訊號傳輸路徑101被導通(即目標並列訊號傳輸路徑為並列訊號傳輸路徑101)，訊號S2可被輸入至並列訊號傳輸路徑101。並列訊號傳輸路徑101可根據訊號S2將訊號S3以多通道的方式傳輸至多工器電路321的第一輸入端。路徑控制電路110可導通多工器電路321的第一輸入端，且多工器電路321可將來自並列訊號傳輸路徑101的訊號S3傳遞至並列轉序列電路322。
另一方面，響應於並列訊號傳輸路徑102被導通(即目標並列訊號傳輸路徑為並列訊號傳輸路徑102)，訊號S2可被輸入至並列訊號傳輸路徑102。並列訊號傳輸路徑102可根據訊號S2將訊號S3以多通道的方式傳輸至多工器電路321的第二輸入端。路徑控制電路110可導通多工器電路321的第二輸入端，且多工器電路321可將來自並列訊號傳輸路徑102的訊號S3傳遞至並列轉序列電路322。
並列轉序列電路322可從多工器電路321的輸出端接收訊號S3並對訊號S3執行取樣與升速(即升頻)。例如，並列轉序列電路322可將訊號S3的頻率恢復為與訊號S1的原始頻率一致並經由驅動電路323輸出升速後的訊號S4。此外，鎖相迴路電路324可提供時脈訊號CLK(2)至多路徑訊號傳輸電路120與並列轉序列電路322。
須注意的是，在圖3的範例實施例中，輸入至並列訊號傳輸路徑101的訊號S2與輸入至並列訊號傳輸路徑102的訊號S2的頻率降低幅度是一致(即彼此相同)。因此，並列訊號傳輸路徑101中的第一平行訊號通道的總數可相同於並列訊號傳輸路徑102中的第二平行訊號通道的總數，及/或經由並列訊號傳輸路徑101傳輸的訊號的頻率可相同於經由並列訊號傳輸路徑102傳輸的訊號的頻率。
圖4是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。請參照圖4，訊號接收電路210可包括等化器電路410、時脈與資料回復(CDR)電路411及序列轉並列(S2P)電路412。等化器電路410的輸出端耦接至時脈與資料回復電路411的輸入端。時脈與資料回復電路411的輸出端耦接至序列轉並列電路412的輸入端與並列訊號傳輸路徑102的輸入端。序列轉並列電路412的輸出端耦接至並列訊號傳輸路徑101的輸入端。
訊號輸出電路220包括並列轉序列(P2S)電路(亦稱為第一並列轉序列電路)421、多工器電路422、並列轉序列電路(亦稱為第二並列轉序列電路)423、驅動電路424及鎖相迴路(PLL)電路425。並列轉序列電路421的輸入端耦接至並列訊號傳輸路徑101的輸出端。並列轉序列電路421的輸出端耦接至多工器電路422的第一輸入端。並列訊號傳輸路徑102的輸出端耦接至多工器電路422的第二輸入端。多工器電路422的輸出端耦接至並列轉序列電路423的輸入端。並列轉序列電路423的輸出端耦接至驅動電路424。鎖相迴路電路425耦接至並列轉序列電路421與423。
等化器電路410的輸入端用以接收訊號S1並對訊號S1執行初步處理(例如訊號放大)。等化器電路410可相同或相似於圖3的等化器電路310。時脈與資料回復電路411可經由等化器電路410接收訊號S1。
響應於並列訊號傳輸路徑101被導通(即目標並列訊號傳輸路徑為並列訊號傳輸路徑101)，時脈與資料回復電路411與序列轉並列電路412可依序對訊號S1執行取樣與降速。例如，經過時脈與資料回復電路411與序列轉並列電路412的降速處理後，序列轉並列電路412所輸出的訊號S2的頻率可為訊號S1的原始頻率的1/4、1/8、1/16或1/32倍，且訊號S2可被輸入至並列訊號傳輸路徑101。並列訊號傳輸路徑101可根據訊號S2將訊號S3以多通道的方式傳輸至並列轉序列電路421。同時，路徑控制電路110可導通多工器電路422的第一輸入端。經由多工器電路422的第一輸入端，並列轉序列電路421與423可依序對訊號S3執行取樣與升速。例如，並列轉序列電路421與423可合作將訊號S3的頻率恢復為與訊號S1的原始頻率一致並經由驅動電路424輸出升速後的訊號S3(即訊號S4)。
另一方面，響應於並列訊號傳輸路徑102被導通(即目標並列訊號傳輸路徑為並列訊號傳輸路徑102)，時脈與資料回復電路411可對訊號S1執行取樣與降速。例如，經過時脈與資料回復電路411的降速處理後，時脈與資料回復電路411所輸出的訊號S2的頻率可為訊號S1的原始頻率的1/2、1/4、1/8或1/16倍，且訊號S2可被輸入至並列訊號傳輸路徑102。並列訊號傳輸路徑102可根據訊號S2將訊號S3以多通道的方式傳輸至多工器電路422的第二輸入端。同時，路徑控制電路110可導通多工器電路422的第二輸入端。經由多工器電路422的第二輸入端，並列轉序列電路423可對訊號S3執行取樣與升速。例如，並列轉序列電路423可將訊號S3的頻率恢復為與訊號S1的原始頻率一致並經由驅動電路424輸出升速後的訊號S4。此外，鎖相迴路電路425可提供時脈訊號CLK(2)至多路徑訊號傳輸電路120、並列轉序列電路421及並列轉序列電路423。
須注意的是，在圖4的範例實施例中，若目標並列訊號傳輸路徑為並列訊號傳輸路徑102(即並列訊號傳輸路徑102被導通)，則訊號S1並不會被序列轉並列電路412與並列轉序列電路421處理。只有當目標並列訊號傳輸路徑為並列訊號傳輸路徑101(即並列訊號傳輸路徑101被導通)時，訊號S1會被序列轉並列電路412與並列轉序列電路421處理。
也就是說，在圖4的範例實施例中，輸入至並列訊號傳輸路徑101的訊號S2與輸入至並列訊號傳輸路徑102的訊號S2的頻率降低幅度是不一致(即不相同)。因此，並列訊號傳輸路徑101中的第一平行訊號通道的總數可不同於並列訊號傳輸路徑102中的第二平行訊號通道的總數，及/或經由並列訊號傳輸路徑101傳輸的訊號的頻率可不同於經由並列訊號傳輸路徑102傳輸的訊號的頻率。例如，在圖4的範例實施例中，並列訊號傳輸路徑102中的第二平行訊號通道的總數可少於並列訊號傳輸路徑101中的第一平行訊號通道的總數，且經由並列訊號傳輸路徑102傳輸的訊號的頻率可高於經由並列訊號傳輸路徑101傳輸的訊號的頻率。
在圖3與4的範例實施例中，在對訊號傳輸延遲的容忍度較高時(例如上游裝置11與下游裝置12執行交握操作之期間)，時脈重整電路模組10可使用並列訊號傳輸路徑101上較為複雜的電路來分析及/或處理上游裝置11與下游裝置12之間傳輸的訊號。此外，當期望盡可能降低訊號傳輸延遲時(例如結束交握操作且開始傳遞資料訊號時)，時脈重整電路模組10可使用訊號延遲較低的並列訊號傳輸路徑102來加快上游裝置11與下游裝置12之間的訊號傳輸。藉此，可在延長訊號傳輸距離的同時盡可能減少訊號的傳輸延遲。
須注意的是，前述範例實施例所提及的時脈重整電路模組10中所有電路的設置與耦接方式僅為範例，而非用以限制本發明。在部分範例實施例中，時脈重整電路模組10中所有電路的設置與耦接方式皆可以根據實務需求調整。此外，在部分範例實施例中，更多有用的電路及/或電子元件皆可以被加入至時脈重整電路模組10中或者用以取代時脈重整電路模組10中特定的電路及/或電子元件，視實務需求而定。
須注意的是，時脈重整電路模組10中可包含多組路徑控制電路110與多路徑訊號傳輸電路120之組合，以負責處理與傳輸不同傳輸方向的訊號。例如，時脈重整電路模組10中的一組多組路徑控制電路110與多路徑訊號傳輸電路120之組合可負責處理與傳輸上游裝置11向下游裝置12傳輸的訊號，而時脈重整電路模組10中的另一組多組路徑控制電路110與多路徑訊號傳輸電路120之組合則負責處理與傳輸下游裝置12向上游裝置11傳輸的訊號。
圖5是根據本發明的範例實施例所繪示的訊號傳輸方法的流程圖。請參照圖5，在步驟S501中，在上游裝置與下游裝置執行交握操作之期間，控制多路徑訊號傳輸電路基於多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸。在步驟S502中，在交握操作結束後，控制多路徑訊號傳輸電路基於多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸。
需注意的是，圖5中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖5的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例可根據不同的使用情境下對訊號傳輸延遲的容忍度變化，動態切換時脈重整電路模組中不同的並列訊號傳輸路徑並搭配經特殊設計的降頻與升頻機制，以執行上游裝置與下游裝置之間的訊號傳輸。藉此，可在延長訊號傳輸距離的同時盡可能減少訊號的傳輸延遲。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:訊號傳輸系統 10:時脈重整電路模組 11:上游裝置 12:下游裝置 110:路徑控制電路 120:多路徑訊號傳輸電路 101, 102:並列訊號傳輸路徑 210:訊號接收電路 220:訊號輸出電路 S1, S2, S3, S4:訊號 310, 410:等化器電路 311, 411:時脈與資料回復電路 312, 412:序列轉並列電路 321, 422:多工器電路 322, 421, 423:並列轉序列電路 323, 424:驅動電路 324, 425:鎖相迴路電路 CLK(1), CLK(2):時脈訊號 S501:步驟(在上游裝置與下游裝置執行交握操作之期間，控制多路徑訊號傳輸電路基於多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸) S502:步驟(在交握操作結束後，控制多路徑訊號傳輸電路基於多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行上游裝置與下游裝置之間的訊號傳輸)
圖1是根據本發明的範例實施例所繪示的訊號傳輸系統的示意圖。 圖2是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。 圖3是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。 圖4是根據本發明的範例實施例所繪示的時脈重整電路模組的示意圖。 圖5是根據本發明的範例實施例所繪示的訊號傳輸方法的流程圖。
100:訊號傳輸系統
10:時脈重整電路模組
11:上游裝置
12:下游裝置
110:路徑控制電路
120:多路徑訊號傳輸電路
101,102:並列訊號傳輸路徑

Claims (27)

  1. 一種時脈重整電路模組，適於執行上游裝置與下游裝置之間的訊號傳輸，該時脈重整電路模組包括： 路徑控制電路；以及 多路徑訊號傳輸電路，耦接至該路徑控制電路， 其中該多路徑訊號傳輸電路包括多個並列訊號傳輸路徑， 該路徑控制電路用以在該上游裝置與該下游裝置執行交握操作之期間，控制該多路徑訊號傳輸電路基於該多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的該訊號傳輸，並且 在該交握操作結束後，該路徑控制電路更用以控制該多路徑訊號傳輸電路基於該多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的該訊號傳輸。
  2. 如請求項1所述的時脈重整電路模組，其中該交握操作用以設定該上游裝置與該下游裝置的至少其中之一的等化器之參數。
  3. 如請求項1所述的時脈重整電路模組，其中該第一並列訊號傳輸路徑的訊號延遲高於該第二並列訊號傳輸路徑的訊號延遲。
  4. 如請求項1所述的時脈重整電路模組，其中該第一並列訊號傳輸路徑包含多個第一平行訊號通道，該第二並列訊號傳輸路徑包含多個第二平行訊號通道，且該多個第一平行訊號通道的總數不同於該多個第二平行訊號通道的總數。
  5. 如請求項1所述的時脈重整電路模組，其中經由該第一並列訊號傳輸路徑傳輸的訊號的頻率不同於經由該第二並列訊號傳輸路徑傳輸的訊號的頻率。
  6. 如請求項1所述的時脈重整電路模組，其中該路徑控制電路更用以偵測該上游裝置與該下游裝置之間執行的該交握操作的開始與結束。
  7. 如請求項1所述的時脈重整電路模組，其中該時脈重整電路模組更包括： 訊號接收電路，耦接至該多路徑訊號傳輸電路；以及 訊號輸出電路，耦接至該多路徑訊號傳輸電路， 其中該訊號接收電路用以接收第一訊號並輸出第二訊號， 該路徑控制電路更用以導通該多個並列訊號傳輸路徑的其中之一作為目標並列訊號傳輸路徑， 該多路徑訊號傳輸電路更用以基於該目標並列訊號傳輸路徑從該訊號接收電路接收該第二訊號並輸出第三訊號， 該訊號輸出電路更用以從該多路徑訊號傳輸電路接收該第三訊號並輸出第四訊號。
  8. 如請求項7所述的時脈重整電路模組，其中該第二訊號的頻率低於該第一訊號的頻率，且該第四訊號的頻率高於該第三訊號的頻率。
  9. 如請求項7所述的時脈重整電路模組，其中在該上游裝置與該下游裝置執行該交握操作之期間，該路徑控制電路導通該第一並列訊號傳輸路徑作為該目標並列訊號傳輸路徑，並且 在該交握操作結束後，該路徑控制電路更用以切換為導通該第二並列訊號傳輸路徑作為該目標並列訊號傳輸路徑。
  10. 如請求項7所述的時脈重整電路模組，其中該訊號接收電路包括： 時脈與資料回復電路；以及 序列轉並列電路， 其中該序列轉並列電路的輸入端耦接至該時脈與資料回復電路的輸出端， 該序列轉並列電路的輸出端耦接至該第一並列訊號傳輸路徑的輸入端與該第二並列訊號傳輸路徑的輸入端， 該時脈與資料回復電路的輸入端用以接收該第一訊號，並且 該序列轉並列電路的該輸出端用以輸出該第二訊號。
  11. 如請求項10所述的時脈重整電路模組，其中該訊號輸出電路包括： 多工器電路；以及 並列轉序列電路， 其中該多工器電路的第一輸入端耦接至該第一並列訊號傳輸路徑的輸出端， 該多工器電路的第二輸入端耦接至該第二並列訊號傳輸路徑的輸出端， 該多工器電路的輸出端耦接至該並列轉序列電路的輸入端， 該多工器電路的該第一輸入端與該第二輸入端的其中之一用以接收該第三訊號，並且 該並列轉序列電路的輸出端用以輸出該第四訊號。
  12. 如請求項7所述的時脈重整電路模組，其中該訊號接收電路包括： 時脈與資料回復電路；以及 序列轉並列電路， 其中該時脈與資料回復電路的輸出端耦接至該序列轉並列電路的輸入端與該第二並列訊號傳輸路徑的輸入端， 該序列轉並列電路的輸出端耦接至該第一並列訊號傳輸路徑的輸入端， 該時脈與資料回復電路的輸入端用以接收該第一訊號， 該時脈與資料回復電路的該輸出端與該序列轉並列電路的該輸出端的其中之一用以輸出該第二訊號。
  13. 如請求項12所述的時脈重整電路模組，其中該訊號輸出電路包括： 第一並列轉序列電路； 第二並列轉序列電路；以及 多工器電路， 其中該第一並列轉序列電路的輸入端耦接至該第一並列訊號傳輸路徑的輸出端， 該第一並列轉序列電路的輸出端耦接至該多工器電路的第一輸入端， 該第二並列訊號傳輸路徑的輸出端耦接至該多工器電路的第二輸入端， 該多工器電路的輸出端耦接至該第二並列轉序列電路的輸入端， 該第一並列轉序列電路的該輸入端與該多工器電路的該第二輸入端的其中之一用以接收該第三訊號，並且 該第二並列轉序列電路的輸出端用以輸出該第四訊號。
  14. 一種訊號傳輸系統，包括： 上游裝置； 下游裝置；以及 時脈重整電路模組，耦接於該上游裝置與該下游裝置之間，以執行該上游裝置與該下游裝置之間的訊號傳輸， 其中該時脈重整電路模組包括多個並列訊號傳輸路徑， 該時脈重整電路模組用以在該上游裝置與該下游裝置執行交握操作之期間，基於該多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的該訊號傳輸，並且 在該交握操作結束後，該時脈重整電路模組更用以基於該多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的該訊號傳輸。
  15. 如請求項14所述的訊號傳輸系統，其中該交握操作用以設定該上游裝置與該下游裝置的至少其中之一的等化器之參數。
  16. 如請求項14所述的訊號傳輸系統，其中該第一並列訊號傳輸路徑的訊號延遲高於該第二並列訊號傳輸路徑的訊號延遲。
  17. 如請求項14所述的訊號傳輸系統，其中該第一並列訊號傳輸路徑包含多個第一平行訊號通道，該第二並列訊號傳輸路徑包含多個第二平行訊號通道，且該多個第一平行訊號通道的總數不同於該多個第二平行訊號通道的總數。
  18. 如請求項14所述的訊號傳輸系統，其中經由該第一並列訊號傳輸路徑傳輸的訊號的頻率不同於經由該第二並列訊號傳輸路徑傳輸的訊號的頻率。
  19. 如請求項14所述的訊號傳輸系統，其中該時脈重整電路模組更用以偵測該上游裝置與該下游裝置之間執行的該交握操作的開始與結束。
  20. 如請求項14所述的訊號傳輸系統，其中該時脈重整電路模組包括： 路徑控制電路； 多路徑訊號傳輸電路，耦接至該路徑控制電路； 訊號接收電路，耦接至該多路徑訊號傳輸電路；以及 訊號輸出電路，耦接至該多路徑訊號傳輸電路， 其中該多路徑訊號傳輸電路包括該多個並列訊號傳輸路徑， 該訊號接收電路用以接收第一訊號並輸出第二訊號， 該路徑控制電路用以導通該多個並列訊號傳輸路徑的其中之一作為目標並列訊號傳輸路徑， 該多路徑訊號傳輸電路更用以基於該目標並列訊號傳輸路徑從該訊號接收電路接收該第二訊號並輸出第三訊號， 該訊號輸出電路更用以從該多路徑訊號傳輸電路接收該第三訊號並輸出第四訊號。
  21. 如請求項20所述的訊號傳輸系統，其中該第二訊號的頻率低於該第一訊號的頻率，且該第四訊號的頻率高於該第三訊號的頻率。
  22. 如請求項20所述的訊號傳輸系統，其中在該上游裝置與該下游裝置執行該交握操作之期間，該路徑控制電路導通該第一並列訊號傳輸路徑作為該目標並列訊號傳輸路徑，並且 在該交握操作結束後，該路徑控制電路更用以切換為導通該第二並列訊號傳輸路徑作為該目標並列訊號傳輸路徑。
  23. 如請求項20所述的訊號傳輸系統，其中該訊號接收電路包括： 時脈與資料回復電路；以及 序列轉並列電路， 其中該序列轉並列電路的輸入端耦接至該時脈與資料回復電路的輸出端， 該序列轉並列電路的輸出端耦接至該第一並列訊號傳輸路徑的輸入端與該第二並列訊號傳輸路徑的輸入端， 該時脈與資料回復電路的輸入端用以接收該第一訊號，並且 該序列轉並列電路的該輸出端用以輸出該第二訊號。
  24. 如請求項23所述的訊號傳輸系統，其中該訊號輸出電路包括： 多工器電路；以及 並列轉序列電路， 其中該多工器電路的第一輸入端耦接至該第一並列訊號傳輸路徑的輸出端， 該多工器電路的第二輸入端耦接至該第二並列訊號傳輸路徑的輸出端， 該多工器電路的輸出端耦接至該並列轉序列電路的輸入端， 該多工器電路的該第一輸入端與該第二輸入端的其中之一用以接收該第三訊號，並且 該並列轉序列電路的輸出端用以輸出該第四訊號。
  25. 如請求項20所述的訊號傳輸系統，其中該訊號接收電路包括： 時脈與資料回復電路；以及 序列轉並列電路， 其中該時脈與資料回復電路的輸出端耦接至該序列轉並列電路的輸入端與該第二並列訊號傳輸路徑的輸入端， 該序列轉並列電路的輸出端耦接至該第一並列訊號傳輸路徑的輸入端， 該時脈與資料回復電路的輸入端用以接收該第一訊號， 該時脈與資料回復電路的該輸出端與該序列轉並列電路的該輸出端的其中之一用以輸出該第二訊號。
  26. 如請求項25所述的訊號傳輸系統，其中該訊號輸出電路包括： 第一並列轉序列電路； 第二並列轉序列電路；以及 多工器電路， 其中該第一並列轉序列電路的輸入端耦接至該第一並列訊號傳輸路徑的輸出端， 該第一並列轉序列電路的輸出端耦接至該多工器電路的第一輸入端， 該第二並列訊號傳輸路徑的輸出端耦接至該多工器電路的第二輸入端， 該多工器電路的輸出端耦接至該第二並列轉序列電路的輸入端， 該第一並列轉序列電路的該輸入端與該多工器電路的該第二輸入端的其中之一用以接收該第三訊號，並且 該第二並列轉序列電路的輸出端用以輸出該第四訊號。
  27. 一種訊號傳輸方法，用於時脈重整電路模組，該訊號傳輸方法包括： 在上游裝置與下游裝置執行交握操作之期間，基於時脈重整電路模組的多個並列訊號傳輸路徑中的第一並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的訊號傳輸；以及 在該交握操作結束後，基於該多個並列訊號傳輸路徑中的第二並列訊號傳輸路徑執行該上游裝置與該下游裝置之間的該訊號傳輸。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150002685A1 (en) * 2009-08-13 2015-01-01 Sony Corporation Imaging device
US20150311907A1 (en) * 2014-04-25 2015-10-29 Phison Electronics Corp. Sampling circuit module, memory control circuit unit, and method for sampling data
TW201633161A (zh) * 2014-12-27 2016-09-16 英特爾公司 用於高效能互連中之嵌入式串流路徑的方法、設備及系統
US20190385057A1 (en) * 2016-12-07 2019-12-19 Arilou Information Security Technologies Ltd. System and Method for using Signal Waveform Analysis for Detecting a Change in a Wired Network

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7937605B2 (en) * 2006-01-19 2011-05-03 Redmere Technology Ltd. Method of deskewing a differential signal and a system and circuit therefor
JP5125550B2 (ja) * 2008-01-30 2013-01-23 富士通株式会社 通信システム
JP2022031983A (ja) * 2018-10-02 2022-02-24 ソニーセミコンダクタソリューションズ株式会社 送信装置、受信装置及び送受信システム
WO2021147005A1 (zh) 2020-01-22 2021-07-29 华为技术有限公司 一种用于执行重定时的装置以及路径切换的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150002685A1 (en) * 2009-08-13 2015-01-01 Sony Corporation Imaging device
US20150311907A1 (en) * 2014-04-25 2015-10-29 Phison Electronics Corp. Sampling circuit module, memory control circuit unit, and method for sampling data
TW201633161A (zh) * 2014-12-27 2016-09-16 英特爾公司 用於高效能互連中之嵌入式串流路徑的方法、設備及系統
US20190385057A1 (en) * 2016-12-07 2019-12-19 Arilou Information Security Technologies Ltd. System and Method for using Signal Waveform Analysis for Detecting a Change in a Wired Network

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