TW201633161A - 用於高效能互連中之嵌入式串流路徑的方法、設備及系統 - Google Patents
用於高效能互連中之嵌入式串流路徑的方法、設備及系統 Download PDFInfo
- Publication number
- TW201633161A TW201633161A TW104139415A TW104139415A TW201633161A TW 201633161 A TW201633161 A TW 201633161A TW 104139415 A TW104139415 A TW 104139415A TW 104139415 A TW104139415 A TW 104139415A TW 201633161 A TW201633161 A TW 201633161A
- Authority
- TW
- Taiwan
- Prior art keywords
- data
- identifier
- path
- interconnect
- processor
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Abstract
在一實例中,供應無分離串流路徑的高效能互連(HPI)。為提供等效功能性,在閒置週期期間將串流路徑資料提供於資料線路內。因為每20個資料路徑可提供一串流路徑,所以串流路徑之消除節約區域之近似5%。在預資料時間中,可使20個資料路徑自中軌變為高以表示一資料種類(例如,Intel®晶粒內互連(IDI)),且可使20個資料路徑變為低以表示第二資料種類(例如,Intel®晶片上系統組構(IOSF))。為表示額外資料種類,諸如例如鏈路控制封包(LCP),可將路徑分成二或更多個群組,且單個位元可經編碼至每一群組中。LCP亦可例如藉由中止flit訊務及將「有效」路徑自中軌調處至0或1編碼至後資料時間中。
Description
本揭示案係關於計算系統,且特定而言(但並非排他地)係關於高效能互連。
在示例性系統單晶片(SoC)中,高效能互連(HPI)必須區別某些資料或信號種類,諸如在鏈路層上區別晶粒內互連(IDI)訊務與晶片上系統組構(IOSF)訊務。在PHY層上,亦必須適當地處置鏈路控制封包(LCP)。某些實施例提供專用「串流」路徑以彼此區別此等信號。每近似20個資料路徑可提供一串流路徑。
依據本發明之一實施例,係特地提出一種互連設備,其包含:一串流路徑編碼器,其用以編碼用於一資料封包之一種類識別符;以及一路徑驅動器,其用以在該資料封包之一非資料時間期間將該種類識別符驅動至n個資料路徑中至少一者上。
100、700、1110、1205‧‧‧處理器
101、102、730A~730N、830、1206、1207‧‧‧核心
101a、101b‧‧‧硬體執行緒/硬體執行緒槽/架構狀態暫存器/邏輯處理器/執行緒
102a、102b‧‧‧架構狀態暫存器
105‧‧‧匯流排/高速串列點對點鏈路
110‧‧‧晶片上介面/晶片上介面模組
120‧‧‧指令轉譯緩衝器/ILTB/分支目標緩衝器/擷取單元
121‧‧‧BTB及I-TLB
125‧‧‧解碼模組/解碼邏輯/解碼器
126‧‧‧解碼器
130‧‧‧分配器及重新命名器區塊/單元
131‧‧‧重新命名/分配器
135、136‧‧‧重新排序/引退單元
141‧‧‧排程器/執行單元
150、151‧‧‧較低階資料快取記憶體及資料轉譯緩衝器(D-TLB)
160、1255‧‧‧功率控制器
175、899、1115‧‧‧系統記憶體
176‧‧‧應用程式碼
177‧‧‧編譯器、最佳化及/或轉譯器碼
180‧‧‧裝置/圖形裝置/圖形處理器
205、305a、305b‧‧‧實體層
210、310a、310b‧‧‧鏈路層
215、315a、315b‧‧‧選路層
320a、330b‧‧‧協定層
320‧‧‧封包
335‧‧‧flit
340‧‧‧phit
410、420‧‧‧箭頭
500、600‧‧‧方法
510~590、610~690‧‧‧方塊
710‧‧‧系統代理域
712‧‧‧顯示引擎
714‧‧‧PCIeTM介面
716‧‧‧直接媒體介面(DMI)
718‧‧‧PCIeTM橋接器
720‧‧‧整合式記憶體控制器
722‧‧‧同調邏輯
730‧‧‧核心域
740A~740N‧‧‧末階快取記憶體(LLC)
750‧‧‧環形互連/互連
752A~752N‧‧‧環形停止
760‧‧‧圖形域
765‧‧‧媒體引擎
830N-2-830N‧‧‧額外核心
870‧‧‧前端單元
872‧‧‧指令階快取記憶體
874‧‧‧第一階快取記憶體
876‧‧‧中階快取記憶體
880‧‧‧亂序(OOO)引擎
882‧‧‧分配單元
884‧‧‧保留站
886A~886N‧‧‧執行單元
888‧‧‧重新排序緩衝器(ROB)
890‧‧‧晶片上單元/非核心
895‧‧‧末階快取記憶體
900‧‧‧系統/電腦系統
902‧‧‧處理器/通用處理器
904‧‧‧1階(L1)內部快取記憶體
906‧‧‧暫存器檔案
909‧‧‧緊縮指令集
910‧‧‧處理器匯流排
912‧‧‧圖形加速器
914‧‧‧互連
916‧‧‧記憶體控制器集線器
918‧‧‧高頻寬記憶體路徑
920、1032、1034‧‧‧記憶體
922‧‧‧控制器集線器互連
924‧‧‧I/O控制器集線器/資料儲存器
926‧‧‧無線收發器
928‧‧‧快閃BIOS
934‧‧‧網路控制器
936‧‧‧音訊控制器
938‧‧‧串列擴展埠
940‧‧‧I/O控制器
942‧‧‧使用者輸入及鍵盤介面
1000‧‧‧第二系統/多處理器系統
1014‧‧‧I/O裝置
1016‧‧‧第一匯流排
1018‧‧‧匯流排橋接器
1020‧‧‧第二匯流排
1022‧‧‧鍵盤及/或滑鼠
1024‧‧‧音訊I/O
1027‧‧‧通訊裝置
1028‧‧‧儲存單元
1030‧‧‧指令/碼及資料
1038‧‧‧高效能圖形電路
1039‧‧‧高效能圖形互連
1050‧‧‧點對點互連/點對點(P-P)介面
1052、1054‧‧‧部分/P-P介面
1070‧‧‧第一處理器
1072、1082‧‧‧整合型記憶體控制器單元/IMC
1076、1078、1086、1088‧‧‧點對點(P-P)介面/點對點介面電路
1080‧‧‧第二處理器
1090‧‧‧晶片組
1092‧‧‧介面電路
1094、1098‧‧‧點對點介面電路
1096‧‧‧介面
1100‧‧‧系統
1120‧‧‧大容量儲存器
1122‧‧‧快閃裝置
1124‧‧‧顯示器
1125‧‧‧觸控螢幕
1130‧‧‧觸控墊
1135‧‧‧嵌入式控制器/EC
1136‧‧‧鍵盤
1137‧‧‧風扇
1138‧‧‧可信賴平台模組(TPM)
1139、1146‧‧‧熱感測器
1140‧‧‧感測器集線器
1141‧‧‧加速計
1142‧‧‧周圍光感測器(ALS)
1143‧‧‧指南針
1144‧‧‧回轉儀
1145‧‧‧近場通訊(NFC)單元
1150‧‧‧WLAN單元
1152‧‧‧藍牙單元
1154‧‧‧相機模組
1155‧‧‧GPS模組
1156‧‧‧WWAN單元
1157、1230‧‧‧訂戶身份模組(SIM)
1160‧‧‧數位信號處理器(DSP)
1162‧‧‧整合式編碼器/解碼器(編解碼器)及放大器
1163‧‧‧輸出揚聲器
1164‧‧‧耳機插孔
1165‧‧‧麥克風
1200‧‧‧SOC/系統
1208‧‧‧匯流排介面單元
1209‧‧‧L2快取記憶體
1210‧‧‧快取記憶體控制器/互連
1215‧‧‧GPU
1220‧‧‧視訊編碼解碼器
1225‧‧‧視訊介面
1235‧‧‧啟動ROM
1240‧‧‧SDRAM控制器
1245‧‧‧快閃記憶體控制器
1250‧‧‧周邊控制器
1260‧‧‧DRAM
1265‧‧‧快閃記憶體
1270‧‧‧藍牙模組
1275‧‧‧3G數據機
1280‧‧‧GPS
1285‧‧‧WiFi
圖1例示包括多核心處理器之計算系統的方塊圖之一實施例。
圖2例示高效能互連架構的分層式堆疊之一實施例。
圖3例示利用高效能互連架構的多處理器組態之實施例。
圖4例示用於高效能互連的計時圖。
圖5為例示本說明書之方法的流程圖。
圖6為例示本說明書之方法的流程圖。
圖7例示多核心處理器之方塊圖之一實施例。
圖8例示處理器的方塊圖之一實施例。
圖9例示包括處理器的計算系統的方塊圖之另一實施例。
圖10例示包括多個處理器插座的計算系統的方塊之一實施例。
圖11例示計算系統的方塊圖之另一實施例。
圖12例示計算系統的方塊圖之另一實施例。
在以下描述中,闡述眾多特定細節,諸如特定類型之處理器及系統組態、特定硬體結構、特定架構及微架構細節、特定暫存器組態、特定指令類型、特定系統組件、特定量測/高度、特定處理器管線級段及操作等之實例,以便提供對本發明的詳盡理解。然而,熟習此項技術者顯而
易知此等特定細節不一定用於實踐本發明。在其他情況下,熟知組件或方法,諸如特定及替代處理器架構、所描述演算法之特定邏輯電路/碼、特定韌體碼、特定互連操作、特定邏輯組配、特定製造技術及材料、特定編譯器實行方案、演算法以碼之特定表示、特定減低功率消耗及閘控技術/邏輯及電腦系統之其他特定操作細節未詳細描述以便避免不必要地使本發明模糊。
儘管可參考特定積體電路,諸如計算平台或微處理器中之能量節省及能量效率來描述以下實施例,但其他實施例適用於其他類型的積體電路及邏輯裝置。本文所述之實施例的類似技術及教示可應用於亦可受益於更好之能量效率及能量節省的其他類型之電路或半導體裝置。例如,所揭示實施例不限於桌上型電腦系統或UltrabooksTM。且亦可用於其他裝置中,該等其他裝置諸如手持式裝置、平板電腦、其他薄型筆記型電腦、系統單晶片(SOC)裝置及嵌入式應用程式。手持式裝置之一些實例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)及手持式PC。嵌入式應用程式通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒(set-top box)、網路集線器、廣域網路(WAN)交換機或可執行以下教導之功能及操作的任何其他系統。此外,本文所述之設備、方法及系統不限於實體計算裝置,而亦可與針對能量節省及效率之軟體最佳化有關。如在以下描述中將變得易於顯而易見,本文所述之方法、設備及系統之實施例(無論參考
硬體、韌體、軟體或上述各者之組合)對於藉由效能考慮事項所平衡的『綠色技術』未來為重要的。
隨著計算系統進步,其中之組件正變得更複雜。結果,在組件之間耦接及通訊之互連架構亦在複雜性方面增加,以確保頻寬要求針對最佳組件操作得以滿足。此外,不同的市場區隔需要互連架構之不同態樣來適合市場需求。例如,伺服器需要較高效能,而行動生態系統有時能夠犧牲總效能以供功率節約。然而,大多數組構之單一目的為藉由最大功率節約提供最高可能的效能。以下,論述數個互連,此情況將可能受益於本文所述之本發明的態樣。
圖1
參考圖1,描繪包括多核心處理器的計算系統的方塊圖之一實施例。處理器100包括任何處理器或處理裝置,諸如微處理器、嵌入式處理器、數位信號處理器(DSP)、網路處理器、手持式處理器、應用處理器、共處理器、系統單晶片(SOC)或用來執行碼之其他裝置。在一實施例中,處理器100包括至少兩個核心--核心101及102,該至少兩個核心可包括非對稱核心或對稱核心(所例示之實施例)。然而,處理器100可包括任何數目的處理元件,該等處理元件可為對稱或非對稱的。
在一實施例中,處理元件指代用來支援軟體執行緒之硬體或邏輯。硬體處理元件之實例包括:執行緒單元、執行緒槽、執行緒、處理單元、情境、情境單元、邏輯處理器、硬體執行緒、核心及/或能夠保持處理器之狀態(諸如
執行狀態或架構狀態)的任何其他元件。換言之,在一實施例中,處理元件指代能夠獨立地與碼(諸如軟體執行緒、作業系統、應用程式或其他碼)相關聯的任何硬體。實體處理器(或處理器插座)通常指代積體電路,其可能包括任何數目的其他處理元件,諸如核心或硬體執行緒。
核心通常指代位於積體電路上之能夠維持獨立架構狀態的邏輯,其中每一獨立地維持之架構狀態與至少一些專用執行資源相關聯。與核心形成對比,硬體執行緒通常指代位於積體電路上之能夠維持獨立架構狀態的任何邏輯,其中獨立地維持之架構狀態共用對執行資源之取用權。如可見,當某些資源為共用的且其他資源專用於架構狀態時,硬體執行緒之術語與核心之術語之間的行重疊。但通常,作業系統將核心及硬體執行緒視為個別的邏輯處理器,其中作業系統能夠在每一邏輯處理器上單獨排程操作。
如圖1中所例示,實體處理器100包括兩個核心--核心101及102。此處,核心101及102被視為對稱核心,亦即,具有相同組態、功能單元及/或邏輯之核心。在另一實施例中,核心101包括亂序處理器核心,而核心102包括循序處理器核心。然而,核心101及102可單獨選自任何類型之核心,諸如本機核心、軟體管理式核心、適於執行本機指令集架構(ISA)之核心、適於執行經轉譯的指令集架構(ISA)之核心、共同設計的核心或其他已知的核心。在異質核心環境(亦即非對稱核心)中,可利用諸如二進制轉譯
的某一形式之轉譯來排程或執行一個核心或兩個核心上的碼。更進一步論述,以下更詳細地描述核心101中所例示之功能單元,因為核心102中之單元以所描繪實施例中之類似方式操作。
如所描繪,核心101包括兩個硬體執行緒101a及101b,該兩個硬體執行緒亦可被稱為硬體執行緒槽101a及101b。因此,諸如作業系統之軟體實體在一實施例中可能將處理器100視為四個單獨的處理器,亦即,能夠並行地執行四個軟體執行緒之四個邏輯處理器或處理元件。如以上所提及,第一執行緒與架構狀態暫存器101a相關聯,第二執行緒與架構狀態暫存器101b相關聯,第三執行緒可與架構狀態暫存器102a相關聯,且第四執行緒可與架構狀態暫存器102b相關聯。此處,架構狀態暫存器(101a、101b、102a及102b)中每一者可被稱為如以上所述之處理元件、執行緒槽或執行緒單元。如所例示,架構狀態暫存器101b中重複架構狀態暫存器101a,因此個別架構狀態/情境能夠針對邏輯處理器101a及邏輯處理器101b加以儲存。在核心101中,亦可針對執行緒101a及101b重複其他較小的資源,諸如分配器及重新命名器區塊130中之指令指標及重新命名邏輯。可經由分割來共用一些資源,諸如重新排序/引退單元135中之重新排序緩衝器、ILTB 120、負荷/儲存緩衝器及佇列。可能全面共用其他資源,諸如通用內部暫存器、頁表基礎暫存器、低階資料快取記憶體及資料TLB 115、執行單元140及亂序單元135之部分。
處理器100通常包括其他資源,該等資源可全面共用、經由分割來共用,或由處理元件專用/專用於處理元件。在圖1中,例示具有處理器之例示性邏輯單元/資源之純示範性處理器之一實施例。請注意,處理器可包括或省略此等功能單元中任一者,並且包括未描繪之任何其他已知的功能單元、邏輯或韌體。如所例示,核心101包括簡化的代表性亂序(OOO)處理器核心。但不同實施例中可利用循序處理器。OOO核心包括用來預測將要執行/採用之分支的分支目標緩衝器120及用來儲存用於指令之位址轉譯項目的指令轉譯緩衝器(I-TLB)120。
核心101進一步包括耦接至擷取單元120之解碼模組125,以解碼所擷取元件。在一實施例中,擷取邏輯包括分別與執行緒槽101a、101b相關聯的個別定序器。通常,核心101與第一ISA相關聯,該第一ISA定義/規定可在處理器100上執行之指令。通常,作為第一ISA之部分的機器碼指令包括參考/規定將要進行之指令或操作的指令(被稱為操作碼)之一部分。解碼邏輯125包括自此等指令之操作碼辨識此等指令且在管線上傳遞解碼後指令以便如第一ISA所定義來處理之電路。例如,如以下更詳細地論述,在一實施例中,解碼器125包括經設計或調適來辨識諸如交易指令之特定指令的邏輯。由於解碼器125進行的辨識,架構或核心101採取特定的預定義動作來進行與適當指令相關聯的任務。重要的是請注意,本文所述之任務、區塊、操作及方法中任一者可回應於單個或多個指令來進行,該等指
令中之一些可為新的或舊的指令。請注意,在一實施例中,解碼器126辨識相同ISA(或相同ISA之子集)。替代地,在異質核心環境中,解碼器126辨識第二ISA(第一ISA之子集或相異的ISA)。
在一實例中,分配器及重新命名器區塊130包括用來保留資源(諸如用來儲存指令處理結果的暫存器檔案)之分配器。然而,執行緒101a及101b可能能夠亂序執行,其中分配器及重新命名器區塊130亦保留其他資源,諸如用來追蹤指令結果的重新排序緩衝器。單元130亦可包括用來向處理器100內部的其他暫存器重新命名程式/指令參考暫存器之暫存器重新命名器。重新排序/引退單元135包括用來支援亂序執行及經亂序執行之指令的稍後循序引退之組件,諸如以上所提及之重新排序緩衝器、負荷緩衝器及儲存緩衝器。
在一實施例中,排程器及執行單元區塊140包括用來在執行單元上排程指令/操作之排程器單元。例如,在具有可利用的浮點執行單元之執行單元之埠上排程浮點指令。亦包括與執行單元相關聯的暫存器檔案來儲存資訊指令處理結果。示範性執行單元包括浮點執行單元、整數執行單元、跳躍執行單元、負荷執行單元、儲存執行單元及其他已知的執行單元。
較低階資料快取記憶體及資料轉譯緩衝器(D-TLB)150耦接至執行單元140。資料快取記憶體用來儲存最近使用的/被操作的元件,諸如資料運算元,該等元件
可能保持於記憶體同調狀態中。D-TLB用來儲存最近的虛擬/線性至實體位址轉譯。作為一特定實例,處理器可包括用來將實體記憶體分為多個虛擬頁的頁表結構。
此處,核心101及102共用對較高階或較遠快取記憶體之存取,該快取記憶體諸如與晶片上介面110相關聯的第二階快取記憶體。請注意,較高階或較遠的指代增加的或離執行單元更遠的快取記憶體階。在一實施例中,較高階快取記憶體為末階資料快取記憶體--處理器100上的記憶體階層中之最後快取記憶體--諸如二階或三階資料快取記憶體。然而,較高階快取記憶體不限於此,因為較高階快取記憶體可與指令快取記憶體相關聯或包括指令快取記憶體。取而代之,可在解碼器125之後耦接追蹤快取記憶體(一指令快取記憶體類型)來儲存最近解碼之追蹤。在此,指令可能指代巨集指令(亦即由解碼器辨識的一般指令),該巨集指令可解碼為若干微指令(微操作)。
在所描繪組態中,處理器100亦包括晶片上介面模組110。歷史上,已將以下更詳細地描述的記憶體控制器包括在處理器100外部的計算系統中。在此情況下,晶片上介面11用來與處理器100外部的裝置通訊,該等裝置諸如系統記憶體175、晶片組(通常包括用來連接至記憶體175之記憶體控制器集線器及用來連接周邊裝置之I/O控制器集線器)、記憶體控制器集線器、北橋或其他積體電路。且在此情況下,匯流排105可包括任何已知的互連,諸如多點匯流排、點對點互連、串列互連、並列匯流排、同調(例如快取
記憶體同調)匯流排、分層式協定架構、差動匯流排及GTL匯流排。
記憶體175可專用於處理器100或由系統中之其他裝置共用。記憶體175之常見類型實例包括DRAM、SRAM、非依電性記憶體(NV記憶體)及其他已知的儲存裝置。請注意,裝置180可包括圖形加速器、耦接至記憶體控制器集線器之處理器或卡、耦接至I/O控制器集線器之資料儲存器、無線收發器、快閃裝置、音訊控制器、網路控制器或其他已知的裝置。
然而,最近,因為更多的邏輯及裝置整合於諸如SOC之單個晶粒上,所以此等裝置中每一者可併入處理器100上。例如,在一實施例中,記憶體控制器集線器位於具有處理器100之相同封裝及/或晶粒上。此處,核心之一部分(核心上部分)110包括一或多個控制器,以用於與諸如記憶體175或圖形裝置180之其他裝置介接。包括用於與此類裝置介接之互連及控制器的組態通常被稱為核心上(或非核心組態)。作為一實例,晶片上介面110包括用於晶片上通訊之環形互連及用於晶片外通訊之高速串列點對點鏈路105。然而,在SOC環境中,諸如網路介面、共處理器、記憶體175、圖形處理器180及任何其他已知的電腦裝置/介面之甚至更多的裝置可整合於單個晶粒或積體電路上,來提供具有高功能性及低功率消耗之小形狀因素。
在一實施例中,處理器100能夠執行編譯器、最佳化及/或轉譯器碼177以編譯、轉譯且/或最佳化應用程式
碼176,來支援本文所述之設備及方法或與該等設備及方法介接。編譯器通常包括用以將源文字/碼轉譯成目標文字/碼的程式或程式集。通常,使用編譯器進行的程式/應用程式碼之編譯係在多個級段及遍中進行,以將高階程式設計語言碼變換成低階機器或組合語言碼。然而,單遍編譯器仍可利用於簡單編譯。編譯器可利用任何已知編譯技術且執行任何已知編譯器操作,諸如詞法分析、預處理、剖析、語義分析、碼產生、碼變換及碼最佳化。
較大編譯器通常包括多個級段,但通常此等級段包括於兩個一般級段內:(1)前端,亦即,通常其中語法處理、語義處理及一些變換/最佳化可發生,及(2)後端,亦即,通常其中分析、變換、最佳化及碼產生發生。一些編譯器指代中間物,該中間物例示編譯器之前端與後端之間的描繪之模糊。因此,對編譯器之插入、關聯、產生或其他操作之引用可發生在任何以上提及的級段或遍以及編譯器之任何其他已知級段或遍中。作為一例示性實例,編譯器可能將操作、呼叫、功能等插入編譯之一或多個級段中,諸如將呼叫/操作插入編譯之前端級段中及隨後在變換級段期間將呼叫/操作變換為較低階碼。請注意,在動態編譯期間,編譯器碼或動態最佳化碼可插入此類操作/呼叫,並且最佳化該碼以用於在運行時間期間執行。作為一特定例示性實例,可在運行時間期間動態地最佳化二進位碼(已編譯碼)。此處,程式碼可包括動態最佳化碼、二進位碼或兩者之組合。
類似於編譯器,諸如二進制轉譯器的轉譯器靜態地或動態地轉譯碼,以最佳化且/或轉譯碼。因此,對碼、應用程式碼、程式碼或其他軟體環境之執行之引用可指代:(1)用以動態地或靜態地編譯程式碼,用以維持軟體結構,用以執行其他操作,用以最佳化碼或用以轉譯碼的編譯器程式、最佳化碼最佳化器或轉譯器之執行;(2)包括操作/呼叫的主程式碼之執行,該主程式碼諸如已經最佳化/編譯的應用程式碼;(3)用以維持軟體結構、用以執行其他軟體有關的操作或用以最佳化碼的與主程式碼相關聯的其他程式碼(諸如程式館)之執行;或(4)上述各者之組合。
在一實施例中,提供新的高效能互連(HPI)。HPI為下一代快取記憶體同調的基於鏈路之互連。作為一實例,HPI可利用於諸如工作站或伺服器之高效能計算平台中,其中PCIe通常用來連接加速器或I/O裝置。然而,HPI並未如此受限。實情為,HPI可利用於本文所述之任何系統或平台中。此外,所開發的個別觀念可應用於其他互連,諸如PCIe。此外,HPI可經擴展以在與諸如PCIe之其他互連相同的市場中競爭。為支援多個裝置,在一實行方案中,HPI包括不可知的指令集架構(ISA)(亦即HPI能夠實行於多個不同裝置中)。在另一情況下,HPI亦可經利用來連接高效能I/O裝置,而不僅僅是處理器或加速器。例如,高效能PCIe裝置可經由適當轉譯橋接器(亦即HPI對PCIe)耦接至HPI。此外,HPI鏈路可由許多基於HPI之裝置諸如處理器以各種方式(例如星形、環形、網型等)加以利用。圖Q8例
示多個可能的多插座組態之一實施例。如所描繪,二插座組態Q805包括兩個HPI鏈路;然而,在其他實行方案中,可利用一HPI鏈路。對於較大拓撲,可利用任何組態,只要ID係可分配的且存在某一形式之虛擬路徑即可。如所示,4插座組態Q810具有自每一處理器至另一處理器的HPI鏈路。但在組態Q815中所示之8插座實行方案中,並非每一插座經由HPI鏈路彼此直接連接。然而,若虛擬路徑存在於處理器之間,則支援該組態。支援的處理器之範圍包括本機網域中的2-32個。可藉由使用多個域或節點控制器之間的其他互連達到較高數目之處理器。
HPI架構包括分層式協定架構之定義,該分層式協定架構類似於PCIe,因為PCIe亦包括分層式協定架構。在一實施例中,HPI定義協定層(同調、非同調及選擇性地基於其他記憶體之協定)、選路層、鏈路層及實體層。此外,如許多其他互連架構,HPI包括與功率管理器、針對測試及除錯之設計(DFT)、故障處置、暫存器、安全性等有關的增強。
圖2例示HPI分層式協定堆疊中之可能的層之一實施例;然而,此等層在一些實行方案中係不需要的且可為可選擇的。每一層處理其自有的資訊之粒度或量子階(協定層205a、b處理封包230,鏈路層210a、b處理flit 235,且實體層205a、b處理phit 240)。請注意,在一些實施例中,封包可基於實行方案而包括部分flit、單個flit或多個fiit。
作為第一實例,phit 240之寬度包括鏈路寬度與
位元之1對1映射(例如,20位元的鏈路寬度包括20個位元之一phit,等等)。Flit可具有較大大小,諸如184個位元、192個位元或200個位元。請注意,若phit 240為20個位元寬,且flit 235之大小為184個位元,則花費分數個phit 240來傳輸一flit 235(例如,20位元的9.2個phit傳輸184位元的flit 235,20位元的9.6個phit傳輸192位元的flit)。請注意,實體層處的基本鏈路之寬度可不同。例如,每方向路徑之數目可包括2個、4個、6個、8個、10個、12個、14個、16個、18個、20個、22個、24個等。在一實施例中,鏈路層210a、b能夠將不同交易之多個段嵌入單個flit中,且在該flit內,多個標頭(例如1個、2個、3個、4個)可嵌入該flit內。在此,HPI將標頭分裂成對應槽以致能該flit中去往不同節點的多個訊息。
在一實施例中,實體層205a、b負責資訊在實體媒體(電氣式或光學式媒體等)上的快速傳送。實體鏈路在兩個鏈路層實體諸如層205a與205b之間為點對點的。鏈路層210a、b可自上層提取實體層205a、b,且提供可靠地傳送資料(以及請求)之能力且管理兩個直接連接的實體之間的流程控制。鏈路層料負責將實體通道虛擬化為多個虛擬通道及訊息類。協定層220a、b依賴鏈路層210a、b以在將協定訊息交給實體層205a、b以用於跨於實體鏈路而傳送之前將該等協定訊息映射至適當訊息類及虛擬通道中。鏈路層210a、b可支援多個訊息,諸如請求、監聽、回應、回寫、非同調資料等。
在一實施例中,為提供可靠的傳輸,由鏈路層210a、b提供循環冗餘核對(CRC)錯誤核對及恢復程序,以便隔離發生於實體互連上的常式位元錯誤之效應。鏈路層210a在發射器處產生CRC且在接收器鏈路層210b處核對。
在一些實行方案中,鏈路層210a、b將信用方案利用於流程控制。在初始化期間,發送器經給予設定數目之信用以將封包flit發送至接收器。每當一封包或flit經發送至接收器時,發送器使該發送器之信用計數器遞減一信用,該信用表示封包或flit,此取決於正使用的虛擬網路之類型。每當緩衝器在接收器處經釋放時,信用經返回至發送器以用於該緩衝器類型。當用於給定通道之發送器之信號已耗盡時,在一實施例中,發送器停止在該通道中發送任何flit。實質上,在接收器已消耗資訊且釋放適當的緩衝器之後返回信用。
在一實施例中,選路層215a、b提供用以將封包自來源路由至目的地的靈活及分散式方式。在一些平台類型(例如,單處理器及雙處理器系統)中,此層可並非顯式的,但可為鏈路層210a、b之部分;在此狀況下,此層為可選擇的。依賴於由鏈路層210a、b提供為功能之部分的虛擬網路及訊息類抽象來決定如何路由封包。在一實行方案中,選路功能係經由實行特定選路表來定義。此定義允許各種用法模型。
在一實施例中,協定層220a、b實行通訊協定、排序規則及同調維持、I/O、中斷及其他較高階通訊。請注
意,在一實行方案中,協定層220a、b提供訊息來談判組件及系統之功率狀態。作為一可能的添加,實體層205a、b亦可獨立地或相結合地設定個別鏈路之功率狀態。
多個代理可連接至HPI架構,諸如本地代理(對記憶體之排序請求)、快取(對同調記憶體發佈請求且回應於監聽)、組態(處理組態交易)、中斷(過程中斷)、傳統(處理傳統交易)、非同調(處理非同調交易)等。以下論述對HPI層之更特定論述。
HPI之少許可能的概述包括:在本地節點處不利用預分配;不排序對若干訊息類之要求;將多個訊息緊縮於單個flit(協定標頭)(亦即,可在定義的槽中保持多個訊息的緊縮flit)中;可自4個、8個、16個、20個或更多路徑縮放的寬鏈路;可將8個、16個、32個或多至64個位元利用於錯誤保護的大錯誤核對方案;以及利用嵌入式時脈方案。
HPI實體層
HPI之實體層205a、b(或PHY)可置於電氣層(亦即連接兩個組件的電氣導體)以上且在鏈路層210a、b以下加以實行,如圖2中所例示。實體層駐留於每一代理上且連接彼此分離的兩個代理(A及B)上之鏈路層。區域及遠端電氣層藉由實體媒體(例如,電線、導體、光學等)連接。在一實施例中,實體層205a、b具有兩個主要階段,初始化及操作。在初始化期間,連接對於鏈路層為不透明的,且傳訊可涉及定時狀態及交握事件之組合。在操作期間,連接對於鏈路層為透明的,且傳訊以一速度進行,其中所有路徑作為
單個鏈路一起操作。在操作階段期間,實體層將flit自代理A傳送至代理B且自代理B傳送至代理A。連接亦被稱為鏈路且自鏈路層提取包括媒體、寬度及速度的一些實體態樣,同時與鏈路層交換flit及當前組態(例如寬度)之控制/狀態。初始化階段包括次要階段,例如輪詢、組態。操作階段亦包括次要階段(例如鏈路功率管理狀態)。
在一實施例中,實體層205a;b亦:用以滿足可靠性/錯誤標準,容忍鏈路上的路徑之故障且轉至標稱寬度之一小部分,容忍鏈路之相反方向上的單一故障,支援熱增添/去除,從而在嘗試次數已超過指定的臨限值時允許/禁止PHY埠、逾時初始化嘗試等。
在一實施例中,HPI利用旋轉位元型樣。例如,當flit大小並未與HPI鏈路中之路徑之倍數對準時,flit可能無法經由路徑在傳輸之整數倍數中發送(例如,192位元flit並非示範性20路徑鏈路之清潔倍數。因此在x20下,flit可交錯以避免耗損頻寬(亦即在某一點處發送部分flit,而不利用其餘路徑)。在一實施例中,交錯經決定以最佳化關鍵欄位之潛時及發射器(Tx)及接收器(Rx)中的多工器。所決定型樣亦可能提供至/自較小寬度(例如x8)的清潔及快速轉變及以新寬度的無縫操作。
在一實施例中,HPI利用嵌入式時脈,諸如20位元的嵌入式時脈或其他數目之位元的嵌入式時脈。其他高效能介面可將轉送時脈或其他時脈使用於帶內重設。藉由將時脈嵌入HPI中,此舉潛在地降低插腳輸出。然而,在一
些實行方案中,使用嵌入式時脈可導致用以處置帶內重設的不同設備及方法。作為第一實例,在初始化之後利用用以拖延鏈路flit傳輸且允許PHY用法(在附錄A中更詳細地描述)的阻擋鏈路狀態。作為第二實例,可在初始化期間利用電氣有序集,諸如電氣閒置有序集(EIOS)。
在一實施例中,HPI能夠利用無轉送時脈之第一位元寬度方向及用於功率管理之第二較小位元寬度鏈路。作為一實例,HPI包括部分鏈路寬度傳輸狀態,其中利用部分寬度(例如,x20全寬度及x8部分寬度);然而,寬度僅為例示性的且可不同。在此,PHY可在無鏈路層輔助或介入的情況下處置部分寬度功率管理。在一實施例中,阻擋鏈路狀態(BLS)協定經利用來進入部分寬度傳輸狀態(PWTS)。在一或多個實行方案中,PWTS退出可使用BLS協定或靜噪中斷偵測。由於無轉送時脈,PWTLS退出可包括重新去偏斜,該重新去偏斜維持鏈路之決定性。
在一實施例中,HPI利用Tx調適。作為一實例,迴路返回狀態及硬體用於Tx調適。作為一實例,HPI能夠計數實際位元錯誤;此可能能夠藉由注入專門化型樣來執行。因此,HPI應能夠以較低功率取得較佳電氣邊際。當使用迴路返回狀態時,一方向可用作具有作為訓練序列(TS)酬載之部分發送的度量的硬體背後通道。
在一實施例中,HPI能夠提供潛時固定,而不交換TS中之同步計數器值。其他互連可基於每一TS中之同步計數器值之此交換來執行潛時固定。在此,HPI可藉由使
EIEOS對準至同步計數器來利用週期性地循環電氣閒置退出有序集(EIEOS)作為用於同步計數器值之代理。此可能節約TS酬載空間,消除混疊,及DC平衡問題,並且簡化將要增添的潛時之計算。
在一實施例中,HPI提供鏈路狀態機變遷之軟體及計時器控制。其他互連可支援藉由硬體在進入初始化狀態時設定的旗號(保持位元)。當保持位元藉由軟體清除時,自狀態退出發生。在一實行方案中,HPI允許軟體控制此類型之機制,以用於進入傳輸鏈路狀態或迴路返回型樣狀態。在一實施例中,HPI允許將在交握之後基於軟體可規劃逾時自交握狀態退出,此可能使測試軟體較容易。
在一實施例中,HPI利用TS之假隨機位元序列(PRBS)攪拌。作為一實例,利用23位元PRBS(PRBS23)。在一實施例中,PRBS藉由類似位元大小的自接種儲存元件(諸如線性回饋移位暫存器)產生。作為一實例,固定UI型樣可經利用來以至調適狀態的旁路攪拌。但藉由以PRBS23攪拌TS,可在無旁路的情況下執行Rx調適。另外,可在時鐘恢復及取樣期間減少偏移及其他錯誤。HPI方法依賴於使用可在TS之特定部分期間自接種的斐波那契(Fibonacci)LFSR。
在一實施例中,HPI在不改變PLL時脈頻率的情況下支援仿真緩慢模式。一些設計可將分離的PLL使用於緩慢速度及快速速度。然而,在一實行方案中,HPI使用仿真緩慢模式(亦即PLL時脈以快速速度運行;TX多次重複位元;RX細分取樣(oversample)以定位邊緣且識別位元)。此
意味,共用PLL的埠可在緩慢速度及快速速度下共存。在倍數為快速速度與緩慢速度之整數比的一實例中,不同的快速速度可與可在熱附著之發現相位期間使用的相同緩慢速度一起工作。
在一實施例中,HPI支援用於熱附著之常見緩慢模式頻率。如以上所述,仿真緩慢模式允許HPI埠共用PLL以便在緩慢速度及快速速度下共存。當設計者將仿真倍數設定為快速速度與緩慢速度之整數比時,則不同的快速速度可與相同的緩慢速度一起工作。因此,支援至少一共用頻率的兩個代理可經熱附著,而不管主機埠運行速度如何。軟體發現隨後可使用緩慢模式鏈路來識別且設置大多數最佳鏈路速度。
在一實施例中,HPI在無端接變化的情況下支援鏈路之重新初始化。技術人員可針對帶內重設提供重新初始化,該帶內重設具有針對在可靠性、可利用性及可服務度(RAS)中使用的發現過程改變的時脈路徑端接。在一實施例中,當HPI包括輸入傳訊之RX篩選以識別良好路徑時,針對HPI的重新初始化可在不改變端接值的情況下進行。
在一實施例中,HPI支援強健的低功率鏈路狀態(LPLS)進入。作為一實例,HPI可包括在LPLS中的最小停留(亦即,鏈路在退出之前停留於LPLS中的最小時間量、UI、計數器值等)。替代地,LPLS進入可經談判且隨後使用帶內重設以進入LPLS。但,在一些狀況下,此可遮蔽起源於第二代理的實際帶內重設。在一些實行方案中,HPI允許
第一代理進入LPLS且允許第二代理進入重設。第一代理對於時間週期(亦即,最小停留)無回應,此允許第二代理完成重設且隨後喚醒第一代理,從而允許至LPLS中的有效得多的強健進入。
在一實施例中,HPI支援諸如解彈跳偵測、喚醒及路徑故障之連續篩選之特徵。HPI可尋找用於延長的時間週期之指定傳訊型樣以偵測自LPLS的有效喚醒,因此減少虛假喚醒之機會。亦可在針對更強健的RAS特徵進行的初始化過程期間在壞路徑之連續篩選的背景下使用相同硬體。
在一實施例中,HPI支援鎖定步驟及重新開始重播的決定性退出。在HPI中,一些TS邊界在以全寬度操作時可與flit邊界一致。因此,HPI可識別且指定退出邊界,使得可以另一鏈路維持鎖定步驟行為。另外,HPI可指定可用來以鏈路對維持鎖定步驟的計時器。在初始化之後,HPI亦可支援帶內重設禁止的操作以支援鎖定步驟操作之一些特點。
在一實施例中,HPI支援用於關鍵初始化參數之TS標頭而非酬載之使用。替代地,TS酬載可用來交換如ACK及路徑數目之初始化參數。且亦可使用用於通訊路徑極性的DC位準。然而,HPI可地用於關鍵參數之TS標頭中使用DC平衡碼。此可能減少酬載所需要的位元組之數目,且可能允許整個PRBS23型樣用於攪拌TS,此舉降低對平衡TS的DC之需求。
在一實施例中,HPI支援量測以在閒置路徑之部分寬度傳輸鏈路狀態(PWTLS)進入/退出期間提高活動路徑之雜訊抗擾性。在一實施例中,可圍繞寬度變化點使用無效(或其他非可重試flit)以提高活動路徑之雜訊抗擾性。另外,HPI可圍繞PWTLS退出之開始利用無效flit(亦即,無效flit可與資料flit斷開關係)。HPI亦可使用專門化傳訊,該專門化傳訊之格式可變化以減少假喚醒偵測之機會。
在一實施例中,HPI在PWTLS退出期間支援專門化型樣之使用,以允許非阻擋的去偏斜。替代地,閒置路徑可在PWTLS退出時未經去偏斜,因為該等閒置路徑可在轉送時脈之幫助的情況下維持偏斜。然而,在使用嵌入式時脈的情況下,HPI可使用專門化傳訊,該專門化傳訊之格式可變化以減少假喚醒偵測之機會且亦允許去偏斜而不阻擋flit流程。此亦藉由使失敗的路徑無縫地減低功率消耗、重新調適該等失敗的路徑及使該等失敗的失敗回至線上而不阻擋flit之流動來允許更強健的RAS。
在一實施例中,HPI在無鏈路層支援的情況下支援低功率鏈路狀態(LPLS)進入及更強健的LPLS退出。替代地,在預指定主機與從屬裝置之間可取決於鏈路層談判以自傳輸鏈路狀態(TLS)進入LPLS。在HPI中,PHY可使用阻擋鏈路狀態(BLS)碼來處置談判,且可支援兩個代理為主機或發起者,以及直接自PWTLS進入LPLS中。自LPLS退出可基於使用接著為兩個端之間的交握的特定型樣來解彈跳靜噪中斷,且若任何此舉失敗則基於逾時引起的帶內重設。
在一實施例中,HPI在初始化期間支援控制非生產性迴路。替代地,未能初始化(例如缺乏良好路徑)可導致過多次地重試初始化,此可能耗損功率且難以除錯。在HPI中,鏈路對可試圖在停止且在重設狀態中減低功率消耗之前初始化設定的次數,其中軟體可在重試初始化之前做出調整。此可能改良系統之RAS。
在一實施例中,HPI支援先進的IBIST(互連內建自測試)選項。在一實施例中,可利用型樣產生器,該型樣產生器允許用於任何插腳之最大長度之兩個非相關PRBS23型樣。在一實施例中,HPI可能能夠支援四個此類型樣,並且提供控制此等型樣之長度的能力(亦即動態地變化測試型樣、PRBS23長度)。
在一實施例中,HPI提供用以使道去偏斜的先進邏輯。作為一實例,TS鎖定之後的TS邊界可用來使路徑去偏斜。另外,HPI可藉由在酬載中之特定點期間比較LFSR中的路徑PRBS型樣來去偏斜。此去偏斜在測試晶片中可為有用的,此狀況可缺乏偵測TS或狀態機以管理去偏斜的能力。
在一實施例中,自初始化退出至鏈路傳輸發生於具有行星對準的TS邊界上。另外,HPI可支援來自該點的談判延遲。另外,在兩個方向之間的退出順序可藉由使用主-從決定性來控制,該主-從決定性允許用於鏈路對之一個而非兩個行星對準控制。
一些實行方案使用固定的128UI型樣來攪拌
TS。其他實行方案使用固定的4k PRBS23來攪拌TS。在一實施例中,HPI允許使用任何長度的PRBS,包括整個(8M-1)PRBS23序列。
在一些架構中,調適具有固定的持續時間。在一實施例中,自調適退出經交握而非定時。此意味,調適時間可在兩個方向之間為非對稱的,且如兩端所需要的一般長。
在一實施例中,若該等狀態動作不需要被重新進行,則狀態機可繞過狀態。然而,此可導致更複雜的設計及驗證逸出。HPI不使用旁路--實情為,HPI散佈動作,使得每一狀態中的短計時器可用來執行動作且避免旁路。此可能有助於更一致且同步化的狀態機變遷。
在一些架構中,轉送時脈經利用於帶內重設及鏈路層,以用於分級段進行部分寬度傳輸且用於低功率鏈路進入。HPI使用阻擋鏈路狀態碼類似的功能。此等碼可能可具有在Rx處導致『失配』的位元錯誤。HPI包括用於處理失配之協定以及用以處置異步重設、低功率鏈路狀態及部分寬度鏈路狀態請求的構件。
在一實施例中,將128 UI拌碼器利用於迴路返回TS。然而,當迴路返回開始時,此可導致TS鎖定之混疊;因此一些架構在此期間將酬載改變為全部0。在另一實施例中,HPI利用一致的酬載且將週期性地發生的未攪拌EIEOS使用於TS鎖定。
一些架構在初始化期間利用攪拌TS。在一實施
例中,HPI定義超級序列,該等超級序列為各種長度的攪拌TS及未攪拌EIEOS之組合。此在初始化期間允許更隨機化的變遷,且亦簡化TS鎖定、潛時固定及其他動作。
HPI鏈路層
返回圖2,例示鏈路層210a、b的邏輯方塊之一實施例。在一實施例中,鏈路層210a、b保證兩個協定或選路實體之間的可靠資料傳送。鏈路層自協定層220a、b提取實體層205a、b,負責兩個協定代理(A、B)之間的流程控制,且將虛擬通道服務提供至協定層(訊息類)及選路層(虛擬網絡)。協定層220a、b與鏈路層210a、b之間的介面通常在封包階處。在一實施例中,鏈路層處的最小傳送單元被稱為flit,flit為指定數目之位元,諸如192。鏈路層210a、b依賴於實體層205a、b以將實體層205a、b之傳送單元(phit)構造成鏈路層210a、b之傳送單元(flit)。另外,鏈路層210a、b可在邏輯上分裂成兩個部分,亦即,發送器及接收器。一實體上的發送器/接收器對可連接至另一實體上的接收器/發送器對。通常在flit及封包兩者的基礎上執行流程控制。亦可能在flit階層的基礎上執行錯誤偵測及校正。
在一實施例中,flit為擴展的192位元。然而,可在不同變化中利用任何範圍之位元,諸如81-256個(或更多)。在此,亦增加CRC欄位(例如16個位元)以處置較大酬載。
在一實施例中,TID(交易ID)之長度為11位元。因此,可消除分散式本地代理之預分配及致能。此外,在
一些實行方案中,11位元之使用允許TID將被使用,而未用於擴展的TID模式。
在一實施例中,標頭flit被分成3個槽,2個具有相等大小(槽0及槽1)且另一者為較小槽(槽2)。浮動欄位可利用於槽0或槽1中一者以供使用。可使用槽1及槽2的訊息經最佳化,從而減少編碼此等槽之操作碼所需要的位元之數目。當需要槽0提供的更多位元的標頭進入鏈路層時,開槽演算法處於適當位置中以允許該標頭接管用於額外空間之槽1酬載位元。特殊控制(例如LLCTRL)flit可消耗用於其需求的所有3個槽位元價值。開槽演算法可亦存在以允許單獨槽將被利用,同時對於鏈路為部分忙碌之狀況,其他槽不攜載資訊。其他互連可允許每flit單個訊息,而非多個。flit內的槽之定大小及可置於每一槽中的訊息之類型甚至在降低的flit速率的情況下可能提供增加的HPI頻寬。對於flit及多槽標頭之更詳細描述,參考附錄B之flit定義部分。
在HPI中,大CRC基線可改良錯誤偵測。例如,利用16位元CRC。由於較大CRC,亦可利用較大的酬載。CRC之16位元結合與該等位元一起使用的多項式改良錯誤偵測。作為一實例,為用以提供如下情況的最小數目之閘:1)經偵測的1-4位元錯誤2)叢發長度16或較少之錯誤經偵測。
在一實施例中,利用基於兩個CRC-16方程式的輪詢CRC。可使用兩個16位元多項式,來自HPI CRC-16的多項式及第二多項式。第二多項式具有最小數目之閘來實
行,同時保持以下性質:1)經偵測的所有1-7位元錯誤2)x8鏈路寬度的每路徑叢發保護3)叢發長度16或較少之所有錯誤經偵測。
在一實施例中,利用降低的最大flit速率(9.6與4 UI),但獲得鏈路之增加的通量。由於增加的flit大小,每flit多個槽之引入、酬載位元之最佳化利用率(用以移除或重新定位極少使用之欄位的變化的演算法),達成較高互連效率。
在一實施例中,用於3個槽之支援之部分包括192位元flit。浮動欄位允許用於槽0或槽1之酬載之11個額外位元。請注意,若使用較大flit,則可使用較多浮動位元。且因此,若使用較小flit,則提供較少浮動位元。藉由允許欄位在兩個槽之間浮動,我們可提供某些訊息所需要的額外位元,同時仍保留在192位元內且最大化頻寬利用率。替代地,為每一槽提供11位元HTID欄位可使用flit中可能並未有效利用的額外11位元。
一些互連可在協定階層訊息中傳輸病毒狀態且在資料flit中傳輸毒害狀態。在一實施例中,HPI協定階層訊息及毒害狀態經移動至控制flit。因為此等位元極少使用(僅在錯誤狀況下),所以自協定階層訊息移除該等位元可能提高flit利用率。使用控制flit來注入該等位元仍允許錯誤之圍阻。
在一實施例中,flit中之CRD及應答位元允許若干信用(諸如八個)或應答之數目(諸如8)之返回。作為完全
編碼的信用欄位之部分,當槽2經編碼為LLCRD時,此等位元作為Credit[n]及Acknowledge[n]加以利用。此可能藉由允許任何flit返回使用總共僅2個位元的VNA信用之數目及應答之數目且亦允許在使用完全編碼的LLCRD返回時其定義保持一致來改良效率。
在一實施例中,VNA與VN0/1編碼(藉由使槽對準至相同編碼來節約位元)。多槽標頭flit中的槽可對準至僅VNA、僅VN0或僅VN1。藉由加強此舉,移除指示VN的每槽位元。此舉提高flit位元利用率之效率且可能允許自10位元TID擴展至11位元TID。
一些欄位僅允許以1(用於VN0/1)、2/8/16(用於VNA)及8(用於應答)之增量返回。此意味,返回大量未決信用或應答可使用多個返回訊息。亦意味,用於VNA及應答的奇數返回值可為可整除值之左絞合式未決累積。HPI可具有完全編碼的信用及應答返回欄位,從而允許代理針對具有單個訊息的集區返回所有累積信用或應答。此可能改良鏈路效率且亦可能簡化邏輯實行方案(返回邏輯可實行「清晰」信號而非全減流計)。
選路層
在一實施例中,選路層215a、b提供靈活及分散式方法以將HPI交易自來源路由至目的地。該方案為靈活的,因為用於多個拓撲之選路演算法可經由每一路由器處的可規劃選路表指定(程式規劃在一實施例中由韌體、軟體或兩者之組合執行)。選路功能性可經分散;選路可經由一
系列選路步驟來進行,其中每一選路步驟係經由對來源路由器、中間路由器或目的地路由器處的表之查找來定義。在來源處的查找可用來將HPI封包注入HPI組構中。中間路由器處之查找可用來將HPI封包自輸入埠路由至輸出埠。目的地埠處之查找可用來將目的地HPI協定代理定為目標。請注意,在一些實行方案上,選路層可為淺薄的,因為選路表及因此選路演算法並未藉由規範具體定義。此允許各種用法模型,包括將由系統實行方案定義的靈活平台架構拓撲。選路層215a、b依賴於鏈路層210a、b以用於提供多達三個(或更多)虛擬網路(VN)--在一實例中,兩個無死鎖VN(具有在每一虛擬網路中定義的若干訊息類的VN0及VN1)之使用。共享適應性虛擬網路(VNA)可在鏈路層中加以定義,但此適應性網路可並未直接暴露於選路概念中,因為每一訊息類及VN可具有專用資源及保證轉送進度。
選路規則之非詳盡示範性列表包括:(1)(訊息類不變性):屬於特定訊息類的輸入封包可在相同訊息類中經由輸出HPI埠/虛擬網路加以路由;(2)(交換)HPI平台可支援「儲存及轉送」及「虛擬跨步」類型之交換。在另一實施例中,HPI可能不支援「蟲洞」或「電路」交換。(3)(互連無死鎖性)HPI平台可不依賴於用於無死鎖選路的適應流程。在使用VN0及VN1兩者的平台的情況下,2個VN一起可用於無死鎖選;以及(4)(用於「葉」路由器之VN0)。在可使用VN0及VN1兩者的HPI平台中,可容許將VN0使用於路由器未在路徑方向上使用的該等組件;亦即,輸入埠具有
在此組件處終止的HPI目的地。在此狀況下,來自不同VN的封包可經路由至VN0。其他規則(例如,封包在VN0與VN1之間的移動)可由平台相依的選路演算法控制。
選路步驟:在一實施例中,選路步驟由選路功能(RF)及選擇功能(SF)涉及。選路功能可作為輸入取得封包到達的HPI埠及目的地NodeID;該選路功能隨後作為輸出得出2元組--HPI埠數目及虛擬網路--封包應遵循其路徑至目的地。對於選路功能容許另外取決於輸入虛擬網路。此外,容許使用選路步驟得出多個<埠#,虛擬網路>對。所得選路演算法被稱為適應性的。在此狀況下,選擇功能SF可基於路由器具有的額外狀態資訊選擇單個2元組(例如,在適應性選路演算法的情況下,虛擬網路之特定埠之選擇可取決於區域擁擠條件)。在一實施例中,選路步驟由應用選路功能及隨後選擇功能以得出2元組組成。
路由器表簡化:HPI平台可實行虛擬網路之合法子集。此類子集簡化路由器交換機處的虛擬通道緩衝及仲裁相關聯的選路表之大小(減少行之數目)。此等簡化可以平台靈活性及特徵為代價。VN0及VN1可為無死鎖網路,該等無死鎖網路通常在最小虛擬通道資源分配給該等網路的情況下一起或單獨提供無死鎖性,取決於用法模型。選路表之扁平式組織可包括對應於最大數目之NodeID的大小。在此組織的情況下,選路表可藉由目的地NodeID欄位且可能藉由虛擬網路id欄位編入索引。亦可使表組織為階層式的,其中目的地NodeID欄位被再分成多個子欄位,此為實
行方案相依的。例如,在分成「區域」及「非區域」部分的情況下,選路之「非區域」部分在「區域」部分之選路之前完成。在每一輸入埠處降低表大小之可能的優點可能以迫使以階層方式將NodeID指派給HPI組件為代價。
選路演算法:在一實施例中,選路演算法定義自來自模組至目的地模組的可容許路徑之集合。自來源至目的地的特定路徑為可容許路徑之子集,且根據以上定義的一系列選路步驟獲得,該等選路步驟自來源處的路由器開始,通過零或更多中間路由器,且以目的地處的路由器結束。請注意,即使HPI組構可具有自來源至目的地的多個實體路徑,但所容許的路徑為藉由選路演算法定義的該等路徑。
HPI同調協定
在一實施例中,HPI同調協定包括於層220a、b中以支援自記憶體快取資料列的代理。希望快取記憶體資料的代理可使用同調協定來讀取資料行以載入至該代理之快取記憶體中。希望修改代理之快取記憶體中的資料行的代理可使用同調協定來在修改資料之前獲取行之所有權。在修改行之後,代理可遵循如下協定要求:將行保持於該代理之快取記憶體中,直至該代理將行寫回至記憶體或回應於外部請求而包括該行。最後,代理可履行外部請求以使該代理之快取記憶體中的行無效。協定藉由規定所有快取代理可遵循的規則來確保資料之同調。協定亦提供用於無快取記憶體的代理同調地讀取及寫入記憶體資料的方
式。
可加強兩個條件以支援利用HPI同調協定的交易。第一,協定可作為一實例在每位址的基礎上在代理之快取記憶體中的資料之間且在該等資料與記憶體中的資料之間維持資料一致性。非正式地,資料一致性可涉及代理之快取記憶體中的表示資料之最新值的每一有效資料行,且在同調協定封包中傳輸的資料可表示在發送資料時的資料之最新值。當資料之非有效複本存在於快取記憶體中或傳輸中時,協定可確保資料之最新值駐留於記憶體中。第二,協定提供用於請求之良好定義的承諾點。用於讀取之承諾點可指示何時資料為可用的;且對於寫入,承諾點可指示何時寫入資料為全域可觀測的,且將藉由後續讀取載入。協定可對於同調記憶體空間中的可快取請求及非可快取(UC)請求兩者支援此等承諾點。
HPI同調協定亦可確保由代理對同調記憶體空間中之位址做出的同調請求之轉送進展。當然,最終可對於適當系統操作滿足且引退交易。在一些實施例中,HPI同調協定可不具有用於解決資源分配衝突的重試概念。因此,協定自身可經定義以不含有圓形資源相依性,且實行方案可在實行方案之設計中注意不引入可導致死鎖的相依性。另外,協定可指示何處設計能夠提供對協定資源之公平存取。
邏輯上,在一實施例中,HPI同調協定由三個項組成:同調(或快取)代理、本地代理及連接代理的HPI互連
組構。同調代理及本地代理一起工作以藉由經由互連交換訊息來達成資料一致性。鏈路層210a、b及其有關描述提供互連組構之細節,包括該互連組構如何遵守同調協定之要求,本文所論述。(可注意到,分成同調代理及本地代理係用於清晰性。一設計可在插座內含有兩個類型之多個代理,或甚至將代理行為組合成單個設計單元)。
在一實施例中,HPI並不預分配本地代理之資源。在此,接收請求的接收代理分配資源以處理該資源。發送請求的代理分配用於回應的資源。在此情況下,HPI可遵循關於資源分配的兩個一般規則。第一,接收請求的代理可負責分配資源以處理該資源。第二,產生請求的代理可負責分配資源以處理對請求之回應。
因為資源分配在監聽請求中亦可延伸至HTID(以及RNID/RTID),所以使用本地代理及轉送之可能降低進行回應以支援對本地代理(及轉送至請求代理的資料)之回應。
在一實施例中,本地代理資源在監聽請求中亦不預分配,且轉送回應以支援對本地代理(及轉送至請求代理的資料)之回應。
在一實施例中,當對於請求代理而言重新使用本地代理之RTID資源為安全的時,在本地代理完成處理請求之前,不存在「早期」發送CmpO的本地資源預分配能力。系統中具有類似RNID/RTID的監聽之一般處置亦為協定之部分。
在一實施例中,使用有序回應通道來執行衝突解決。同調代理根據本地代理請求使用RspCnflt以發送FwdCnfltO,該FwdCnfltO將以CmpO排序(若任一者已經排程)以用於同調代理之衝突請求。
在一實施例中,HPI經由有序回應通道支援衝突解決。同調代理使用來自監聽的資訊來幫助處理FwdCnfltO,該FwdCnfltO無「類型」資訊且無用於轉送資料至請求代理的RTID。
在一實施例中,同調代理區塊針對回寫請求轉送以維持資料一致性。但同調代理區塊亦允許同調代理在處理轉送之前使用回寫請求來確認不可快取(UC)的資料,且允許同調代理回寫部分快取列而非支援用於轉送之部分隱式回寫的協定。
在一實施例中,支援接受排他狀態資料的讀取無效(RdInv)請求。不可快取(UC)讀取之語義包括將修改後資料排齊至記憶體。然而,一些架構允許將M資料轉送至無效讀取,此迫使請求代理在該請求代理人接收M資料的情況下清潔線路。RdInv簡化流程但其不允許E資料被轉送。
在一實施例中,HPI支援InvItoM至IODC功能性。InvItoM請求快取列之排他所有權,而不接收資料並且具有不久之後執行回寫之意圖。所需快取記憶體狀態可為M狀態及E狀態或任一者。
在一實施例中,HPI支援用於持續記憶體排齊之WbFlush。以下例示WbFlush之實施例。WbFlush可由於持
續確認而經發送。可將寫入排齊至持續記憶體。
在一實施例中,HPI支援額外操作,諸如藉由選路層產生的「扇出」監聽之SnpF。一些架構不具有用於扇出監聽之顯式支援。在此,HPI本地代理產生單個「扇出」監聽請求,且作為回應,選路層在「扇出錐」中產生對所有對等代理之監聽。本地代理可期望來自代理區段中每一者的監聽回應。
在一實施例中,HPI支援額外操作,諸如藉由選路層產生的「扇出」監聽之SnpF。一些架構不具有用於扇出監聽之顯式支援。在此,HPI本地代理產生單個「扇出」監聽請求,且作為回應,選路層在「扇出錐」中產生對所有對等代理之監聽。本地代理可期望來自代理區段中每一者的監聽回應。
在一實施例中,HPI以快取記憶體推送提示(WbPushMtoI)支援顯式回寫。在一實施例中,同調代理以一提示將修改後資料回寫至本地代理人,該本地代理可將修改後資料推送至「區域」快取記憶體,從而儲存於M狀態中,而不將資料寫入至記憶體。
在一實施例中,同調代理在轉送共用資料時可保持F狀態。在一實例中,接收「共用」監聽或在此監聽之後的轉送的具有F狀態之同調代理可保持F狀態,同時將S狀態發送至請求代理。
在一實施例中,協定表可藉由在「下一狀態」行中使一表參考另一子表來嵌套,且嵌套表可具有額外或細
粒度防護以指定容許哪些列(行為)。
在一實施例中,協定表使用列跨度來指示同樣可容許的行為(列),而非增添「偏壓」位元以在行為之中進行選擇。
在一實施例中,動作表經組織以用於作用於BFM(驗證環境工具)之功能性引擎來使用,而非使BFM隊基於其解釋產生其自有的BFM引擎。
HPI非同調協定
在一實施例中,HPI支援非同調交易。作為一實例,非同調交易被稱為不參與HPI同調協定的交易。非同調交易包含請求及該等請求之對應完成。對於一些特殊交易,廣播機制。
無專用串流路徑的HPI
在HPI之實施例中,「串流」路徑經提供來區別Intel®晶粒內互連(IDI)訊務與Intel®晶片上系統組構IOSF)訊務,其中兩者提供於鏈路層中。PHY層上的鏈路控制封包(LCP)亦可需要加旗標。在一實施例中,每20個資料路徑之每一叢集提供一串流路徑。
然而,在某些實施例中,可提供無專用串流路徑的HPI。例如,為提供等效功能性,在閒置週期期間於資料路徑內提供串流路徑資料。因為每20個資料路徑可提供一串流路徑,所以串流路徑之消除節約區域之近似5%。在預資料時間中,可使20個資料路徑自中軌(midrail)變為高以表示一資料種類,且使該等20個資料路徑變為低以表示第二
資料種類(例如,Intel®晶片上系統組構(IOSF))。為表示額外資料種類,諸如例如鏈路控制封包(LCP),可將路徑分成二或更多個群組,且單個位元可經編碼至每一群組中。LCP亦可例如藉由中止flit訊務及將「有效」路徑自中軌調處至0或1編碼至後資料時間中。
存在可進行此舉的多種方式。在圖4中,箭頭410標記示例性預資料符號時間,而箭頭420標記示例性後資料符號時間。在圖4之實例中,除資料路徑(該等資料路徑可各自以n個路徑之群組來提供(其中在一實例中n=20))之外,可提供「選通」路徑,且每一群組可包括「有效」路徑。「串流」路徑亦藉由實例之方式加以揭示以例示在無本說明之教示的情況下可為必要的傳訊。使用圖5及圖6之方法,可消除串流路徑,從而在一實施例中提供近似5%的空間節約。
在預資料週期期間,資料路徑保持閒置,例如,在三重資料方案中停留在中軌處。然而,該等資料路徑可經驅動至0或1而無電氣完整性損失。因此,閒置資料路徑對於編碼串流資料為有用的,而無單獨的串流路徑。
在一實施例中,僅為必要的是在預資料週期中於IOSF與IDI之間進行區分。因此,所有路徑可經驅動為高或低,以表示兩個可能性中之一者。然而,本說明書並未如此受限。亦可能提供k個位元之串流資料,以藉由將資料串流分成k個群組及將值驅動至每一群組上來表示2 k 個封包種類。群組可為大小均勻的,但此並非需要的。若不需要任
何路徑,則可使該等路徑中軌狀態中保持閒置。
亦可能使用僅k個路徑而非分成群組。然而,群組之使用提供冗餘,此在可靠性在多樣化上極為珍視的實施例中可為有益的。
亦可提供後資料以用於編碼LCP封包。此為有用的,因為在鏈路層提供僅兩個封包種類(諸如IOSF及IDI)的狀況下,當LCP單獨地編碼時,資料路徑可接收一致的值。編碼LCP後資料係可能的,因為在某些實施例中,LCP始終取得優於flit的優先權。當一代理需要在PHY上發送LCP時,該代理可藉由在鏈路層上提供背壓力來結束flit訊務。
類似於如以上所述可提供多個鏈路層類的方式,在後資料週期之符號時間期間,不同類型之LCP可經編碼至路徑上。例如,路徑0及1上的「00」可為對進入硬體重定心之請求。當以比預期更高的速率遭遇循環冗餘核對(CRC)錯誤時,此可發生,使得代理中一者決定鏈路需要重新訓練使得可適當地「定心」時脈。在一實例中,「01」可為此請求之確認。此等僅藉由非限制性實例之方式提供,且應注意許多不同的LCP請求及回應可在此方案中有用地編碼。另外,如以上,在多個路徑上編碼相同值可幫助減少錯誤。在一實施例中,使路徑保持在中軌處指示無LCP正在發送。
另外,在某些實施例中,可為必要的是在後資料週期之後的寧靜時間中發送LCP。為進行此舉,例如,剛好在LCP經發送之前,有效路徑可拉至0。有效路徑可在寧
靜週期期間的其他時間保留在中軌處。
在某些實施例中,所有叢集之選通、有效及串流ID可彼此同等地經驅動。在其他實施例中,上述各者可單獨地驅動以提供增強的能力,諸如重定心僅單個叢集,而其他叢集繼續接收正常訊務。
圖5為例示提供嵌入式串流路徑資料之方法500的流程圖。在圖5之實例中,使用預數據編碼。
在方塊510中,串流路徑編碼器編碼串流路徑識別符或種類識別符以識別將遵循的資料之種類。
在方塊520中,仍在圖4中所例示之預資料時間期間,路徑驅動器將編碼後種類識別符驅動至資料路徑上。在某些實施例中,其中需要多個位元之串流路徑識別符,此可包括將資料路徑分成適當數目之群組。例如,若存在20個路徑,且需要四個位元來表示多達16個資料種類,則可將資料路徑分成各自五個路徑的四個群組。在每一群組中,所有五個路徑將經驅動至相同狀態。在存在不接收值的額外路徑的狀況下,該等額外路徑可保留在中軌處。
在方塊530中,預資料週期過期。資料路徑現在必須經釋放以用於由實質資料使用。
在方塊540中,路徑驅動器將實質資料驅動至資料路徑上。
在方塊590中,方法完成。
圖6為例示提供額外後資料串流資訊(諸如LCP信號)之方法600的流程圖。
在方塊610中,串流路徑編碼器編碼串流路徑識別符或種類識別符以識別將遵循的資料之種類。
在方塊620中,仍在圖4中所例示之預資料時間期間,路徑驅動器將編碼後種類識別符驅動至資料路徑上。在某些實施例中,其中需要多個位元之串流路徑識別符,此可包括將資料路徑分成適當數目之群組。例如,若存在20個路徑,且需要四個位元來表示多達16個資料種類,則可將資料路徑分成各自五個路徑的四個群組。在每一群組中,所有五個路徑將經驅動至相同狀態。在存在不接收值的額外路徑的狀況下,該等額外路徑可保留在中軌處。
在方塊630中,預資料週期過期。資料路徑現在必須經釋放以用於由實質資料使用。
在方塊640中,路徑驅動器將實質資料驅動至資料路徑上。
在方塊650中,資料週期結束。資料路徑現可利用於再次用作串流識別符。
在方塊660中,代理A(圖3)例如決定需要提供LCP。因此,代理A中止發送flit。
在方塊670中,串流編碼器編碼LCP。例如,可為「重定心」提供碼且可為代理B(圖3)提供另一碼以提供此請求之「確認」。額外LCP碼亦為可利用的。
在方塊680中,路徑驅動器將LCP碼驅動至資料路徑上。兩個代理人隨後執行所請求動作。
在方塊690中,方法完成。
請注意,以上所述之設備、方法及系統可實行於如先前提及的任何電子裝置或系統中。作為特定例示,以下諸圖提供用於利用如本文所述之本發明的示範性系統。當更詳細地描述以下系統時,揭示、描述且自以上論述再次探訪若干不同互連。且如容易明白的,以上所述之進步可應用於該等互連、組構或架構中任一者。
現參考圖7,展示多核心處理器之一實施例的方塊圖。如圖7之實施例中所示,處理器700包括多個域。具體而言,核心域730包括多個核心730A-730N,圖形域760包括具有媒體引擎765的一或多個圖形引擎,及系統代理域710。
在各種實施例中,系統代理域710處置功率控制事件及功率管理,使得域730及760之單獨單元(例如核心及/或圖形引擎)可獨立地控制以根據發生在給定單元中的活動(或不活動性),來以適當功率模式/位準(例如,活動、加速、休眼、冬眠、深度休眠或其他先進組態功率介面類狀態)動態地操作。域730及760中每一者可以不同電壓及/或功率操作,且此外域內的單獨單元各自可能以獨立頻率及電壓操作。請注意,雖然僅用三個域展示,但應理解本發明之範疇限於此方面,且其他實施例中可存在額外的域。
如所示,除各種執行單元及額外處理元件之外,每一核心730進一步包括低階快取記憶體。在此,各種核心彼此耦接且耦接至共用快取記憶體,該共用快取記憶體由末階快取記憶體(LLC)740A-740N之多個單元或切片形
成;此等LLC通常包括儲存器及快取記憶體控制器功能性且在該等核心之間,並且可能亦在圖形引擎之間共用。
如所見,環形互連750將核心耦接在一起,且經由多個環形停止752A-752N提供核心域730、圖形域760與系統代理電路710之間的互連,該等多個環形停止各自在核心與LLC切片之間的耦接處。如圖7中所見,互連750用來攜載各種資訊,包括位址資訊、資料資訊、應答資訊及監聽/無效資訊。雖然例示環形互連,但可利用任何已知晶粒上互連體或組構。作為一例示性實例,可以類似方式利用以上所論述之組構中一些(例如另一晶粒上互連、Intel晶片上系統組構(OSF)、先進微控制器匯流排架構(AMBA)互連、多維網狀組構或其他已知互連架構)。
如進一步所描繪,系統代理域710包括顯示引擎712,該顯示引擎用以提供對相關聯顯示器之控制及至相關聯顯示器的介面。系統代理域710可包括其他單元,諸如:整合式記憶體控制器720,其提供至系統記憶體(例如,以多個DIMM實行的DRAM)的介面;同調邏輯722,其用以執行記憶體同調操作。可存在多個介面來允許處理器與其他電路之間的互連。例如,在一實施例中,提供至少一直接媒體介面(DMI)716介面以及一或多個PCIeTM介面714。顯示引擎及此等介面通常經由PCIeTM橋接器718耦接至記憶體。更進一步,為提供諸如額外處理器或其他電路之其他代理之間的通訊,可提供一或多個介面(例如Intel®快速路徑互連(QPI)組構)。
現參考圖8,所展示為代表性核心之方塊圖;具體而言諸如來自圖7的核心730之核心之後端的邏輯區塊。一般而言,圖8中所示之結構包括亂序處理器,該亂序處理器具有前端單元870,該前端單元用來擷取輸入指令,執行各種處理(例如快取、解碼、分支預測等)及傳遞指令/操作至亂序(OOO)引擎880。OOO引擎880對解碼後指令執行進一步處理。
具體而言,在圖8之實施例中,亂序引擎880包括分配單元882以自前端單元870接收可呈一或多個微指令或微操作形式之解碼後指令,且將該等解碼後指令分配給諸如暫存器等之適當資源。接著,指令經提供至保留站884,該保留站保留資源且排程該等資源以用於在多個執行單元886A-886N中一者上執行。各種類型之執行單元可存在,包括例如算術邏輯單元(ALU)、負載及儲存單元、向量處理單元(VPU)、浮點執行單元等。來自此等不同執行單元的結果經提供至重新排序緩衝器(ROB)888,該重新排序緩衝器取得無序結果且返回該等無序結果以校正程式指令。
仍參考圖8,請注意,前端單元870及亂序引擎880兩者耦接至記憶體階層之不同階。具體而言,所展示為指令階快取記憶體872,該指令階快取記憶體轉而耦接至中階快取記憶體876,該中階快取記憶體轉而耦接至末階快取記憶體895。在一實施例中,末階快取記憶體895實行於晶片上(有時被稱為非核心)單元890中。作為一實例,單元890類似於圖7之系統代理710。如以上所論述,非核心890與系
統記憶體899通訊,該系統記憶體在所例示實施例中係經由ED RAM來實行。亦請注意,亂序引擎880內之各種執行單元886處於與第一階快取記憶體874通訊中,第一階快取記憶體亦處於與中階快取記憶體876通訊中。亦請注意,額外核心830N-2-830N可耦接至LLC 895。儘管在圖8之實施例中以此高階(high level)示出,但將理解可存在各種變化及額外組件。
轉向圖9,例示示範性電腦系統的方塊圖,該示範性電腦系統以處理器形成,該處理器包括用以執行指令的執行單元,其中互連中一或多者實行根據本發明之一實施例之一或多個特徵。根據本發明,諸如在本文所述之實施例中,系統900包括諸如處理器902之組件,來使用執行單元,該等執行單元包括用以執行用於處理資料的演算法之邏輯。系統900表示基於PENTIUM IIITM、PENTIUM 4TM、XeonTM、Itanium,XScaleTM及/或StrongARMTM微處理器(可自Intel公司(Santa Clara,California)獲得)的處理系統,但亦可使用其他系統(包括具有其他微處理器之PC、工程工作站、機上盒及類似者)。在一實施例中,範例系統900執行WINDOWSTM作業系統(可自Microsoft公司(Redmond,Washington)獲得)之一版本,但亦可使用其他作業系統(例如,UNIX及Linux)、嵌入式軟體及/或圖形使用者介面。因此,本發明之實施例不限於硬體電路與軟體之任何特定組合。
實施例不限於電腦系統。本發明之替代性實施例
可用於其他裝置中,該等其他裝置諸如手持式裝置及嵌入式應用程式。手持式裝置之一些實例可包括行動電話、網際網路協定裝置、數位相機、個人數字助理(PDA)及手持式PC。嵌入式應用程式可包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器(network hub)、廣域網路(WAN)交換器(switch),或可執行根據至少一實施例之一或多個指令的任何其他系統。
在此所例示實施例中,處理器902包括用以實行用以執行至少一指令的演算法的一或多個執行單元908。可在單處理器桌上型或伺服器系統之情況下描述一實施例,但替代性實施例可包括於多處理器系統中。系統900係『集線器』系統架構之一實例。電腦系統900包括處理資料信號的處理器902。作為一例示性實例,處理器902包括複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、極長指令字(VLIW)微處理器,實行指令集之組合的處理器,或任何其他處理器裝置,諸如例如數位信號處理器。處理器902耦接至處理器匯流排910,該處理器匯流排在處理器902與系統900中之其他組件之間傳輸資料信號。系統900之元件(例如圖形加速器912、記憶體控制器集線器916、記憶體920、I/O控制器集線器924、無線收發器926、快閃BIOS 928、網路控制器934、音訊控制器936、串列擴展埠938、I/O控制器940等)執行該等元件之熟悉此項技術者熟知的習知功能。
在一實施例中,處理器902包括1階(L1)內部快取
記憶體904。取決於架構,處理器902可具有單一內部快取記憶體或多個階之內部快取記憶體。取決於特定實行方案及需要,其他實施例包括內部快取記憶體與外部快取記憶體兩者之組合。暫存器檔案906用以將不同類型之資料儲存於各種暫存器中,該等暫存器包括整數暫存器、浮點暫存器、向量暫存器、成組暫存器、影子暫存器、核對點暫存器、狀態暫存器及指令指標暫存器。
包括執行整數與浮點操作的邏輯之執行單元908亦駐留在處理器902中。在一實施例中,處理器902包括用以儲存微碼的微碼(ucode)ROM,該微碼在執行時用以進行用於某些巨集指令的演算法或處置複雜情形。在此,微碼為可能可更新的,以處置用於處理器902之邏輯錯誤/固定。對於一實施例,執行單元908包括處置緊縮指令集909之邏輯。藉由在通用處理器902之指令集中包括緊縮指令集909,連同執行指令的相關聯電路,可使用通用處理器902中的緊縮資料來執行許多多媒體應用所使用的操作。因此,藉由使用處理器之資料匯流排之全部寬度來對緊縮資料執行操作,可加速且更有效地執行許多多媒體應用。此可能消除對跨越處理器之資料匯流排傳送較小的資料單元來以一次一個資料元件的方式執行一或多個操作之需要。
執行單元908之替代性實施例亦可用於微控制器、嵌入式處理器、圖形裝置、DSP及其他類型之邏輯電路中。系統900包括記憶體920。記憶體920包括動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝
置、快閃記憶體裝置或其他記憶體裝置。記憶體920儲存由資料信號表示的指令及/或資料,該等指令及/或資料可由處理器902執行。
請注意,本發明之先前提及的特徵或態樣中任一者可經利用於圖9中所例示之一或多個互連上。例如,用於耦接處理器902之內部單元的晶粒上互連(ODI)(未示出)實行以上所述之本發明之一或多個態樣。或者,本發明與以下各者相關聯:處理器匯流排910(例如Intel快速路徑互連(QPI)或其他已知高效能計算互連)、至記憶體920的高頻寬記憶體路徑918、至圖形加速器912的點對點鏈路(例如高速周邊組件互連(PCIe)順應組構)、控制器集線器互連922、I/O或用於耦接其他所例示組件的其他互連(例如USB、PCI、PCIe)。此類組件之一些實例包括音訊控制器936、韌體集線器(快閃BIOS)928、無線收發器926、資料儲存器924、含有使用者輸入及鍵盤介面942的舊式I/O控制器910、諸如通用串列匯流排(USB)之串列擴展埠938,及網路控制器934。資料儲存裝置924可包含硬碟機、軟碟機、CD-ROM裝置、快閃記憶體裝置或其他大容量儲存裝置。
現參考圖10,所展示為根據本發明之一實施例之第二系統1000的方塊圖。如圖10中所示,多處理器系統1000係點對點互連系統,且包括經由點對點互連1050耦接的第一處理器1070及第二處理器1080。處理器1070及1080中每一者可為處理器之某一版本。在一實施例中,1052及1054為串列點對點同調互連組構(諸如Intel之快速路徑互連(QPI)
架構)之部分。因此,本發明可實行於QPI架構內。
雖然展示了僅兩個處理器1070、1080,但應理解,本發明之範疇並未如此受限。在其他實施例中,給定處理器中可存在一或多個額外處理器。
所展示處理器1070及1080分別包括整合型記憶體控制器單元1072及1082。處理器1070亦包括點對點(P-P)介面1076及1078,作為該處理器之匯流排控制器單元的部分;類似地,第二處理器1080包括P-P介面1086及1088。處理器1070、1080可使用P-P介面電路1078、1088經由點對點(P-P)介面1050交換資訊。如圖10中所示,IMC 1072及1082將處理器耦接至個別記憶體,亦即,記憶體1032及記憶體1034,該等記憶體可為局部地附接至個別處理器之主記憶體之部分。
處理器1070、1080各自可使用點對點介面電路1076、1094、1086、1098經由個別P-P介面1052、1054與晶片組1090交換資訊。晶片組1090亦沿高效能圖形互連1039經由介面電路1092與高效能圖形電路1038交換資訊。
在任一處理器中或兩個處理器外部,可包括共用快取記憶體(未示出);而該共用快取記憶體經由P-P互連與該等處理器連接,使得當處理器被置於低功率模式中時,可將任一處理器或兩個處理器之區域快取記憶體資訊儲存在該共用快取記憶體中。
晶片組1090可經由介面1096耦接至第一匯流排1016。在一實施例中,第一匯流排1016可為周邊組件互連
(PCI)匯流排,或者諸如高速PCI匯流排或另一第三代I/O互連匯流排之匯流排,但本發明之範疇不限於此。
如圖10中所示,各種I/O裝置1014以及匯流排橋接器1018耦接至第一匯流排1016,該匯流排橋接器將第一匯流排1016耦接至第二匯流排1020。在一實施例中,第二匯流排1020包括低接腳計數(LPC)匯流排。各種裝置耦接至第二匯流排1020,該等裝置包括例如鍵盤及/或滑鼠1022、通訊裝置1027及儲存單元1028,諸如碟片驅動機或其他大容量儲存裝置,該儲存單元在一實施例中通常包括指令/碼及資料1030。此外,音訊I/O 1024展示為耦接至第二匯流排1020。請注意,其他架構係可能的,其中所包括的組件及互連架構不同。例如,代替圖10之點對點架構,系統可實行多分支匯流排或其他此類架構。
現參考圖11,例示根據本發明之一實施例之電腦系統中存在的組件的方塊圖。如圖11中所示,系統1100包括組件之任何組合。此等組件可實行為IC,該等IC之部分、離散電子裝置或其他模組、邏輯、硬體、軟體、韌體或在電腦系統中調適的上述各者之組合,或實行為以其他方式併入電腦系統之底盤內的組件。亦應注意,圖11之方塊圖意欲展示電腦系統之許多組件的高階視圖。然而,應理解,可省略所示組件中之一些,可存在額外組件,且所示組件之不同佈置可發生於其他實行方案中。因此,以上所述之本發明可實行於以下所例示或所述之互連中一或多者之任何部分中。
如圖11中所見,在一實施例中,處理器1110包括微處理器、多核心處理器、多執行緒處理器、超低壓處理器、嵌入式處理器或其他已知處理元件。在所例示實行方案中,處理器1110充當主處理單元及用於與系統1100之各種組件中之許多通訊的中央集線器。作為一實例,處理器1100實行為系統單晶片(SoC)。作為一特定例示性實例,處理器1110包括諸如i3、i5、i7或另一此處理器(可自Intel公司(Santa Clara,CA)獲得)之基於Intel® Architecture CoreTM之處理器。然而,應理解,諸如可自Advanced Micro Devices公司(AMD)(Sunnyvale,CA)獲得的其他低功率處理器、來自MIPS Technologies公司(Sunnyvale,CA)的基於MIPS之設計、自ARM Holdings公司或其客戶或其執照或採用者授權的基於ARM之設計替代地可存在於其他實施例中,諸如Apple A5/A6處理器、Qualcomm Snapdragon處理器或TI OMAP處理器。請注意,此類處理器之客戶版本中之許多經修改且改變;然而該等客戶版本可支援或辨識執行如由處理器授權人闡述的所定義演算法的特定指令集。在此,微架構實行方案可不同,但處理器之架構功能通常一致。以下將進一步論述關於一實行方案中的處理器1110之架構及操作的某些細節以提供例示性實例。
在一實施例中,處理器1110與系統記憶體1115通訊。作為在一例示性實例,該實例在一實施例中可經由多個記憶體裝置實行來提供給定量之系統記憶體。作為實例,記憶體可根據基於電子裝置工程聯合委員會(JEDEC)
低功率雙倍資料速率(LPDDR)之設計,諸如根據JEDEC JESD 209-2E(2009年4月公佈)之當前LPDDR2標準,或被稱為LPDDR3或LPDDR4的下一代LPDDR標準,該下一代LPDDR標準將提供對LPDDR2之擴展以增加頻寬。在各種實行方案中,個別記憶體裝置可具有不同封裝類型,諸如單晶粒封裝(SDP)、雙晶粒封裝(DDP)或四晶粒封裝(9P)。在一些實施例中,此等裝置直接焊接至母板上以提供較低輪廓解決方案,而在其他實施例中,該等裝置經組配為一或多個記憶體模組,該一或多個記憶體模組轉而藉由給定連接器耦接至母板。且當然,其他記憶體實行方案係可能的,諸如其他類型之記憶體模組,例如,不同種類之雙直列記憶體模組(DIMM),包括但不限於微DIMM、微型DIMM。在一特定例示性實施例中,記憶體經定大小為介於2GB與16GB之間,且可經組配為經由球柵陣列(BGA)焊接至母板上的DDR3LM封裝或LPDDR2或LPDDR3記憶體。
為提供諸如資料、應用程式、一或多個作業系統等之資訊之持續儲存,大容量儲存器1120亦可耦接至處理器1110。在各種實施例中,為允許較薄及較輕的系統設計並且為改良系統回應性,此大容量儲存器可經由SSD實行。然而,在其他實施例中,大容量儲存器可主要使用硬碟片驅動機(HDD)來實行,並且較小量之SSD儲存器用以充當SSD快取記憶體以在減低功率消耗事件期間允許情境狀態及其他此資訊之非依電性儲存,使得快速增加功率消耗可在系統活動之重新起始時發生。亦在圖11中展示,快閃
裝置1122可例如經由串列週邊介面(SPI)耦接至處理器1110。此快閃裝置可提供系統軟體之非依電性儲存,該系統軟體包括基本輸入/輸出軟體(BIOS)以及系統之其他韌體。
在各種實施例中,系統之大容量儲存器藉由SSD單獨實行或實行為具有SSD快取記憶體之碟片、光學或其他驅動機。在一些實施例中,大容量儲存器實行為SSD或實行為HDD以及復原(RST)快取記憶體模組。在各種實行方案中,HDD提供介於320GB至4兆位元組(TB)及以上之間的儲存器,而RST快取記憶體係以具有24GB至256GB之容量的SSD實行。請注意,此SSD快取記憶體可經組配為單階快取記憶體(SLC)或多階快取記憶體(MLC)選項以提供適當階之回應性。在僅SSD選項中,模組可適應於各種位置中,諸如mSATA或NGFF槽中。作為一實例,SSD具有範圍自120GB至1TB的容量。
各種輸入/輸出(IO)裝置可存在於系統1100內。具體而言,圖11之實施例中所示為顯示器1124,該顯示器可為組配於底盤之上蓋部分內的高清晰度LCD或LED面板。此顯示面板亦可提供例如在顯示面板上外部調適的觸控螢幕1125,使得經由使用者與此觸控螢幕之互動,使用者輸入可經提供至系統以允許例如關於資訊顯示、資訊存取等的所要操作。在一實施例中,顯示器1124可經由顯示器互連耦接至處理器1110,該顯示器互連可實行為高效能圖形互連。觸控螢幕1125可經由另一互連耦接至處理器1110,
該另一互連在一實施例中可為I2C互連。如圖11中進一步所示,除觸控螢幕1125之外,藉由觸摸進行的使用者輸入亦可經由觸控墊1130發生,該觸控墊可組配於底盤內且亦可耦接至與觸控螢幕1125相同的I2C互連。
顯示面板可以多個模式操作。在第一模式中,顯示面板可佈置於透明狀態中,其中顯示面板對於可見光為透明的。在各種實施例中,除周邊周圍的遮光屏之外,大多數顯示面板可為顯示器。當系統在筆記型電腦模式中操作且顯示面板在透明狀態中操作時,使用者可查看呈現在顯示面板上的資訊,同時亦能夠查看顯示器背後的物件。另外,顯示在顯示面板上的資訊可由定位在顯示器背後的使用查看。或者,顯示面板之操作狀態可為不透明狀態,其中可見光並不穿過顯示面板傳輸。
在平板電腦模式中,系統經折疊關閉,使得顯示面板之後顯示表面變得靜置於一位置中,使得當基底面板之底表面靜置於表面上或由使用者保持時,該後顯示表面向外面向使用者。在平板電腦操作模式中,後顯示表面執行顯示器及使用者介面之角色,因為此表面可具有觸控螢幕功能性且可執行習知觸控螢幕裝置(諸如平板電腦裝置)之其他已知功能。為此,顯示面板可包括安置於觸控螢幕層與前顯示表面之間的透明調整層。在一些實施例中,透明調整層可為電致變色層(EC)、LCD層或EC層及LCD層之組合。
在各種實施例中,顯示器可具有不同大小,例
如,11.6”或13.3”的螢幕,且可具有16:9縱橫比,及至少300尼特的亮度。另外,顯示器可具有全高清晰度(HD)解析度(至少1920 x 1080p),與嵌入式顯示器埠(eDP)相容,且為具有面板自我再新的低功率面板。
關於觸控螢幕能力,系統可提供顯示器多觸控面板,該顯示器多觸控面板為多觸控電容性的且為至少5手指能動的。且在一些實施例中,顯示器可為10手指能動的。在一實施例中,觸控螢幕適應於抗破壞及刮擦眼鏡及用於低摩擦的塗層(例如Gorilla GlassTM或Gorilla Glass 2TM)內,以減少「手指燒傷」且避免「手指跨越」。為提供增強的觸摸體驗及回應性,在一些實行方案中,觸控面板具有多觸摸功能性,諸如在雙指放大期間每靜態視圖少於2個圖框(30Hz),及在200ms(關於手指至指標的滯後)的情況下的每圖框(30Hz)小於1cm之單觸摸功能性。在一些實行方案中,顯示器支援具有亦與面板表面齊平的最小螢幕遮光屏的對緣眼鏡,且使用多觸摸時支援有限的IO干擾。
對於感知計算及其他目的,各種感測器可存在於系統內,且可以不同方式耦接至處理器1110。某些慣性及環境感測器可經由感測器集線器1140,例如經由I2C互連耦接至處理器1110。在圖11中所示之實施例中,此等感測器可包括加速計1141、周圍光感測器(ALS)1142、指南針1143及回轉儀1144。其他環境感測器可包括一或多個熱感測器1146,該一或多個熱感測器在一些實施例中經由系統管理匯流排(SMBus)匯流排耦接至處理器1110。
使用存在於平台中的各種慣性及環境感測器,可實現許多不同的使用狀況。此等使用狀況允許包括感知計算的先進計算操作,且亦允許關於功率管理/電池壽命、安全及系統回應性的增強。
例如,關於功率管理/電池壽命問題,至少部分基於來自周圍光感測器的資訊,決定平台位置中的周圍光條件且因此控制顯示器之強度。因此,在某些光條件下減少在操作顯示器中消耗的功率。
關於安全性操作,基於自感測器獲得的諸如位置資訊之情境資訊,可決定是否允許使用者存取某些安全文件。例如,可容許使用者在工作地點或家庭位置存取此類文件。然而,當平台存在於公眾位置處時,防止使用者存取此類文件。在一實施例中,此決定係基於例如經由陸標之GPS感測器或攝影機辨識決定的位置資訊。其他安全性操作可包括提供近距離內的裝置之彼此配對,該等裝置例如,如本文所述之可攜式平台及使用者之桌上型電腦、行動電話等。在一些實行方案中,當此等裝置如此配對時,經由近場通訊實現某些共用。然而,當裝置超過一定範圍時,可禁止此共用。此外,當配對如本文所述之平台及智慧型電話時,當在公眾位置中時,警報可經組配以在裝置移動得彼此相距超過預定距離時經觸發。相反,當此等配對後裝置處於安置位置(例如,工作地點或家庭位置)中時,裝置可超過此預定限制而不觸發此警報。
亦可使用感測器資訊增強回應性。例如,即使當
平台處於低功率狀態中時,仍可允許感測器以相對低的頻率運行。因此,決定平台位置之例如如由慣性感測器、GPS感測器等決定的任何變化。若此類變化尚未經暫存,則至諸如Wi-FiTM存取點之先前無線集線器或類似無線致能器的較快速連接發生,因為在此狀況下不需要針對可利用的無線網路進行掃描。因此,較大階之回應性在自低功率狀態喚醒時經達成。
應理解,可使用經由如本文所述之平台內之整合式感測器獲得的感測器資訊來允許許多其他使用狀況,且以上實例僅用於例示目的。使用如本文所述之系統,感知計算系統可允許包括手勢辨識之替代性輸入模態之增添,且允許系統感測使用者操作及意圖。
在一些實施例中,可存在一或多個紅外或其他熱感測元件,或用於感測使用者之存在或移動的任何其他元件。此類感測元件可包括一起工作、按序工作或兩者情況的多個不同元件。例如,感測元件包括提供以下各者的元件:諸如光或聲投射之初始感測,接著為用於藉由例如超音波飛行時間攝影機或圖案化光攝影機偵測的手勢的感測。
另外在一些實施例中,系統包括用以產生照亮的線路的光產生器。在一些實施例中,此線路提供關於虛擬邊界(亦即空間中的假想或虛擬位置)的目視提示,其中使用者通過或突破虛擬邊界或平面的動作被解釋為與計算系統接合的意圖。在一些實施例中,當計算系統關於使用者變
遷為不同狀態時,照亮的線路可改變色彩。照亮的線路可用來為使用者提供空間中的虛擬邊界之目視提示,且可由系統用來決定電腦關於使用者的狀態變遷,包括決定使用者何時希望與電腦接合。
在一些實施例中,電腦感測使用者定位且操作來將使用者手穿過虛擬邊界之移動解釋為指示使用者與電腦接合之意圖的手勢。在一些實施例中,當使用者通過虛擬線路或平面時,由光產生器產生的光可改變,藉此向使用者提供使用者已進入用於提供手勢以提供輸入至電腦之區域的視覺回饋。
顯示螢幕可提供計算系統關於使用者的狀態變遷之視覺指示。在一些實施例中,第一螢幕提供於第一狀態中,其中使用者之存在藉由系統,諸如經由感測元件中一或多者之使用來感測。
在一些實行方案中,系統作用來諸如藉由面部辨識感測使用者身份。在此,變遷至第二螢幕可提供於第二狀態中,其中計算系統已辨識使用者身份,其中此第二螢幕向使用者提供使用者已變遷至新狀態中的視覺回饋。變遷至第三螢幕可發生於第三狀態中,其中使用者已證實使用者之辨識。
在一些實施例中,計算系統可使用變遷機制來決定用於使用者之虛擬邊界之位置,其中虛擬邊界之位置可隨使用者及情境變化。計算系統可產生光,諸如照亮的線路,以指示用於與系統接合的虛擬邊界。在一些實施例中,
計算系統可處於等待狀態中,且光可以第一色彩產生。計算系統可諸如藉由使用感測元件來感測使用者之存在及移動來偵測使用者是否已達到經過虛擬邊界。
在一些實施例中,若使用者已經偵測為已穿過虛擬邊界(諸如使用者之手比虛擬邊界線路更接近於計算系統),則計算系統可變遷至用於自使用者接收手勢輸入的狀態,其中用以指示變遷的機制可包括指示虛擬邊界的光改變成第二色彩。
在一些實施例中,計算系統隨後可決定手勢移動是否經偵測。若手勢移動經偵測,則計算系統可進行手勢辨識過程,該手勢辨識過程可包括來自手勢資料館的資料之使用,該手勢資料館可駐留在計算裝置中的記憶體中,或可藉由計算裝置以其他方式存取。
若使用者之姿勢經辨識,則計算系統可回應於輸入而執行功能,且若使用者在虛擬邊界內,則該計算系統可返回以接收額外手勢。在一些實施例中,若姿勢未經辨識,則計算系統可變遷至錯誤狀態中,其中用以指示錯誤狀態的機制可包括指示虛擬邊界的光改變成第三色彩,並且若使用者處於用於與計算系統接合的虛擬邊界內,則系統返回以接收額外手勢。
如以上所提及,在其他實施例中,系統可經組配為可轉換平板電腦系統,該可轉換平板電腦系統可於至少兩個不同模式中使用,亦即平板電腦模式及筆記型電腦模式。可轉換系統可具有兩個面板,亦即顯示面板及基底面
板,使得在平板電腦模式中,兩個面板以堆疊安置於彼此之頂部上。在平板電腦模式中,顯示面板面向外且可提供觸控螢幕功能性,如習知平板電腦中所見。在筆記型電腦模式中,兩個面板可以敞開蛤殼組態佈置。
在各種實施例中,加速計可為具有至少50Hz之資料速率的3軸加速計。亦可包括回轉儀,該回轉儀可為3軸回轉儀。另外,可存在電子指南針/磁力儀。另外,可提供一或多個近接感測器(例如,用於上蓋打開以感測何時人員接近(或未接近)系統且調整功率/效能以延長電池壽命)。對於一些OS,包括加速計、回轉儀及指南針的感測器熔合能力可提供增強的特徵。另外,經由具有即時時脈(RTC)的感測器集線器,當系統之剩餘部分處於低功率狀態中時,自感測器機制的喚醒可經實現以接收感測器輸入。
在一些實施例中,內部上蓋/顯示器敞開開關或感測器用以指示上蓋何時關閉/敞開,且可用來將系統置於連接備用狀態中或自連接備用狀態自動地喚醒。其他系統感測器可包括用於內部處理器、記憶體及表皮溫度監測之ACPI感測器,以允許基於所感測參數進行的對處理器及系統操作狀態之改變。
在一實施例中,OS可為實行連接備用的Microsoft® Windows® 8 OS(本文中亦被稱為Win8 CS)。Windows 8連接備用或具有類似狀態的另一OS可經由如本文所述之平台提供極低超閒置功率以允許應用程式在極低功率消耗下仍然連接至例如基於雲端之位置。平台可支援3
個功率狀態,亦即螢幕開啟(正常);連接備用(如預設「關閉」狀態);及停機(零瓦特之功率消耗)。因此,在連接備用狀態中,即使螢幕斷開,平台在邏輯上亦接通(以最小功率位準)。在此平台中,可使功率管理對於應用程式為透明的,且功率管理可部分由於卸載技術而維持恆定連接性,以允許最低供電的組件執行操作。
如圖11中所見,各種周邊裝置可經由低接腳計數(LPC)互連耦接至處理器1110。在所示實施例中,各種組件可經由嵌入式控制器1135耦接。此類組件可包括鍵盤1136(例如,經由PS2介面耦接)、風扇1137及熱感測器1139。在一些實施例中,觸控墊1130亦可經由PS2介面耦接至EC 1135。另外,諸如根據2003年10月2日的可信賴計算群(TCG)TPM規範版本1.2的可信賴平台模組(TPM)1138之安全性處理器亦可經由此LPC互連耦接至處理器1110。然而,應理解,本發明之範疇在此方面不受限制,且安全處理及安全資訊之儲存可在另一受保護位置中,該受保護位置諸如安全性共處理器中的靜態隨機存取記憶體(SRAM)或諸如僅在藉由安全獨立領域(SE)處理器模式保護時解密的加密資料二進制大型物件。
在一特定實行方案中,周邊埠可包括高清晰度媒體介面(HDMI)連接器(其可具有不同形狀因子,諸如全大小、微型或微小);一或多個USB埠,諸如根據通用串列匯流排修訂3.0規範(2008年11月)之全大小外部埠,其中至少一者經供電以用於在系統處於連接備用狀態中且插入AC
壁式功率中時對USB裝置(諸如智慧型電話)充電。另外,可提供一或多個ThunderboltTM埠。其他埠可包括外部可存取讀卡器,諸如用於WWAN的全大小SD-XC讀卡器及/或SIM讀卡器(例如,8插腳讀卡器)。對於音訊,可存在具有立體聲及麥克風能力(例如,組合功能性)的3.5mm插孔,具有對插孔偵測之支援(例如,僅使用上蓋中的麥克風支援的耳機或具有電纜中的麥克風的耳機)。在一些實施例中,此插孔可為在立體聲耳機與立體聲麥克風輸入之間重新分派任務的。另外,可提供功率插孔以用於耦接至AC磚。
系統1100可以各種方式(包括無線地)與外部裝置通訊。在圖11中所示之實施例中,存在各自可對應於經組配以用於特定無線通訊協定的無線電的各種無線模組。用於在諸如近場之短距離內的無線通訊的一方式可為經由近場通訊(NFC)單元1145,該近場通訊單元在一實施例中可經由SMBus與處理器1110通訊。請注意,經由此NFC單元1145,彼此緊接的裝置可通訊。例如,使用者可經由將兩個裝置一起調適為處於近關係中及允許諸如識別資訊付款資訊、資料(諸如影像資料等)之資訊之傳送來允許系統1100與諸如使用者之智慧型電話之另一(例如)可攜式裝置通訊。亦可使用NFC系統執行無線功率傳送。
使用本文所述之NFC單元,使用者可面對面地碰撞裝置且並排地置放裝置以用於藉由利用此類裝置中一或多者之線圈之間的耦接來達成近場耦接功能(諸如近場通訊及無線功率傳送(WPT))。更具體而言,實施例為裝置提
供策略上成形及置放的鐵磁體材料,以提供線圈之較佳耦接。每一線圈具有與該線圈相關聯的電感,該電感可結合系統之電阻性特徵、電容性特徵及其他特徵加以選擇以允許用於系統之共用共振頻率。
如圖11中進一步所見,額外無線單元可包括其他短距離無線引擎,包括WLAN單元1150及藍牙單元1152。使用WLAN單元1150,可實現根據給定電機電子工程師學會(IEEE)802.11標準的Wi-FiTM通訊,而經由藍牙單元1152,經由藍牙協定進行的短距離通訊可發生。此等單元可經由例如USB鏈路或通用異步接收發射器(UART)鏈路與處理器1110通訊。或者,此等單元可經由根據Peripheral Component Interconnect ExpressTM(PCIeTM)協定(例如,根據PCI ExpressTM規範基本規範版本3.0(2007年1月17日公佈))或諸如串列資料輸入/輸出(SDIO)標準之另一此協定之互連耦接至處理器1110。當然,可組配於一或多個添加式卡上的此等周邊裝置之間的實際實體連接可藉由適於母板的NGFF連接器來達成。
另外,無線廣域通訊(例如根據蜂巢式或其他無線廣域協定)可經由WWAN單元1156發生,該WWAN單元轉而可耦接至訂戶身份模組(SIM)1157。另外,為允許位置資訊之接收及使用,亦可存在GPS模組1155。請注意,在圖11中所示之實施例中,WWAN單元1156及諸如相機模組1154之整合式擷取裝置可經由諸如USB 2.0或3.0鏈路之給定USB協定或UART或I2C協定通訊。另外,此等單元之實際
實體連接可經由NGFF添加式卡針對組配於母板上的NGFF連接器之調適來達成。
在一特定實施例中,可以模組方式提供無線功能性,例如,使用具有用於Windows 8 CS之支援的WiFiTM 802.11ac解決方案(例如,與IEEE 802.11abgn反向相容的添加式卡)。此卡可經組配於內部槽中(例如,經由NGFF配接器)。額外模組可提供藍牙能力(例如,具有反向相容性的藍牙4.0)以及Intel®無線顯示功能性。另外,NFC支援可經由分開的裝置或多功能裝置提供,且可作為一實例可定位於底盤之前右部分中以便於接近。另一額外模組可為WWAN裝置,該WWAN裝置可提供用於3G/4G/LTE及GPS之支援。此模組可實行於內部(例如,NGFF)槽中。整合式天線支援可提供WiFiTM、藍牙、WWAN、NFC及GPS,從而允許根據無線十億位元規範(2010年7月)的自WiFiTM至WWAN無線電、無線十億位元(WiGig)的無縫變遷,且反之亦然。
如以上所述,整合式相機可併入上蓋中。作為一實例,此相機可為高解析度相機,例如,具有至少2.0百萬像素(MP)之解析度且延伸至6.0MP及以上。
為提供音訊輸入及輸出,可經由數位信號處理器(DSP)1160實行音訊處理器,該數位信號處理器可經由高清晰度音訊(HDA)鏈路耦接至處理器1110。類似地,DSP 1160可與整合式編碼器/解碼器(編解碼器)及放大器1162通訊,該整合式編碼器/解碼器(編解碼器)及放大器轉而耦接至輸出揚聲器1163,該輸出揚聲器可實行於底盤內。類似地,
放大器及編解碼器1162可經耦接以自麥克風1165接收音訊,該麥克風在一實施例中可經由雙陣列麥克風(諸如數位麥克風陣列)實行來提供高品質音訊輸入以允許系統內的各種操作之語音啟動之控制。亦應注意,音訊輸出可自放大器/編解碼器1162提供至耳機插孔1164。儘管在圖11之實施例中以此等特定組件示出,但將理解本發明之範疇並不限於此方面。
在一特定實施例中,數字式音頻編解碼器及放大器能夠驅動立體聲耳機插孔、立體聲麥克風插孔、內部麥克風陣列及立體聲揚聲器。在不同實行方案中,編解碼器可整合至音訊DSP中或經由HD音訊路徑耦接至周邊控制器集線器(PCH)。在一些實行方案中,除整合式立體聲揚聲器之外,可提供一或多個低音揚聲器,且揚聲器解決方案可支援DTS音訊。
在一些實施例中,處理器1110可由外部電壓調節器(VR)及整合在處理器晶粒內的多個內部電壓調節器供電,該等多個內部電壓調節器被稱為全整合式電壓調節器(FIVR)。處理器中的多個FIVR之使用允許將組件分成分離的電源層,使得功率經調節且藉由FIVR供應至群組中的僅該等組件。在功率管理期間,當處理器經置於某一低功率狀態中時,一FIVR之給定電源層可減低功率消耗或電力關閉,而另一FIVR之另一電源層仍然有效,或滿載功率。
在一實施例中,持續電源層可在一些深度睡眠狀態期間用來使用於若干I/O信號之I/O插腳通電,該等I/O插
腳諸如處理器與PCH之間的介面、具有外部VR的介面及具有EC 1135的介面。此持續電源層亦供電至晶粒上電壓調節器,該晶粒上電壓調節器支援在睡眠狀態期間儲存有處理器情境的機載SRAM或其他快取記憶體。持續電源層亦用來使處理器之喚醒邏輯通電,該喚醒邏輯監測且處理各種喚醒來源信號。
在功率管理期間,雖然當處理器進入某些深度睡眠狀態時其他電源層減低功率消耗或電力關閉,但持續電源層仍然電力開啟以支援以上提及的組件。然而,當不需要該等組件時,此可導致不必要的功率消耗或消散。為此,實施例可提供連接備用睡眠狀態以使用專用電源層來維持處理器情境。在一實施例中,連接備用睡眠狀態使用PCH之資源來促進處理器喚醒,該PCH自身可存在於具有處理器的封裝中。在一實施例中,連接備用睡眠狀態促進維持PCH中的處理器架構功能,直至處理器喚醒為止,此允許關閉先前在深度睡眠狀態期間保留為電力開啟的所有非必要處理器組件,包括關閉所有時脈。在一實施例中,PCH含有時間戳計數器(TSC)及連接備用邏輯,以用於在連接備用狀態期間控制系統。用於持續電源層之整合式電壓調節器亦可駐留於PCH上。
在一實施例中,在連接備用狀態期間,整合式電壓調節器可充當專用電源層,當處理器進入深度睡眠狀態及連接備用狀態時,該專用電源層仍然電力開啟以支援儲存有處理器情境諸如臨界狀態變數的專用快取記憶體。此
臨界狀態可包括與架構、微架構、除錯狀態相關聯的狀態變數及/或與處理器相關聯的類似狀態變數。
來自EC 1135的喚醒來源信號可在連接備用狀態期間經發送至PCH而非處理器,使得PCH可管理喚醒處理而非處理器。另外,TSC維持於PCH中以促進持續處理器架構功能。儘管在圖11之實施例中以此特定組件示出,但將理解本發明之範疇並不限於此方面。
處理器中之功率控制可導致增強的功率節約。例如,電力可在核心之間動態地分配,單獨核心可改變頻率/電壓,且多個深度低功率狀態可經提供來允許極低的功率消耗。另外,核心或獨立核心部分之動態控制可藉由在組件並未被使用時電力關閉該等組件來提供降低的功率消耗。
一些實行方案可提供特定功率管理IC(PMIC)以控制平台功率。使用此解決方案,當在給定備用狀態中時,諸如當在Win8連接備用狀態中時,系統可在延長的持續時間(例如16小時)內遭遇極低(例如,小於5%)的電池降低。在Win8閒置狀態中,可實現超過例如9小時的電池壽命(例如,在150尼特下)。關於視訊播放,可實現長電池壽命,例如,全HD視訊播放可發生最少6小時。在一實行方案中,平台對於使用SSD的Win8 CS可具有例如35瓦時(Whr)且(例如)對於具有RST快取記憶體組態的使用HDD的Win8 CS可具有40-44Whr之能量容量。
特定實行方案可提供對具有高達近似25W的
TDP設計點之可組態CPU TDP的15W標稱CPU熱設計功率(TDP)之支援。平台可由於以上所述之熱特徵而包括最小排氣孔。另外,平台為枕頭友好的(因為無熱空氣吹向使用者)。可取決於底盤材料而實現不同的最大溫度點。在塑膠底盤(至少具有塑膠上蓋或基底部分)之一實行方案中,最大操作溫度可為52攝氏度(℃)。且對於金屬底盤之一實行方案,最大操作溫度可為46℃。
在不同實行方案中,諸如TPM之安全性模組可整合至處理器中,或可為諸如TPM 2.0裝置之離散裝置。在整合式安全性模組(亦被稱為平台信賴技術(PTT))的情況下,可允許BIOS/韌體暴露用於某些安全性特徵之某些硬體特徵,包括安全指令、安全啟動、Intel®防盜技術、Intel®身份保護技術、Intel®可信賴執行技術(TXT)及Intel®可管理性引擎技術以及諸如安全鍵盤及顯示器之安全使用者介面。
接下來轉至圖12,描繪根據本發明之系統單晶片(SOC)設計之一實施例。作為特定例示性實例,SOC 1200包括於使用者設備(UE)中。在一實施例中,UE指代將由終端使用者用來通訊的任何裝置,諸如手持式電話、智慧型電話、平板電腦、超薄筆記型電腦、具有寬頻帶配接器之筆記型電腦或任何其他類似的通訊裝置。通常,UE連接至基地台或節點,其可能在本質上對應於GSM網路中之行動台(MS)。
此處,SOC 1200包括核心1206及1207。類似於
以上論述,核心1206及1207可符合指令集架構,諸如基於Intel® Architecture CoreTM之處理器、Advanced Micro Devices,Inc.(AMD)處理器、基於MIPS之處理器、基於ARM之處理器設計或其客戶以及其執照或採用者。核心1206及1207耦接至與匯流排介面單元1208及L2快取記憶體1209相關聯的快取記憶體控制器1210,來與系統1200之其他部分通訊。互連1210包括可能實行本發明所述之一或多個態樣之晶片上互連,諸如IOSF、AMBA或以上論述之任何其他互連。
介面1210提供通訊通道至其他組件,諸如:用來與SIM卡介接之訂戶身份模組(SIM)1230、用來保存由核心1206及1207執行來初始化並啟動SOC 1200的啟動碼之啟動ROM 1235、用來與外部記憶體(例如DRAM 1260)介接之SDRAM控制器1240、用來與非依電性記憶體(例如快閃記憶體1265)介接之快閃記憶體控制器1245、用來與周邊裝置介接之周邊控制器850(例如串列周邊介面)、用來顯示並接收輸入(例如具備觸控功能的輸入)之視訊編碼解碼器1220及視訊介面1225、用來進行圖形相關計算之GPU 1215等。此等介面中任一點可併入本文所述之本發明之態樣。
另外,系統例示用於通訊之周邊裝置,諸如藍牙模組1270、3G數據機1275、GPS 1285及WiFi 1285。請注意,如以上所述,UE包括用於通訊之無線電。因此,並不需要所有此等周邊通訊模組。然而,在UE中將包括用於外部通訊之某種形式的無線電。
藉由實例之方式揭示一種互連設備,該互連設備包含:串流路徑編碼器,其用以編碼用於資料封包之種類識別符;以及一路徑驅動器,其用以在該資料封包之一非資料時間期間將該種類識別符驅動至n個資料路徑中至少一者上。
進一步揭示一實例,其中n=20。
進一步揭示一實例,其中非資料時間為預資料時間。
進一步揭示一實例,其中串流路徑編碼器編碼k位元種類識別符,且其中路徑驅動器藉由將資料路徑分成k個群組及將一值驅動至每一群組上來將種類識別符驅動至資料路徑上。
進一步揭示一實例,其中資料線路包含三態邏輯。
進一步揭示一實例,其中路徑驅動器藉由將所有線路拉為高以表示第一種類,及將所有線路拉為低以表示第二種類,來將串流識別符驅動至資料線路上。
進一步揭示一實例,其中非資料時間為後資料時間。
進一步揭示一實例,其中種類識別符識別鏈路控制封包(LCP)動作。
進一步揭示一實例,其進一步包含三態有效路徑,且其中路徑驅動器進一步用以在驅動種類識別符之前驅動有效路徑遠離中軌。
進一步藉由實例之方式揭示一種互連系統,該互連系統包含:第一代理;第二代理;以及互連,其用以將第一代理通訊地耦接至第二代表,該互連包含:串流路徑編碼器,其用以編碼用於資料封包之種類識別符;以及路徑驅動器,其用以在資料封包之非資料時間期間將種類識別符驅動至n個資料路徑中至少一者上。
進一步揭示一實例,其中n=20。
進一步揭示一實例,其中非資料時間為預資料時間。
進一步揭示一實例,其中串流路徑編碼器編碼k位元種類識別符,且其中路徑驅動器藉由將資料路徑分成k個群組及將一值驅動至每一群組上來將種類識別符驅動至資料路徑上。
進一步揭示一實例,其中資料線路包含三態邏輯。
進一步揭示一實例,其中路徑驅動器藉由將所有線路拉為高以表示第一種類,及將所有線路拉為低以表示第二種類,來將串流識別符驅動至資料線路上。
進一步揭示一實例,其中非資料時間為後資料時間。
進一步揭示一實例,其中種類識別符識別自第一代理至第二代理的LCP之鏈路控制封包(LCP)動作。
進一步揭示一實例,其進一步包含三態有效路徑,且其中路徑驅動器進一步用以在驅動種類識別符之前
驅動有效路徑遠離中軌。
進一步藉由實例之方式揭示一或多個電腦可讀媒體,該一或多個電腦可讀媒體上儲存有可執行指令,該等可執行指令用以:編碼用於資料封包之種類識別符以用於互連;以及在該資料封包之非資料時間期間將種類識別符驅動至n個資料路徑中至少一者上。
進一步揭示一實例,其中非資料時間為預資料時間。
進一步揭示一實例,其中編碼種類識別符包含編碼k位元種類識別符,且將種類識別符驅動至資料路徑上包含將資料路徑分成k個群組及將一值驅動至每一群組上。
進一步揭示一實例,其中資料線路包含三態邏輯。
進一步揭示一實例,將串流識別符驅動至資料線路上包含驅動邏輯0以表示第一種類,及驅動邏輯1以表示第二種類。
進一步揭示一實例,其中非資料時間為後資料時間。
進一步揭示一實例,其中種類識別符識別鏈路控制封包(LCP)動作。
進一步藉由實例之方式揭示一種提供用於互連之串流資料之方法,該方法包含:編碼用於資料封包之種類識別符以用於互連;以及在資料封包之非資料時間期間將種類識別符驅動至n個資料路徑中至少一者上。
進一步揭示一實例,其中非資料時間為預資料時間。
進一步揭示一實例,其中編碼種類識別符包含編碼k位元種類識別符,且將種類識別符驅動至資料路徑上包含將資料路徑分成k個群組及將一值驅動至每一群組上。
進一步揭示一實例,其中資料線路包含三態邏輯。
進一步揭示一實例,其中非資料時間為後資料時間,且其中種類識別符識別鏈路控制封包(LCP)動作。
雖然已就有限數目之實施例描述本發明,但是熟習此項技術者將瞭解基於該等實施例之許多修改及變化。隨附申請專利範圍意欲涵蓋如屬於本發明之真實精神及範疇內之所有此等修改及變化。
設計可經歷自產生至模擬至製造之各種階段。表示設計之資料可以數種方式來表示設計。首先,如在模擬中為有用的,硬體可使用硬體描述語言或另一功能描述語言來表示。另外,具有邏輯及/或電晶體閘之電路層級模型可在設計處理程序之一些階段產生。此外,大多數設計在一些階段達到表示各種裝置在硬體模型中之實體佈局之資料的層級。在使用習知半導體製造技術之狀況下,表示硬體模型之資料可為指定各種特徵在用於遮罩之不同遮罩層上是否存在的資料,該等遮罩用以產生積體電路。在設計之任何表示中,資料可儲存於任何形式之機器可讀媒體中。記憶體或者磁性或光學儲存器(諸如,碟片)可為儲存經
由光波或電波所傳輸之資訊的機器可讀媒體,該光波或電波經調變或以其他方式產生以傳輸此資訊。當指示或攜載碼或設計之電載波經傳輸,達到執行電信號之複製、緩衝或重新傳輸的程度時,新的複本得以製作。因此,通訊提供者或網路提供者可在有形的機器可讀媒體上至少暫時儲存體現本發明之實施例之技術的物件,諸如編碼至載波中的資訊。
如本文所使用之模組指代硬體、軟體,及/或韌體之任何組合。作為實例,模組包括與非暫時性媒體相關聯之硬體,諸如微控制器,該媒體儲存經調適來藉由微控制器執行之碼。因此,在一實施例中,對模組之引用指代硬體,其經特定組配來辨識及/或執行將要在非暫時性媒體上保留之碼。此外,在另一實施例中,模組之使用指代包括碼之非暫時性媒體,該碼經特定調適來藉由微控制器執行以執行預定操作。且如可推斷,在又一實施例中,模組一詞(在此實例中)可指代微控制器與非暫時性媒體之組合。常常,例示為單獨的模組邊界通常變化且可能重疊。舉例而言,第一模組及第二模組可共用硬體、軟體、韌體或其組合,同時可能保留一些獨立的硬體、軟體或韌體。在一實施例中,邏輯一詞之使用包括硬體,諸如電晶體、暫存器,或諸如可規劃邏輯裝置之其他硬體。
在一實施例中,短語『以』或『經組配來』之使用指代配置、放在一起、製造、要約出售、進口及/或設計執行所指明或所判定任務之設備、硬體、邏輯或元件。在
此實例中,並未操作之設備或其元件仍『經組配來』在其經設計、耦接及/或互連以執行所指明任務的情況下執行該所指明任務。作為純例示性實例,邏輯閘可在操作期間提供0或1。但『經組配來』將啟用信號提供至時脈之邏輯閘不包括可提供1或0之每一可能邏輯閘。實情為,邏輯閘為以某方式耦接之邏輯閘,該方式為在操作期間,1或0輸出將啟用時脈。再次注意,『經組配來』一詞之使用不需要操作,而是聚焦於設備、硬體及/或元件之潛在狀態,其中設備、硬體及/或元件之潛在狀態經設計來在該設備、硬體及/或元件正操作時執行特定任務。
此外,在一實施例中,短語『能夠』及或『可操作以』之使用指代某設備、邏輯、硬體及/或元件以允許以指定方式使用該設備、邏輯、硬體及/或元件之方式來設計。注意如上文,在一實施例中,以、能夠或可操作以之使用指代設備、邏輯、硬體及/或元件之潛在狀態,其中設備、邏輯、硬體及/或元件不操作但以允許以指定方式使用設備的方式來設計。
如本文所使用,值包括數目、狀態、邏輯狀態或二進位邏輯狀態之任何已知表示。常常,邏輯位準、邏輯值或多個邏輯值之使用亦被稱為1及0,此簡單地表示二進位邏輯狀態。舉例而言,1指代高邏輯位準且0指代低邏輯位準。在一實施例中,諸如電晶體或快閃胞之儲存胞可能能夠保留單一邏輯值或多個邏輯值。然而,電腦系統中之值的其他表示已得以使用。舉例而言,十進位數10亦可表
示為二進位值1010及十六進位字母A。因此,值包括能夠保留於電腦系統中之資訊的任何表示。
此外,狀態可藉由值或值之多個部分表示。作為實例,諸如邏輯1之第一值可表示預設或初始狀態,而諸如邏輯0之第二值可表示非預設狀態。另外,在一實施例中,重設及設定等詞分別指代預設及更新值或狀態。舉例而言,預設值可能包括高邏輯值,亦即,重設,而更新值可能包括低邏輯值,亦即,設定。注意,值之任何組合可用以表示任何數目個狀態。
上文所闡述之方法、硬體、軟體、韌體或碼之實施例可經由儲存於機器可存取、機器可讀、電腦可存取或電腦可讀媒體上之指令或碼來實行,該等指令或碼可藉由處理元件執行。非暫時性機器可存取/可讀媒體包括以可藉由機器讀取之形式提供(亦即,儲存及/或傳輸)資訊的任何機制,該機器諸如電腦或電子系統。舉例而言,非暫時性機器可存取媒體包括隨機存取記憶體(RAM),諸如靜態RAM(SRAM)或動態RAM(DRAM);ROM;磁性或光學儲存媒體;快閃記憶體裝置;電儲存裝置;光學儲存裝置;聲學儲存裝置;用於保留自暫時性(所傳播)信號(例如,載波、紅外信號、數位信號)所接收之資訊的其他形式之儲存裝置;等,其將與可自其接收資訊的非暫時性媒體區分。
用來規劃邏輯以執行本發明之實施例的指令可儲存於系統中的記憶體中,該記憶體諸如DRAM、快取記憶體、快閃記憶體或其他儲存器。此外,指令可經由網路
或藉由其他電腦可讀媒體來散佈。因此,機器可讀媒體可包括用於以可藉由機器(例如,電腦)讀取之形式儲存或傳輸資訊的任何機制,但不限於軟碟片、光碟、光碟片唯讀記憶體(CD-ROM),及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電可抹除可規劃唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體,或在資訊經網際網路經由電、光學、聲學或其他形式之所傳播信號(例如,載波、紅外信號、數位信號等)之傳輸中所使用的有形的機器可讀儲存器。因此,電腦可讀媒體包括適於以可藉由機器(例如,電腦)讀取之形式儲存或傳輸電子指令或資訊的任何類型之有形機器可讀媒體。
遍及本說明書對「一實施例」或「實施例」之引用意味,結合實施例所述之特定特徵、結構或特性包括於本發明之至少一實施例中。因此,短語「在一實施例中」或「在實施例中」在遍及本說明書之各處的出現未必均指代同一實施例。此外,特定特徵、結構或特性可在一或多個實施例中以任何合適之方式組合。
在前述說明書中,已參考特定例示性實施例提供了詳細描述。然而,將顯而易見的是,可在不脫離如所附申請專利範圍中所闡述之本發明之較廣泛精神及範疇的情況下對說明書進行各種修改及變化。因此,應以例示性意義而非限制性意義來看待說明書及圖式。此外,實施例及其他例示性語言之前述使用未必指代同一實施例或同一實例,而可指代不同且相異的實施例,以及可能同一實施例。
100‧‧‧處理器
101、102‧‧‧核心
101a、101b‧‧‧硬體執行緒/硬體執行緒槽/架構狀態暫存器/邏輯處理器/執行緒
102a、102b‧‧‧架構狀態暫存器
105‧‧‧匯流排/高速串列點對點鏈路
110‧‧‧晶片上介面/晶片上介面模組
120‧‧‧指令轉譯緩衝器/ILTB/分支目標緩衝器/擷取單元
121‧‧‧BTB及I-TLB
125‧‧‧解碼模組/解碼邏輯/解碼器
126‧‧‧解碼器
130‧‧‧分配器及重新命名器區塊/單元
131‧‧‧重新命名/分配器
135、136‧‧‧重新排序/引退單元
141‧‧‧排程器/執行單元
150、151‧‧‧較低階資料快取記憶體及資料轉譯緩衝器(D-TLB)
160‧‧‧功率控制器
175‧‧‧系統記憶體
176‧‧‧應用程式碼
177‧‧‧編譯器、最佳化及/或轉譯器碼
180‧‧‧裝置/圖形裝置/圖形處理器
Claims (30)
- 一種互連設備,其包含:一串流路徑編碼器,其用以編碼用於一資料封包的一種類識別符;以及一路徑驅動器,其用以在該資料封包之一非資料時間的期間,將該種類識別符驅動至n個資料路徑中至少一者上。
- 如請求項1之互連設備,其中該n=20。
- 如請求項1之互連設備,其中該非資料時間為一預資料時間。
- 如請求項3之互連設備,其中該串流路徑編碼器編碼一k位元種類識別符,且其中該路徑驅動器藉由將該等資料路徑分成k個群組以及將一值驅動至每一群組上來將該種類識別符驅動至該等資料路徑上。
- 如請求項3之互連設備,其中該等資料線路包含三態邏輯。
- 如請求項5之互連設備,其中該路徑驅動器藉由將所有線路拉為高以表示一第一種類,及將所有線路拉為低以表示一第二種類,來將該串流識別符驅動至該等資料線路上。
- 如請求項1之互連設備,其中該非資料時間為一後資料時間。
- 如請求項7之互連設備,其中該種類識別符識別一鏈路 控制封包(LCP)動作。
- 如請求項8之互連設備,其進一步包含一三態有效路徑,且其中該路徑驅動器進一步用以在驅動該種類識別符之前驅動該有效路徑遠離中軌。
- 一種互連系統,其包含:一第一代理;一第二代理;以及一互連,其用以將該第一代理通訊地耦接至該第二代理,該互連包含:一串流路徑編碼器,其用以編碼用於一資料封包的一種類識別符;以及一路徑驅動器,其用以在該資料封包之一非資料時間的期間,將該種類識別符驅動至n個資料路徑中至少一者上。
- 如請求項10之互連系統,其中該n=20。
- 如請求項10之互連系統,其中該非資料時間為一預資料時間。
- 如請求項12之互連系統,其中該串流路徑編碼器編碼一k位元種類識別符,且其中該路徑驅動器藉由將該等資料路徑分成k個群組以及將一值驅動至每一群組上來將該種類識別符驅動至該等資料路徑上。
- 如請求項12之互連系統,其中該資料線路包含三態邏輯。
- 如請求項14之互連系統,其中該路徑驅動器藉由將所有 線路拉為高以表示一第一種類,及將所有線路拉為低以表示一第二種類,來將該串流識別符驅動至該等資料線路上。
- 如請求項10之互連系統,其中該非資料時間為一後資料時間。
- 如請求項16之互連系統,其中該種類識別符識別自該第一代理至該第二代理的一LCP之一鏈路控制封包(LCP)動作。
- 如請求項17之互連系統,其進一步包含一三態有效路徑,且其中該路徑驅動器進一步用以在驅動該種類識別符之前驅動該有效路徑遠離中軌。
- 一種電腦可讀媒體,其上儲存有可執行指令,該等可執行指令用以:編碼用於一資料封包的一種類識別符以用於一互連;以及在該資料封包之一非資料時間的期間,將該種類識別符驅動至n個資料路徑中至少一者上。
- 如請求項19之電腦可讀媒體,其中該非資料時間為一預資料時間。
- 如請求項20之電腦可讀媒體,其中編碼該種類識別符包含編碼一k位元種類識別符,且將該種類識別符驅動至該等資料路徑上包含將該等資料路徑分成k個群組以及將一值驅動至每一群組上。
- 如請求項21之電腦可讀媒體,其中該等資料線路包含三 態邏輯。
- 如請求項22之電腦可讀媒體,將該串流識別符驅動至該等資料線路上包含驅動一邏輯0以表示一第一種類,及驅動一邏輯1以表示一第二種類。
- 如請求項19之電腦可讀媒體,其中該非資料時間為一後資料時間。
- 如請求項16之互連系統,其中該種類識別符識別一鏈路控制封包(LCP)動作。
- 一種提供用於一互連之串流資料之方法,該方法包含:編碼用於一資料封包的一種類識別符以用於一互連;以及在該資料封包之一非資料時間的期間,將該種類識別符驅動至n個資料路徑中至少一者上。
- 如請求項26之方法,其中該非資料時間為一預資料時間。
- 如請求項27之方法,其中編碼該種類識別符包含編碼一k位元種類識別符,且將該種類識別符驅動至該等資料路徑上包含將該等資料路徑分成k個群組以及將一值驅動至每一群組上。
- 如請求項28之方法,其中該資料線路包含三態邏輯。
- 如請求項26之方法,其中該非資料時間為一後資料時間,且其中該種類識別符識別一鏈路控制封包(LCP)動作。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/583,607 US20160188519A1 (en) | 2014-12-27 | 2014-12-27 | Method, apparatus, system for embedded stream lanes in a high-performance interconnect |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201633161A true TW201633161A (zh) | 2016-09-16 |
TWI569146B TWI569146B (zh) | 2017-02-01 |
Family
ID=56151408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104139415A TWI569146B (zh) | 2014-12-27 | 2015-11-26 | 用於高效能互連中之嵌入式串流路徑的方法、設備及系統 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20160188519A1 (zh) |
EP (1) | EP3238385A4 (zh) |
CN (1) | CN107003971B (zh) |
TW (1) | TWI569146B (zh) |
WO (1) | WO2016105953A1 (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI703460B (zh) * | 2018-08-24 | 2020-09-01 | 香港商阿里巴巴集團服務有限公司 | 分散式圖嵌入方法、裝置、設備及系統 |
TWI718359B (zh) * | 2017-05-15 | 2021-02-11 | 美商谷歌有限責任公司 | 具有高傳輸量內部通信協定之影像處理器 |
TWI746878B (zh) * | 2017-08-10 | 2021-11-21 | 南韓商三星電子股份有限公司 | 高頻寬記憶體系統以及邏輯裸片 |
TWI813062B (zh) * | 2021-11-12 | 2023-08-21 | 群聯電子股份有限公司 | 時脈重整電路模組、訊號傳輸系統及訊號傳輸方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2656732C2 (ru) | 2013-12-26 | 2018-06-06 | Интел Корпорейшн | Звено связи многокристальной интегральной схемы |
US10002056B2 (en) | 2015-09-15 | 2018-06-19 | Texas Instruments Incorporated | Integrated circuit chip with cores asymmetrically oriented with respect to each other |
US10025741B2 (en) | 2016-01-13 | 2018-07-17 | Samsung Electronics Co., Ltd. | System-on-chip, mobile terminal, and method for operating the system-on-chip |
US10175903B2 (en) | 2016-03-31 | 2019-01-08 | Intel Corporation | N plane to 2N plane interface in a solid state drive (SSD) architecture |
US10372642B2 (en) * | 2016-09-29 | 2019-08-06 | Intel Corporation | System, apparatus and method for performing distributed arbitration |
EP3665580B1 (en) * | 2017-08-08 | 2023-03-08 | Continental Automotive Technologies GmbH | Method of operating a cache |
US10727833B1 (en) * | 2019-01-18 | 2020-07-28 | Qualcomm Incorporated | High-voltage and low-voltage data paths of a hybrid output driver |
TWI764139B (zh) * | 2020-04-27 | 2022-05-11 | 鴻海精密工業股份有限公司 | 訪問資料匯流排的裝置、方法及系統 |
CN112035168B (zh) * | 2020-08-19 | 2021-03-30 | 深圳市声天下科技有限公司 | 具有移位寄存器的hda控制器控制hda codec芯片的方法、系统及存储介质 |
US11671282B2 (en) * | 2021-05-24 | 2023-06-06 | Hewlett Packard Enterprise Development Lp | Method and system for dynamically activating virtual networks in a distributed tunnel fabric |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5951186B2 (ja) * | 1979-10-19 | 1984-12-12 | 日本電信電話株式会社 | 制御装置 |
KR0140571B1 (ko) * | 1995-01-19 | 1998-07-01 | 김광호 | 버스제어수단을 구비한 다중프로세서시스템 |
US6028809A (en) * | 1997-06-20 | 2000-02-22 | Altera Corporation | Programmable logic device incorporating a tristateable logic array block |
KR100316650B1 (ko) * | 1998-08-29 | 2002-01-12 | 윤종용 | 상위 계층 데이터 전송을 위한 상위 프로토콜과 ieee 1394버스 정합 방법 |
US6938094B1 (en) * | 1999-09-17 | 2005-08-30 | Advanced Micro Devices, Inc. | Virtual channels and corresponding buffer allocations for deadlock-free computer system operation |
US7010607B1 (en) * | 1999-09-15 | 2006-03-07 | Hewlett-Packard Development Company, L.P. | Method for training a communication link between ports to correct for errors |
GB2370362B (en) * | 2000-08-04 | 2004-07-07 | Sgs Thomson Microelectronics | Method and apparatus for testing circuitry |
US6630926B2 (en) * | 2000-12-07 | 2003-10-07 | International Business Machines Corporation | Apparatus and method for verifying keystrokes within a computing system |
US8762581B2 (en) * | 2000-12-22 | 2014-06-24 | Avaya Inc. | Multi-thread packet processor |
US6842816B1 (en) * | 2001-07-31 | 2005-01-11 | Network Elements, Inc. | Configurable glueless microprocessor interface |
US6961269B2 (en) * | 2003-06-24 | 2005-11-01 | Micron Technology, Inc. | Memory device having data paths with multiple speeds |
TWI252409B (en) * | 2004-04-26 | 2006-04-01 | Sunplus Technology Co Ltd | Enhanced expandable time-sharing bus device |
US8046488B2 (en) * | 2004-05-21 | 2011-10-25 | Intel Corporation | Dynamically modulating link width |
US7957428B2 (en) * | 2004-05-21 | 2011-06-07 | Intel Corporation | Methods and apparatuses to effect a variable-width link |
DE102005024988A1 (de) * | 2005-06-01 | 2006-12-07 | Robert Bosch Gmbh | Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems |
US20070291768A1 (en) * | 2006-06-16 | 2007-12-20 | Harris Corporation | Method and system for content-based differentiation and sequencing as a mechanism of prioritization for QOS |
US8594966B2 (en) * | 2009-02-19 | 2013-11-26 | Advanced Micro Devices, Inc. | Data processing interface device |
US8170062B2 (en) * | 2009-04-29 | 2012-05-01 | Intel Corporation | Packetized interface for coupling agents |
WO2013048494A1 (en) * | 2011-09-30 | 2013-04-04 | Intel Corporation | Mechanism for facilitating customization of multipurpose interconnect agents at computing devices |
US10152329B2 (en) * | 2012-02-09 | 2018-12-11 | Nvidia Corporation | Pre-scheduled replays of divergent operations |
CN202535384U (zh) * | 2012-03-12 | 2012-11-14 | 杭州海莱电子科技有限公司 | 基于PCIe总线的网络设备扩展连接和虚拟机互连优化系统 |
KR101700545B1 (ko) * | 2012-10-22 | 2017-01-26 | 인텔 코포레이션 | 고성능 인터커넥트 코히어런스 프로토콜 |
US9355058B2 (en) * | 2012-10-22 | 2016-05-31 | Intel Corporation | High performance interconnect physical layer |
-
2014
- 2014-12-27 US US14/583,607 patent/US20160188519A1/en not_active Abandoned
-
2015
- 2015-11-26 TW TW104139415A patent/TWI569146B/zh active
- 2015-12-10 WO PCT/US2015/064862 patent/WO2016105953A1/en active Application Filing
- 2015-12-10 CN CN201580064585.6A patent/CN107003971B/zh active Active
- 2015-12-10 EP EP15874111.6A patent/EP3238385A4/en not_active Ceased
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI718359B (zh) * | 2017-05-15 | 2021-02-11 | 美商谷歌有限責任公司 | 具有高傳輸量內部通信協定之影像處理器 |
TWI746878B (zh) * | 2017-08-10 | 2021-11-21 | 南韓商三星電子股份有限公司 | 高頻寬記憶體系統以及邏輯裸片 |
TWI703460B (zh) * | 2018-08-24 | 2020-09-01 | 香港商阿里巴巴集團服務有限公司 | 分散式圖嵌入方法、裝置、設備及系統 |
TWI813062B (zh) * | 2021-11-12 | 2023-08-21 | 群聯電子股份有限公司 | 時脈重整電路模組、訊號傳輸系統及訊號傳輸方法 |
Also Published As
Publication number | Publication date |
---|---|
CN107003971A (zh) | 2017-08-01 |
CN107003971B (zh) | 2021-10-29 |
TWI569146B (zh) | 2017-02-01 |
US20160188519A1 (en) | 2016-06-30 |
EP3238385A1 (en) | 2017-11-01 |
EP3238385A4 (en) | 2018-08-01 |
WO2016105953A1 (en) | 2016-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI569146B (zh) | 用於高效能互連中之嵌入式串流路徑的方法、設備及系統 | |
US10120809B2 (en) | Method, apparatus, and system for allocating cache using traffic class | |
US10560081B2 (en) | Method, apparatus, system for centering in a high performance interconnect | |
US11106474B2 (en) | System, method, and apparatus for DVSEC for efficient peripheral management | |
US20230022948A1 (en) | System, method, and apparatus for sris mode selection for pcie | |
TWI524184B (zh) | 用於在分散式記憶體組織架構中處理位址衝突之方法、設備及系統 | |
US11239843B2 (en) | Width and frequency conversion with PHY layer devices in PCI-express | |
US9720439B2 (en) | Methods, apparatuses, and systems for deskewing link splits | |
US11163717B2 (en) | Reduced pin count interface | |
US20160274923A1 (en) | An apparatus, method, and system for a fast configuration mechanism | |
US20140141654A1 (en) | Card edge connector ground return | |
TWI736559B (zh) | 用以針對實體層裝置的組件傳輸資料之控制器 |