KR20220014410A - 반도체 장치 및 펄스 신호 생성방법 - Google Patents

반도체 장치 및 펄스 신호 생성방법 Download PDF

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Abstract

개시된 반도체 장치의 일 측면은, 제1 클럭 신호를 발생시키는 제1 신호 발생기; 제2 클럭 신호를 발생시키는 제2 신호 발생기; 상기 제1 클럭 신호가 입력되면 상기 제2 클럭 신호를 출력시키는 제1 스위치 회로; 및 상기 제1 스위치 회로가 닫히면 상기 제2 클럭 신호를 입력 받고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차를 펄스 폭으로 하는 제1 펄스 신호를 생성하는 제1 인버터 회로를 포함한다.

Description

반도체 장치 및 펄스 신호 생성방법{Semiconductor device and pulse signal generation method}
본 발명은 클럭 신호의 위상차를 펄스폭으로 변조하는 반도체 장치 및 펄스신호 생성 방법에 관한 것으로, 더욱 상세하게는 복수개의 클럭 신호의 상승 엣지를 기준으로 복수개의 클럭 신호들의 위상차를 산출하고, 산출된 위상차를 펄스 폭으로 변조하는 반도체 장치 및 펄스신호 생성방법에 관한 것이다.
반도체 장치에서 펄스 신호(Pulse Signal)을 생성하기 위하여 복수의 클럭 신호의 위상차를 펄스 폭으로 변조하는 기술이 활용되고 있다.
클럭 신호의 위상차에 기초하여 펄스 신호를 생성하기 위하여 종래 기술은 다중 위상을 갖는 클럭 신호를 발생시키고, 인접한 클럭들에 미리 설정된 로직을 적용 시켜서 펄스 신호를 생성한다. 그러나, 다중 위상을 갖는 클럭 신호들의 위상차를 판단하는데 오차가 많이 발생하고, 클럭 신호가 고주파인 경우 위상차를 제대로 판단할 수 없다.
개시된 반도체 장치는, 펄스 신호를 발생시키기 위해서 인접한 클럭의 위상차를 판단하는 데에 있어서, 오차를 줄이고 노이즈를 감소시키는 반도체 장치 및 펄스 신호의 생성 방법을 제공한다.
상술한 기술적 과제를 해결하기 위하여, 개시된 반도체 장치는 제1 클럭 신호를 발생시키는 제1 신호 발생기; 제2 클럭 신호를 발생시키는 제2 신호 발생기; 상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호를 출력시키는 제1 스위치 회로; 및 상기 제1 스위치 회로로부터 출력된 상기 제2 클럭 신호를 입력 받고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제1 클럭 신호와 상기 제2 클럭 신호의 위상차를 펄스 폭으로 하는 제1 펄스 신호를 생성하는 제1 인버터 회로를 포함한다.
또한, 제3 클럭 신호를 발생시키는 제3 신호 발생기; 및 상기 제2 클럭 신호에 응답하여 닫히는 제2 스위치 회로를 더 포함하고, 상기 제2 스위치 회로는 상기 제3 클럭 신호를 출력하고, 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 위상차를 펄스 폭으로 하는 제2 펄스 신호를 생성하는 제1 인버터 회로를 포함할 수 있다.
또한, 상기 제1 스위치 회로는, 상기 제1 클럭 신호를 반전시키는 인버터를 포함하고, 상기 제1 신호 발생기는 트랜스 미션 게이트의 제1 단에 연결되고, 상기 트랜스 미션 게이트의 제2 단에 상기 인버터를 통해서 연결될 수 있다.
또한, 상기 제1 인버터 회로는, 래치(Latch) 회로를 포함하고, 상기 래치 회로는 상기 클럭 신호를 지연시킬 수 있다.
또한, 상기 제1 신호 발생기는, 상기 제1 클럭 신호 의 듀티비를 제어하고, 상기 제2 신호 발생기는, 상기 제1 클럭 신호가 상기 제1 스위치 회로에 입력되는 시간에 기초하여 상기 제2 클럭 신호의 듀티비를 제어하고, 듀티비가 제어된 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차에 기초하여 상기 제1 펄스 신호를 생성할 수 있다.
또한, 상기 제2 신호 발생기는, 상기 제1 클럭 신호의 상승 엣지 및 하강 엣지와 동일 한 개수의 상승 엣지 및 하강 엣지를 갖는 상기 제2 클럭 신호를 생성할 수 있다.
또한, 상기 제2 신호 발생기는, 상기 제1 클럭 신호의 하강 엣지가 발생함과 동시에 상기 제2 클럭 신호를 생성할 수 있다.
또한, 제4 클럭 신호를 발생시키는 제4 신호 발생기; 및 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호를 제어하는 프로세서 포함하고, 상기 프로세서는, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호의 상승 엣지 발생 시점의 시간차를 제어할 수 있다.
개시된 일 실시예에 따른 펄스 신호 생성 방법은 제1 클럭 신호를 발생시키고, 제2 클럭 신호를 발생시키고, 상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호를 출력시키고, 상기 제1 스위치 회로가 닫히면 상기 제2 클럭 신호를 출력하고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차를 펄스 폭으로 하는 제1 펄스 신호를 생성하는 것을 포함한다.
또한, 제3 클럭 신호를 발생시키는 것; 및 상기 제2 클럭 신호에 응답하여 제2 스위치 회로가 닫히는 것을 더 포함하고, 상기 제2 스위치 회로가 닫히면 상기 제3 클럭 신호를 출력하고, 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 위상차를 펄스 폭으로 하는 제2 펄스 신호를 생성하는 것을 더 포함할 수 있다.
또한, 상기 제1 펄스 신호를 생성하는 것은, 래치 회로에 의하여 상기 제1 클럭 신호 또는 제2 클럭 신호 중 어느 하나를 지연시키는 것일 수 있다.
또한, 상기 제1 신호를 발생시키는 것은, 상기 제1 클럭 신호 의 듀티비를 제어하고, 상기 제2 신호를 발생시키는 것은, 상기 제1 클럭 신호가 상기 제1 스위치 회로에 입력되는 시간에 기초하여 상기 제2 클럭 신호의 듀티비를 제어하고, 듀티비가 제어된 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차에 기초하여 상기 제1 펄스 신호를 생성하는 것을 포함할 수 있다.
또한, 상기 제2 신호를 발생시키는 것은, 상기 제1 클럭 신호의 상승 엣지 및 하강 엣지와 동일 한 개수의 상승 엣지 및 하강 엣지를 갖는 상기 제2 클럭 신호를 생성하는 것을 포함할 수 있다.
또한, 상기 제2 신호를 발생시키는 것은, 상기 제1 클럭 신호의 하강 엣지가 발생함과 동시에 상기 제2 클럭 신호를 생성하는 것을 포함할 수 있다.
또한, 제4 클럭 신호를 발생시키는 것; 및 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호를 제어하는 것을 포함하고, 상기 제어 하는 것은, 상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호의 상승 엣지 발생 시점의 시간차를 제어하는 것일 수 있다.
개시된 반도체 장치 및 펄스 신호 생성 방법은, 인접 클럭의 상승 엣지만을 이용하여 인접 클럭의 상승 엣지의 간격에 기초하여 펄스 신호를 생성함으로써, 오차가 적은 펄스신호 및 노이즈가 감소된 펄스 신호를 생성하는 효과를 갖는다.
도 1은 본 개시의 일 측면에 따른 블록도이다.
도 2는 본 개시의 일 측면에 따른 회로도이다.
도 3은 본 개시의 일 측면에 따른 클럭 신호 및 펄스 신호를 도시한 것이다.
도 4는 본 개시의 일 실시예에 따른 확장된 회로도이다.
도 5는 본 개시의 일 측면에 따른 트랜스 미션 게이트를 포함하는 반도체 장치를 도시한 것이다.
도 6는 본 개시의 일 측면에 따른 저전력에서 구동되는 반도체 장치를 도시한 것이다.
도 7은 본 개시의 일 측면에 따른 고주파에서 구동되는 반도체 장치를 도시한 것이다.
도 8A 및 도 8B는 본 개시의 일 측면에 따른 반도체 장치가 DRAM에 활용되는 것을 도시한 것이다.
도 9는 본 개시의 일 측면에 따른 반도체 장치가 펄스 신호를 생성하는 과정을 도시한 순서도이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 본 명세서가 실시예들의 모든 요소들을 설명하는 것은 아니며, 본 발명이 속하는 기술분야에서 일반적인 내용 또는 실시예들 간에 중복되는 내용은 생략한다. 명세서에서 사용되는 '부, 모듈, 부재, 블록'이라는 용어는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예들에 따라 복수의 '부, 모듈, 부재, 블록'이 하나의 구성요소로 구현되거나, 하나의 '부, 모듈, 부재, 블록'이 복수의 구성요소들을 포함하는 것도 가능하다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
제 1, 제 2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술된 용어들에 의해 제한되는 것은 아니다.
단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함한다.
각 단계들에 있어 식별부호는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하 첨부된 도면들을 참고하여 본 발명의 작용 원리 및 실시예들에 대해 설명한다.
도 1은 본 개시의 일 측면에 따른 블록도이고, 도 2는 본 개시의 일 측면에 따른 회로도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 반도체 장치(100)는 제1 신호 발생기(110), 제2 신호 발생기(120), 제1 스위치 회로(130) 및 제1 인버터(140)를 포함한다.
제1 신호 발생기(110)는 미리 설정된 기준에 따라 제1 클럭 신호(CLK1)를 발생시킨다. 여기서 미리 설정된 기준은 사용자가 미리 입력한 클럭 신호의 발생 간격일 수 있다. 또한, 제1 신호 발생기(110)는 제1 클럭 신호(CLK1)의 듀티비를 제어할 수 있다.
제2 신호 발생기(120)는 미리 설정된 기준에 따라 제2 클럭 신호(CLK2)를 발생시킨다. 여기서 미리 설정된 기준은, 제1 클럭 신호(CLK1)의 하강 엣지가 발생함과 동시에 상기 제2 클럭 신호(CLK2)를 생성하는 것일 수 있다. 또한, 미리 설정된 기준은 제1 신호 발생기(110)의 동작과 마찬가지로, 사용자가 미리 입력한 클럭 신호의 발생 간격을 정한 기준일 수 있다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상은 같거나 다를 수 있다. 즉, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에서의 미리 설정된 기준은 같거나 다를 수 있다. 또한, 제2 신호 발생기(120)는 제1 클럭 신호(CLK1)가 상기 제1 스위치 회로(130)에 입력되는 시간에 기초하여 제2 클럭 신호(CLK2)의 듀티비를 제어할 수 있다.
제1 스위치 회로(130)는 제1 클럭 신호(CLK1)가 입력되면 닫힌다. 구체적으로, 제1 스위치 회로(130)는 열림(open)상태를 유지하다가, 제1 클럭 신호(CLK1)의 상승 엣지가 발생되면, 제1 클럭 신호(CLK1)의 상승 엣지에 응답 하여 닫힘(close)상태로 전환된다. 또한, 제1 스위치 회로(130)는 제1 클럭 신호의 하강 엣지에 응답하여 다시 열림 상태로 전환된다.
제2 신호 발생기(120)는 계속하여 제2 클럭 신호(CLK2)를 발생시킨다. 여기서, 제1 클럭 신호(CLK1)의 상승 에지가 발생하면, 제1 스위치 회로(130)가 닫히게 되고, 제1 스위치 회로(130)가 닫히면, 제2 클럭 신호(CLK2)는 제1 스위치 회로(130)로 입력된다. 즉, 제2 신호 발생기(120)은 제1 스위치 회로(130)와 연결되어, 제1 클럭 신호(CLK1)에 의해 제1 스위치 회로(130)가 닫히면, 제2 클럭 신호(CLK2)를 제1 스위치 회로(130)로 입력시킨다.
제1 인버터 회로(140)는 제1 스위치 회로(130)의 출력을 반전 시키고, 제1 펄스 신호(PULSE1)를 생성한다. 구체적으로, 제1 스위치 회로(130)는 제1 클럭 신호(CLK1)의 상승 엣지와 제2 클럭 신호(CLK2)의 상승 엣지 사이의 구간에 대응하는 신호를 출력하고, 제1 인버터 회로(140)는 제1 스위치 회로(130)의 출력을 반전시킨다. 그 결과, 제1 인버터 회로(140)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호의 위상차를 펄스폭으로 하는 제1 펄스 신호(PULSE1)를 생성할 수 있다. 여기서, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 위상차는 제1 클럭 신호(CLK1)의 상승 엣지 발생 시각 및 제2 클럭 신호(CLK2)의 상승 엣지의 발생 시각의 차이이다.
상술한 구성을 포함함으로써, 개시된 반도체 장치(100)는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 상승 엣지를 비교하고, 비교 결과 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상차를 감지할 수 있다. 또한, 개시된 반도체 장치(100)는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상차를 펄스폭으로 하는 제1 펄스 신호(PULSE1)를 생성할 수 있다.
도 1에 도시된 반도체 장치(100)의 구성 요소들의 성능에 대응하여 적어도 하나의 구성요소가 추가되거나 삭제될 수 있다. 또한, 구성 요소들의 상호 위치는 시스템의 성능 또는 구조에 대응하여 변경될 수 있다는 것은 당해 기술 분야에서 통상의 지식을 가진 자에게 용이하게 이해될 것이다.
한편, 도 1에서 도시된 각각의 구성요소는 하드웨어 구성요소를 의미한다.
도 3은 본 개시의 일 실시예에 따른 반도체 장치(100)의 확장된 회로도이다.
도 3을 참조하면, 도 1 및 도 2에 개시된 장치를 하나의 모듈로 하고, 복수개의 반도체 장치(100)가 연결될 수 있다. 즉, 반도체 장치(100)는 제2 클럭 신호(CLK2)를 입력 받는 제2 스위치 회로(132), 제3 클럭 신호(CLK3)를 발생 시키는 제3 신호 발생기(미도시) 및 제 2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 반전 시키는 제2 인버터 회로(142)를 더 포함할 수 있다.
구체적으로, 일 실시예에 따른 반도체 장치(100)는 제1 신호 발생기(110)에서 제1 클럭 신호(CLK1)를 발생시키고, 제1 스위치 회로(130)는 발생된 제1 클럭 신호(CLK1)를 입력받고, 제2 클럭 신호(CLK2)를 입력 받는다. 여기서, 제2 클럭 신호(CLK2)의 상승 엣지가 제2 스위치 회로(132)에 입력되면, 제2 스위치 회로(132)는 닫힘 상태로 전환되고, 제3 클럭 신호(CLK3)는 제2 스위치 회로(132)에 입력된다. 제3 클럭 신호(CLK3가 제2 스위치 회로(132)에 입력되면, 제2 인버터(142)는 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3의 위상차를 펄스폭으로 하는 제2 펄스 신호(PULSE2)를 생성한다. 여기서, 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 위상차는 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 상승 엣지의 발생 시간차에 대응한다.
도 3에서는 확장된 반도체 장치(100)의 실시예로 제2 스위치 회로(132), 제3 신호 발생기(미도시) 및 제2 인버터 회로(142)를 더 포함하는 것을 설명하였으나, 이에 한정되지 않는다. 또한, 도 1 및 도 2에 개시된 반도체 장치(100)는 병렬로 연결될 수 있다. 병렬로 연결된 반도체 장치(100)는 제N 신호 발생기(미도시), 제N 스위치 회로(13n), 제N+1 신호 발생기(미도시) 및 제N 인버터 회로(14n)를 포함할 수 있고, 제N 클럭 신호(CLKn)와 제N+1 클럭 신호(CLKn+1)의 위상차를 갖는 제N 펄스 신호(PULSEn)를 발생시킬 수 있다. 여기서 제N 클럭 신호(CLKn)와 제N+1 클럭 신호(CLKn+1)의 위상차는 제N 클럭 신호(CLKn)의 상승 엣지와 제N+1 클럭 신호(CLKn+1)의 상승 엣지의 간격에 대응한다.
도 4은 본 개시의 일 측면에 따른 클럭 신호 및 펄스 신호를 도시한 것이다.
도 1 내지 도 3에서 설명한 바와 같이, 일 실시예에 따른 반도체 장치(100)는 복수(제1, 제2 …, 제N+1)의 신호 발생기, 복수(제1, 제2 …, 제N)의 스위치 회로 및 복수(제1, 제2 …, 제N)의 인버터 회로를 포함하고, 복수(제1, 제2 …, 제N)의 펄스 신호를 생성할 수 있다. 또한, 개시된 반도체 장치(100)는 제1 클럭 신호(CLK1) 내지 제N+1 클럭 신호(CLKn+1)를 제어하는 프로세서(미도시)를 더 포함할 수 있다. 일 실시예에 따른 프로세서(미도시)는 제1 클럭 신호(CLK1) 내지 제N+1클럭 신호(CLKn+1)의 상승 엣지 발생 시점의 시간차를 제어할 수 있다.
도 4를 참조하면, 제1 펄스 신호(PULSE1)의 폭은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 위상차에 대응한다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상차는 제1 클럭 신호(CLK1)의 상승 엣지 발생 시점 및 제2 클럭 신호(CLK2)의 상승 엣지 발생 시점의 시간 차이에 대응한다. 이를 일반화 하면, 제N 펄스 신호의 폭은 제N 클럭(CLKn) 신호 및 제N+1 클럭 신호(CLKn+1)의 위상차와 같은 값을 가진다. 여기서, 제N 클럭 신호와 제N+1 클럭 신호의 위상차는 제N 클럭 신호의 상승엣지 발생 시점 및 제N+1 클럭 신호의 상승 엣지 발생 시점의 시간 차이에 대응한다.
도 5는 본 개시의 일 측면에 따른 트랜스 미션게이트(234)를 포함하는 반도체 장치(200)를 도시한 것이다.
도 5를 참조하면, 일 실시예에 따른 반도체 장치(200)의 제1 스위치 회로(230)가 트랜스 미션게이트(234)를 포함하는 경우, 제1 스위치 회로(230)는 인버터(232) 및 트랜스 미션게이트(234)를 포함할 수 있다. 제1 스위치 회로(130)가 인버터(230) 및 트랜스 미션 게이트(234)로 구성되는 경우, 인버터(230)는 제1 클럭 신호(CLK1)를 반전시킨다. 또한, 제1 신호 발생기(110)는 트랜스 미션게이트(234)의 제1 단에 연결되고, 트랜스 미션게이트(234)의 제2 단에 인버터(230)를 통해서 연결된다.
일 실시예는 도 1 및 도 2에서 설명된 반도체 장치의 제1 스위치 회로(230)가 제1 트랜스 미션게이트(234)를 포함함으로써, 개시된 반도체 장치(200)를 활용한 아날로그 멀티플렉서를 구현할 수 있다. 개시된 반도체 장치(200)가 아날로그 멀티 플렉서에서 구현되는 것은 도 8A 및 도 8B에서 상세히 설명한다.
도 6은 본 개시의 일 측면에 따른 저전력에서 구동되는 반도체 장치(300)에 포함된 신호 발생기를 도시한 것이다.
도 6을 참조하면, 개시된 반도체 장치(300)가 저전력에서 구동되는 경우, 반도체 장치(300)의 제1 신호 발생기(110)는 제1 클럭 신호(CLK1)를 발생시킨다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상차는 0° 또는 90°일 수 있으나 이에 한정되지 않는다.
개시된 반도체 장치(300)가 저전력에서 구동되는 경우, 제1 스위치 회로(330)는 제1 클럭 신호(CLK1)를 반전 시키는 인버터(332) 및 제1 클럭 신호(CLK1)를 입력받고, 스위치의 역할을 하는 트랜스 미션게이트(334)를 포함한다. 제1 스위치 회로(330)는 인버터(332) 및 트랜스 미션게이트(334)를 포함함으로써, 제1 클럭 신호(CLK1)의 노이즈를 감소 시키고, 제1 클럭 신호(CLK1)를 제1 인버터 회로(340)에 안정적으로 전달할 수 있다.
도 1 및 도 2에서 설명한 반도체 장치(100)와 마찬가지로, 일 실시예에 따른 저전력에서 구동되는 반도체 장치(300)에서, 제1 스위치 회로(330)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 제1 인버터 회로(104)로 전달한다. 반도체 장치(300)가 저전력에서 구동되는 경우, 제1 인버터 회로(340)는 래치회로(342), 직렬로 연결된 인버터(344, 346) 및 출력 신호를 반전시키고, 펄스 신호를 생성하는 인버터단(348)을 포함한다. 여기서, 반도체 장치(300)는 래치회로(342)를 포함함으로써, 클럭 신호를 지연시키고, 곧바로 펄스신호를 생성하지 않고, 제1 스위치 회로(330)에 가해진 로드(load)를 플로팅되지 않게 할 수 있다. 그 결과, 반도체 장치(300)는 저전력상황에서 노이즈가 감소된 펄스 신호를 안정적으로 발생시킬 수 있다. 또한, 직렬로 연결된 인버터(344, 346)를 포함함으로써, 반도체 장치(300)는 위상이 서로 반대인 두 개의 펄스 신호를 생성할 수 있다.
도 7은 본 개시의 일 측면에 따른 고주파에서 구동되는 반도체 장치(400)를 도시한 것이다. 고주파의 클럭 신호가 입력되는 경우, 반도체 장치(400)는 제1 스위치 회로(430) 및 제1 인버터 회로(440)를 포함한다.
도 7을 참조하면, 반도체 장치(400)가 고주파의 클럭 신호를 입력받는 경우, 개시된 제1 신호 발생기(110)는 제1 클럭 신호(CLK1)를 발생시키고, 제2 신호 발생기(120)는 제2 클럭 신호(CLK2)를 발생시킨다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 위상차는 0° 또는 90°일 수 있으나, 이에 한정되지 않는다.
반도체 장치(400)가 고주파의 클럭 신호를 입력 받는 경우, 개시된 제1 스위치 회로(430)는 제1 클럭 신호(CLK1)를 반전 시키는 복수의 인버터(431, 434) 및 제2 클럭 신호(CLK2)를 반전 시키는 복수의 인버터(432, 433)를 포함할 수 있다. 또한, 제1 스위치 회로(430)는 2개의 트랜스 미션게이트(435, 436)를 포함한다. 반도체 장치(400)는, 2개의 트랜스 미션게이트(435, 436)를 포함함으로써, 제1 스위치 회로(430)의 오작동 없이 일정한 위상차를 가지는 2개의 클럭 신호를 제1 인버터 회로(440)로 전달할 수 있다.
개시된 반도체 장치(400)가 고주파에서 구동되는 경우, 제1 인버터 회로(440)는 2개의 래치회로들(441, 442), 병렬로 연결된 2개의 인버터들(443, 444) 및 출력 신호를 반전시키고, 펄스 신호를 생성하는 인버터단(445)를 포함한다. 제1 인버터 회로(440)가 2개의 래치회로들(441, 442)을 포함함으로써, 반도체 장치(400)가 고주파 클럭 신호로 인해 제1 인버터 회로(440)에 가해지는 부하를 견딜 수 있게 한다. 또한, 제1 인버터 회로(440)가 2개의 래치회로들(435, 436)을 포함함으로써, 반도체 장치(400)는 위상차가 없는 2개의 펄스 신호들을 생성한다.
또한, 반도체 장치(400)의 제1 인버터 회로(440)가 병렬로 연결된 2개의 인버터들(443, 444) 및 출력 신호를 반전시키고, 펄스 신호를 생성하는 인버터단(445)을 포함함으로써, 고주파 클럭 신호가 입력되더라도, 안정적인 펄스 신호를 생성할 수 있게 한다.
도 8A 및 도 8B는 본 개시의 일 측면에 따른 반도체 장치들(100, 200, 300, 400) 중 어느 하나가 클럭 멀티플렉서에 활용되는 것을 도시한 것이다.
도 8A를 참조하면, 개시된 반도체 장치들(100, 200, 300, 400)은 낸드 타입(NAND Type) 클럭 멀티 플렉서로 구현될 수 있다. 반도체 장치들(100, 200, 300, 400)이 낸드 타입(NAND Type) 클럭 멀티 플렉서에서 활용되는 경우, 반도체 장치들(100, 200, 300, 400)은 펄스 신호(CLK0D)를 생성하기 위해 미리 설정된 신호들(I, Q)을 낸드 게이트를 포함한 회로로 입력 받을 수 있다. 여기서, 미리 설정된 신호는 복수의 클럭 신호들이 0°의 위상차를 갖게 하는 신호일 수 있으나 이에 한정되지 않는다.
도 8B를 참조하면, 개시된 반도체 장치들(100, 200, 300, 400)은 래치 타입(Latch Type) 클럭 멀티 플렉서로 구현될 수 있다. 반도체 장치들(100, 200, 300, 400)이 래치 타입(Latch Type) 클럭 멀티 플렉서에서 활용되는 경우, 반도체 장치(100)는 펄스 신호(CLK0D)를 생성하기 위해 미리 설정된 신호(I, Q)를 래치 회로를 포함한 회로로 입력 받을 수 있다. 여기서, 미리 설정된 신호는 복수의 클럭 신호들이 0°의 위상차를 갖게 하는 신호일 수 있으나 이에 한정되지 않는다.
도 8A 및 8B를 참조하면, 상술한 바와 같이 개시된 반도체 장치들(100, 200, 300, 400)은 4:1 멀티 플렉서에 입력되는 펄스신호를 생성하기 위해 사용될 수 있다.
도 9는 본 개시의 일 측면에 따른 반도체 장치가 펄스 신호를 생성하는 과정을 도시한 순서도이다.
도 9를 참조하면, 제1 신호 발생기(110)는 제1 클럭 신호(CLK1)를 발생시키고, 발생된 제1 클럭 신호(CLK1)를 제1 스위치 회로(130)에 입력시킨다.(S1001)
제1 클럭 신호(CLK1)를 제1 스위치 회로(130)에 입력되면, 제1 스위치 회로(130)는 닫힘 상태로 전환되고, 제1 스위치 회로(130)는 제2 신호 발생기(120)이 생성한 제2 클럭 신호(CLK2)를 입력 받는다.(S1002)
여기서, 제1 스위치 회로(130)는 제1 클럭 신호(CLK1) 밑 제2 클럭 신호(CLK2)의 상승 엣지를 감지하고, 감지결과에 기초하여 제1 클럭 신호(CLK1)의 상승 엣지가 감지되면 닫히고, 제2 클럭 신호(CLK2)의 상승 엣지가 감지되면 열림 상태로 전환된다. 그 결과, 제1 클럭 신호의 상승 엣지와 제2 클럭 신호의 상승 엣지의 간격에 해당하는 폭을 갖는 펄스 신호를 생성할 수 있다.
제1 스위치 회로(130)가 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 입력 받으면, 제1 스위치 회로(130)는 입력된 신호를 제1 인버터 회로(440)로 전달한다.(S1004)
제1 인버터 회로(440)가 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 입력 받으면, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 반전되고, 반전된 결과 반도체 장치(100)는 제1 펄스 신호(PULSE1)를 생성한다.
도 9의 과정은 개시된 반도체 장치(100)가 복수로 연결된 경우에도 상술한 과정을 반복하여 제N 펄스 신호(PULSEn)를 생성할 수 있다. 또한, 개시된 반도체 장치(100)가 제N 펄스 신호(PULSEn)를 생성하는 경우, 개시된 신호 발생기는 복수로 마련될 수 있으며, 제1 클럭 신호(CLK1)부터 제N+1 클럭 신호(CLKn+1)까지 생성할 수 있다.
또한, 도 9에서 설명된 과정은 개시된 반도체 장치(100)가 상술한 복수의 실시예의 반도체 장치(200, 300, 400)에서 구현되는 경우에도 마찬가지로 적용될 수 있다.
이상에서와 같이 첨부된 도면을 참조하여 개시된 실시예들을 설명하였다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고도, 개시된 실시예들과 다른 형태로 본 발명이 실시될 수 있음을 이해할 것이다. 개시된 실시예들은 예시적인 것이며, 한정적으로 해석되어서는 안 된다.
100, 200, 300, 400: 반도체 장치
110: 제1 신호 발생기
120: 제2 신호 발생기
130: 제1 스위치 회로 131: 제1 스위치 회로 132: 제2 스위치 회로
140: 제1 인버터 141: 제1 인버터 회로 142: 제2 인버터 회로

Claims (15)

  1. 제1 클럭 신호를 발생시키는 제1 신호 발생기;
    제2 클럭 신호를 발생시키는 제2 신호 발생기;
    상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호를 출력시키는 제1 스위치 회로; 및
    상기 제1 스위치 회로로부터 출력된 상기 제2 클럭 신호를 입력 받고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제1 클럭 신호와 상기 제2 클럭 신호의 위상차를 펄스 폭으로 하는 제1 펄스 신호를 생성하는 제1 인버터 회로를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    제3 클럭 신호를 발생시키는 제3 신호 발생기; 및
    상기 제2 클럭 신호에 응답하여 닫히는 제2 스위치 회로를 더 포함하고,
    상기 제2 스위치 회로는 상기 제3 클럭 신호를 출력하고, 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 위상차를 펄스 폭으로 하는 제2 펄스 신호를 생성하는 제1 인버터 회로를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 스위치 회로는,
    상기 제1 클럭 신호를 반전시키는 인버터를 포함하고,
    상기 제1 신호 발생기는 트랜스 미션 게이트의 제1 단에 연결되고, 상기 트랜스 미션 게이트의 제2 단에 상기 인버터를 통해서 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 인버터 회로는,
    래치(Latch) 회로를 포함하고, 상기 래치 회로는 상기 클럭 신호를 지연시키는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 신호 발생기는,
    상기 제1 클럭 신호 의 듀티비를 제어하고,
    상기 제2 신호 발생기는,
    상기 제1 클럭 신호가 상기 제1 스위치 회로에 입력되는 시간에 기초하여 상기 제2 클럭 신호의 듀티비를 제어하고, 듀티비가 제어된 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차에 기초하여 상기 제1 펄스 신호를 생성하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 신호 발생기는,
    상기 제1 클럭 신호의 상승 엣지 및 하강 엣지와 동일 한 개수의 상승 엣지 및 하강 엣지를 갖는 상기 제2 클럭 신호를 생성하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 신호 발생기는,
    상기 제1 클럭 신호의 하강 엣지가 발생함과 동시에 상기 제2 클럭 신호를 생성하는 반도체 장치.
  8. 제2 항에 있어서,
    제4 클럭 신호를 발생시키는 제4 신호 발생기; 및
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호를 제어하는 프로세서 포함하고,
    상기 프로세서는,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호의 상승 엣지 발생 시점의 시간차를 제어하는 반도체 장치.
  9. 제1 클럭 신호를 발생시키고,
    제2 클럭 신호를 발생시키고,
    상기 제1 클럭 신호에 응답하여 상기 제2 클럭 신호를 출력시키고,
    상기 제1 스위치 회로가 닫히면 상기 제2 클럭 신호를 출력하고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차를 펄스 폭으로 하는 제1 펄스 신호를 생성하는 것을 포함하는 펄스 신호 생성 방법.
  10. 제9 항에 있어서,
    제3 클럭 신호를 발생시키는 것; 및
    상기 제2 클럭 신호에 응답하여 제2 스위치 회로가 닫히는 것을 더 포함하고,
    상기 제2 스위치 회로가 닫히면 상기 제3 클럭 신호를 출력하고, 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 상승 엣지의 간격에 기초하여 상기 제2 클럭 신호 및 상기 제3 클럭 신호의 위상차를 펄스 폭으로 하는 제2 펄스 신호를 생성하는 것을 더 포함하는 펄스 신호 생성 방법.
  11. 제9 항에 있어서,
    상기 제1 펄스 신호를 생성하는 것은,
    래치 회로에 의하여 상기 제1 클럭 신호 또는 제2 클럭 신호 중 어느 하나를 지연시키는 펄스 신호 생성 방법.
  12. 제9 항에 있어서,
    상기 제1 신호를 발생시키는 것은,
    상기 제1 클럭 신호 의 듀티비를 제어하고,
    상기 제2 신호를 발생시키는 것은,
    상기 제1 클럭 신호가 상기 제1 스위치 회로에 입력되는 시간에 기초하여 상기 제2 클럭 신호의 듀티비를 제어하고, 듀티비가 제어된 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상차에 기초하여 상기 제1 펄스 신호를 생성하는 것을 포함하는 펄스 신호 생성 방법.
  13. 제9 항에 있어서,
    상기 제2 신호를 발생시키는 것은,
    상기 제1 클럭 신호의 상승 엣지 및 하강 엣지와 동일 한 개수의 상승 엣지 및 하강 엣지를 갖는 상기 제2 클럭 신호를 생성하는 것을 포함하는 펄스 신호 생성 방법.
  14. 제9 항에 있어서,
    상기 제2 신호를 발생시키는 것은,
    상기 제1 클럭 신호의 하강 엣지가 발생함과 동시에 상기 제2 클럭 신호를 생성하는 것을 포함하는 펄스 신호 생성 방법.
  15. 제10 항에 있어서,
    제4 클럭 신호를 발생시키는 것; 및
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호를 제어하는 것을 포함하고,
    상기 제어 하는 것은,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호 및 상기 제4클럭 신호의 상승 엣지 발생 시점의 시간차를 제어하는 펄스 신호 생성 방법.
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