KR19980063465A - 다수의 액세스값을 기억하고 액세스하기 위한 장치 및 그 복원방법 - Google Patents

다수의 액세스값을 기억하고 액세스하기 위한 장치 및 그 복원방법 Download PDF

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Abstract

새로운 SRAM 장치에 의하면 평가되는(판독 또는 기록 동작이 행해지는) 메모리 셀만을 조건부로 복원함으로써 전력 소모를 감소시킬 수 있다. 이 장치는 임의 개수의 메모리 셀, 복수의 워드 라인 및 이들 워드 라인 중 하나를 선택하는 것을 허용하는 복수의 프리디코드된 어드레스 라인을 구비하는 메모리 에레이를 포함하며, 메모리 셀들은 그룹들로 분할되며, 각 그룹에는 하나의 비트 라인이 결합되어 있다. 비트 라인에는 프리챠지 회로가 연결되어 평가 동작 후에 메모리 셀 중 주어진 하나를 복원시킨다. 프리디코드된 어드레스 라인은 평가된 메모리 셀에 관련된 어드레스에 관한 엔코드된 정보를 포함하며, 디코더는 워드 라인 중 어느 것이 평가된 셀을 액세스하는 데 사용되는가를 판단하기 위해 어드레스를 식별한다. 일 실시예의 경우, 프리챠지 회로는 어드레스에 관련된 제어 논리(프리디코드된 어드레스 라인에 포함된)에 응답한다. 다른 실시예의 경우에는 평가된 메모리 셀의 출력으로부터 프리챠지 회로로 궤환되는 데이타에 기초하여 비트 라인을 선택하는 조건부 복원 회로를 사용한다.

Description

다수의 액세스 값을 기억하고 액세스하기 위한 장치 및 그 복원 방법
본 발명은 전반적으로 컴퓨터 시스템(computer system)에 관한 것으로, 보다 상세하게는 스태틱 랜덤 액세스 메모리(static random access memory) 등의 메모리 어레이(memory arrays)에서의 전력 소모(electrical power consumption)에 관한 것이다. 본 발명은 메모리 어레이에서 복원 동작(restore operations)에 필요한 전력을 보존(conserve)하기 위한 방법 및 장치에 관한 것이다.
종래 컴퓨터에서는 사용자 인터페이스(예를 들어, 키보드 및 디스플레이)용 입력/출력 장치, 영구 기억 장치(예를 들어, 자기 디스크 또는 광 디스크), 일시 기억 장치(예를 들어, 랜덤 액세스 메모리 즉 RAM) 및, 프로그램 인스트럭션들(program instructions)을 실행할 때 영구 기억 장치 및 일시 기억 장치를 액세스(access)하는 중앙 처리 장치(CPU 즉 프로세서)를 포함하여 상호 연결된 수개 부품의 하드웨어를 사용하고 있다. 본 발명은 이들 장치, 특히 RAM 등의 일시 기억 장치 및 CPU 내에서의 산술 논리 유닛(ALU) 등의 실행 유닛(execution units)에서의 전력 소모에 관한 것이다.
RAM에는 기본적으로 3가지 종류가 있는데, 즉 다이나믹(dynamic) RAM (DRAM), 스태틱 RAM (SRAM) 및 의사-스태틱(pseudo-static) RAM이 있다. 다이나믹 RAM은 캐패시터에 데이터를 기억시키는데, 즉 다이나믹 RAM은 수 밀리초 동안만 데이터를 보유할 수 있으므로, DRAM은 전형적으로 외부 리플레시 회로(external reflesh circuitry)를 사용하여 리플레시(프리챠지)된다. 의사-스태틱 RAM은 내부 리플레시 회로를 사용한 DRAM과 유사한 것이다. 스태틱 RAM은 기억 셀들을 갖는 판독-기록 메모리 어레이로서, 이들 기억 셀들은 전형적으로 셀 내의 정보가 의도적으로 변경되거나 또는 메모리 회로로의 전력 공급이 중단될 때까지 주어진 2진 상태(즉, 고전압 상태 또는 저전압 상태에 각각 대응하는 1 또는 0)로 무기한으로 남아 있는 플립-플롭소자를 형성하는 4개 또는 6개의 트랜지스터로 구성되어 있으므로, 이 메모리는 규칙적으로 리플레시시킬 필요가 없고, 단지 각 평가(evaluation) (판독 또는 기록 동작) 이전 또는 이후에 SRAM 어레이를 복원(전기적으로 프리챠지)시키기만 하면 된다. 종래의 (센스 증폭기) 메모리 어레이의 경우, 메모리 어레이 중 단지 적은 부분만을 액세스하더라도 어레이 전부가 복원되므로, 메모리 어레이에서의 전력 소모가 과대하였다. 또한, 매 클럭 마다 또는 임의 다른 형태의 주기적인 신호에 의해 메모리 어레이 전체가 복원되므로, 메모리 어레이가 유휴 상태(판독/기록을 행하지 않음)이더라도 복원될 것이다. 메인 프레임(mainframe) 또는 데스크 톱(desktop)의 경우에는 전력이 중요하게 고려해야할 대상이 아니지만, 흔히 배터리에 의해 실행되는 휴대형 컴퓨터에서는 전체적인 전력 소모를 감소시키려는 시도를 계속적으로 행해 왔다.
클럭형(clocked) 다이나믹 어레이로서 지칭되는 것 등의 일부 종래 기술의 SRAM 설계에서는, 메모리 어레이를 비트 라인의 그룹(group)으로 분류한다. 이러한 방법에서는, 액세스해야할 메모리 영역을 포함하는 그룹만을 복원하면 된다. 만일 이러한 방법(scheme)을 사용할 경우, 전력을 보존시킬 수 있다. 그러나, 이들 종래 기술의 설계에서는 여전히 메모리 어레이가 유휴 상태(판독/기록을 행하지 않음)이더라도 매 클럭 사이클마다 메모리 어레이 전체, 즉 모든 그룹의 비트 라인을 복원하도록 되어 있고, SRAM은 통상적으로 매 사이클마다 액세스되지 않으므로(예를 들어, 레벨 2 캐시), 이러한 방법에는 추가의 불필요한 전력이 필요하게 된다. 그러므로, 스태틱 RAM 중 액세스되는 부분만을 조건부로 복원시켜 전력 소모를 감소시키는 방법을 고안하는 것이 바람직하다. 또한, 이러한 방법을 CPU 내의 실행 유닛 등 컴퓨터 시스템 내의 다른 회로 기능부(circuit function)에도 적용시킬 수 있으면, 더욱 바람직하다.
따라서, 본 발명의 목적은 메모리 어레이에서의 전력 소모를 감소시키는 개선된 방법을 제공하는 데 있다.
본 발명의 다른 목적은 메모리 어레이가 유휴인 동안은 메모리 어레이의 복원을 필요로 하지 않는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 복수 그룹의 비트 라인으로 분할되는 메모리 어레이에도 적합하며, 더욱이 임의 액세스된 그룹 중에서 단지 선택된 부분만을 복원하도록 하는 방법을 제공하는 데 있다.
본 발명의 상기한 목적들은 일반적으로 복수의 메모리 셀 및 이들 메모리 셀에 각각 결합된 복수의 워드 라인을 포함하되, 상기 메모리 셀들은 그룹들로 배열되며, 이들 그룹 각각에는 다수의 비트 라인이 각각 연결되어 있는 스태틱 RAM으로 달성되며, 상기 스태틱 RAM은 비트 라인에 연결되어 메모리 셀들 중 주어진 셀을 이 셀이 평가(판독 또는 기록 동작을 행함)된 후에 조건부로 복원시키기 위한 프리챠지 회로(precharge circuit)를 더 포함한다. 본 발명의 스태틱 RAM은 또한 평가된 메모리 셀에 관련된 어드레스에 관한 엔코드된 정보를 포함하는 프리디코드된(predecoded) 어드레스 라인과, 어드레스를 식별하고 셀을 액세스하는 데 워드 라인 중 어느 것을 사용해야 하는지를 판단하기 위해 엔코드된 정보를 디코드하는 수단을 포함하고 있다. 본 발명의 일 실시예에 있어서는, 어드레스에 관련된 제어 논리(control logic)에 기초하여 평가된 메모리 셀을 포함한 셀 그룹에 대응하는 비트 라인을 선택하는 조건부 복원 회로(conditional restore circuit)를 사용한다. 이러한 구성에 의해 상기한 목적들, 특히 전력 소모 감소가 달성되며, 어레이를 긴 비트 라인에 내재하는 잡음(noise)으로부터 보호할 수 있다는 다른 장점도 갖는다.
도 1은 회로 기능부를 회로 기능부의 데이타 입력에 관련된 제어 논리에 기초하여 프리챠지시키는 조건부 복원 회로를 도시하는 도면,
도 2는 회로 기능부를 회로 기능부로부터의 데이타 출력에 기초하여 프리챠지시키는 다른 조건부 복원 회로를 도시하는 도면,
도 3은 컴퓨터 프로세서 내의 실행 유닛을 프리챠지시키기 위한, 도 1의 조건부 복원 회로에 대응하는 본 발명의 일 실시예의 블록도,
도 4는 컴퓨터 프로세서 내의 실행 유닛을 프리챠지시키기 위한, 도 2의 조건부 복원 회로에 대응하는 본 발명의 다른 실시예의 블록도,
도 5는 랜덤 액세스 메모리 어레이 내의 메모리 셀을 프리챠지시키기 위한, 도 1의 조건부 복원 회로에 대응하는 본 발명의 또 다른 실시예의 개략도,
도 6은 랜덤 액세스 메모리 어레이 내의 메모리 셀을 프리챠지시키기 위한, 도 2의 조건부 복원 회로에 대응하는 본 발명의 또 다른 실시예의 개략도,
도 7은 전형적인 타이밍 회로에 대한 개략도,
도 8은 도 7의 회로에 대한 타이밍 다이어그램,
도 9는 도 7의 회로에 대한 다른 타이밍 다이어그램,
도 10은 도 6과 유사하지만 접지 인터럽트를 추가로 포함하는 개략도.
도면의 주요 부분에 대한 부호의 설명
10, 20, 30, 40, 50, 60 : 조건부 복원 회로
12 : 회로 기능
14 : 평가 회로
32, 52 : 실행 장치
본 발명의 상기 및 그 외의 목적, 장점 및 특징들은 첨부된 도면을 참조하여 기술한 다음의 상세한 설명으로부터 명백하게 이해할 수 있을 것이다.
본 발명의 새로운 특징은 첨부된 청구 범위에서 기술되어 있다. 그러나, 본 발명 자체, 바람직한 실시예 및 그에 대한 목적 및 장점들은 첨부된 도면을 참조하여 기술한 예시된 실시예에 이하의 상세한 설명을 참조하면 이해할 수 있을 것이다.
본 발명은 메모리 어레이(예를 들어, 랜덤 액세스 메모리) 내의 다이나믹 비트 라인 또는 컴퓨터 프로세서 내의 실행 유닛(예를 들어, 산술 논리 유닛) 등과 같이 전기적 복원, 즉 프라챠징을 필요로 하는 구성요소(components)들을 갖는 컴퓨터 시스템에 관한 것이다. 이들 구성요소들이 액세스된 때를 판단하기 위해 이들 구성요소들을 검사함으로써, 구성요소들이 실제로 액세스된 때에만 복원 발생을 허용함으로써 전력 소모가 최소화된다. 이하에서 상세히 설명되는 바와 같이, 구성요소들을 검사함에 있어서 주요한 두 방법이 있는데, 하나는 입력 제어 논리에 대한 검사를 수반하며(도 1, 도 3, 도 5), 다른 하나는 구성요소들의 데이터 출력에 대한 검사를 수반한다(도 2, 도 4 및 도6).
지금부터, 도면을 참조하되, 특히 도 1을 참조해 보면, 본 발명의 조건부 복원 회로에 대한 일 실시예(10)가 도시되어 있다. 조건부 복원 회로(10)는 일반화된 회로 기능부(12, 도 3, 도 5과 관련하여 기술되는 바와 같이 실행 유닛 또는 메모리 어레이 등의 다수의 장치 중 임의 것일 수 있음), 평가 회로(14) 및, 회로 기능부(12)를 복원시키기 위한 수단으로서 평가 회로(14)의 출력을 매 클럭 사이클마다 검사하는 게이트(16)를 구비한 복원 수단을 포함한다. 평가 회로(14)는 그 입력으로서 회로 기능부(12)로 공급되는 데이터에 관련된 제어 논리를 갖고 있다. 매 사이클마다, 평가 회로(14)는 회로 기능부(12)가 액세스되는가를 제어 논리에 따라 주기적으로 판단한다. 만일 그렇다면, 게이트(16)의 출력이 턴 온되어 회로 기능부(12)를 프리챠지시킨다. 이와 같이 하여, 회로 기능부(12)는 필요할 때에만 복원된다. 이 실시예의 경우에는, 게이트(16)나 평가 회로(14) 모두 회로 기능부(12)의 출력에는 어떠한 방법으로도 연결되지 않는다. 동일한 개념을 이와는 다르게, 회로 기능부(12)가 평가 회로에 의해 해제(release)될 때까지 프리챠지 상태로 유지함으로써 구현할 수 있다.
도 2를 참조하면, 평가 회로(14')가 그 입력으로서 일반화된 회로 기능부(12')의 데이터 출력을 갖는 본 발명의 조건부 복원 회로에 대한 다른 실시예(20)가 도시되어 있다. 평가 회로(14')는 단지 게이트(16')에 연결되며, 게이트(16')는 시스템 클럭으로부터의 다른 입력과 회로 기능부(12')를 복원시키도록 되어 있는 출력을 갖고 있다. 매 클럭 사이클마다, 평가 회로(14')는 회로 기능부(12')가 액세스되었는가를 그 출력값에 따라 판단하여, 마찬가지로 게이트(16')로 하여금 필요할 때에만 회로 기능(12')을 프라챠지시키도록 한다. 이 실시예에서는, 게이트(16')나 평가 회로(14') 모두 회로 기능부(12')의 데이타 입력(또는 입력 제어 논리)에는 어떠한 방법으로도 연결되지 않는다.
도 1 및 도 2의 일반적인 회로 각각에 대한 다른 두 실시예가 주어진다. 도 3은 입력 제어 논리에 응답하는 실행 유닛에 대한 조건부 복원 회로를 나타낸 것이며, 도 4는 실행 유닛의 출력에 응답하는 실행 유닛에 대한 조건부 복원 회로를 나타낸 것이다. 도 5는 입력 제어 논리에 응답하는 랜덤 액세스 메모리 어레이에 대한 조건부 복원 회로를 나타낸 것이며, 도 6은 어레이로부터의 데이터 출력에 응답하는 RAM 어레이에 대한 조건부 복원 회로를 나타낸 것이다.
도 3을 참조하면, 도시된 조건부 복원 회로(30)는 중앙 처리 장치(CPU) 내의 실행 유닛(32)을 복원시키도록 되어 있다. 본 기술 분야에 숙련된 사람들은 일련의 논리 게이트를 통해 흐르는 천이 비트를 갖는 산술 논리 유닛(ALU), 시프트/회전 유닛, 곱셈 유닛 등을 포함하여 본 발명을 이용할 수 있는 통상의 프로세서에 사용되는 각종 실행 유닛이 있다는 것을 인식할 수 있을 것이다. 실행 유닛(32)을 액세스하고 조작하는 데 두 입력(오퍼랜드 A 및 B)이 사용된다. 실행 유닛(32)으로의 이들 두 입력은 각각 멀티플렉서(34, 36)의 출력이며, 이들 멀티플렉서는 입력으로서 다수의 소스 라인(34a, 34b, 34c, 34d 및 36a, 36b, 36c, 36d) 각각을 갖는다. 이들 소스 라인은 인스트럭션, 데이터 값 또는 어드레스 등과 같이 실행 유닛(32)을 동작시키는 데 필요한 정보를 포함한다. 소스 라인(34a, 34b, 34c, 34d 및 36a, 36b, 36c, 36d)은 임의 사이즈(폭), 예를 들어 32비트일 수 있다. 멀티플렉서(34 및 36)는 또한 멀티플렉서를 활성화시키는 선택 라인(38a, 38b, 38c, 38d 및 40a, 40b, 40c, 40d)을 포함하여, 이들 선택 라인들이 인가 해제(de-assert)되면 멀티플렉서 및 실행 유닛(32)이 유휴 상태(idle)가 되도록 한다. 선택 라인(38a, 38b, 38c, 38d 및 40a, 40b, 40c, 40d)은 OR 게이트(41)의 입력이 되며, OR 게이트(41)의 출력은 AND 게이트(42)의 한 입력이 되며, AND 게이트(42)의 제2 입력은 시스템 클럭에 연결되어 있다. 이와 같이 하여, 오퍼랜드 멀티플렉서의 모든 선택 라인에 대해 인가 해제함으로써 실행 유닛(32)이 평가(따라서 프리챠지)되는 것이 방지될 수 있다. 비록 실행 유닛(32)이 당해 특정 사이클 동안 유휴이더라도, 게이트(42)가 없다면 복원 페이즈(클럭 스위칭 등)에 의해 전력은 여전히 소모될 것이다. 복원 전력은 복원 클럭을 선택 신호로 게이트함으로써 제거될 수 있다. 따라서, 복원 동작은 실행 유닛(32)이 이전에(바로) 평가되었을 때에만 수행된다. 이러한 방법에서 사용되는 클럭 전력은 단지 실행 유닛당 하나의 게이트에만 공급되기 때문에 아주 적은 양이다.
도 4에서는, 데이터 궤환에 의해 실행 유닛(52)을 복원시키도록 되어 있는 유사한 조건부 복원 회로(50)가 도시되어 있다. 실행 유닛(52)을 조작하는데 또한 두 입력(오퍼랜드 A 및 B)이 사용되며, 이들 두 입력은 각각 멀티플렉서(54 및 56)로부터 나온 것이다. 멀티플렉서는 또한 입력으로서 다수의 소스 라인(54a, 54b, 54c, 54d 및 56a, 56b, 56c, 56d)을 가지며, 각각의 선택 라인(58a, 58b, 58c, 58d 및 60a, 60b, 60c, 60d)을 갖는다. 다른 AND 게이트(62)가 제공되지만, 이 실시예에서는 선택 라인(58a, 58b, 58c, 58d 및 60a, 60b, 60c, 60d)은 그 게이트에 연결되어 있지 않다. 대신에, 게이트(62)는 입력으로서 실행 유닛(52)으로부터의 두 입력(참(TRUE) 및 보수(COMPLEMENT))을 갖는 OR 게이트(64)의 출력과 복원 클럭을 결합시킨다. 이와 같이 하여, 실행 유닛(52)이 오퍼랜드 멀티플렉서의 모든 선택 라인을 인가 해제시킴으로써 평가되는 것을 방지할 수 있으며, 또한 실행 유닛(52)으로부터의 유효한 결과를 감시함으로써 복원 클럭이 게이트되는 것을 방지할 수 있다. 실행 유닛(52)이 프리챠지되었으면, 그 출력은 모두 초기에는 0으로 셋트되고, 실행 유닛(52)이 평가를 행한 직후에 평가 결과(0 또는 1)가 참 출력으로 전달되고, 반대 값은 보수 출력으로 전달된다. 다음의 표는 OR 게이트(64)의 최종 출력과 최종 복원 판정을 나타내고 있다.
참 신호 보수 신호 NOR 게이트 복원 동작
0 0 0 평가되지 않음
0 1 1 평가
1 0 1 평가
1 1 1 무효
환언하자면, 두 신호 모두 0이면, 실행 유닛(52)은 평가를 행하지 않아 복원시킬 필요가 없다. 두 신호 모두 1이면, 이것은 에러를 표시하지만, 평가가 발생한 경우에는 회로는 어떻게 해서든지 실행 유닛(52)을 복원시킬 것이다. 이 회로는 회로를 복원시킴에 있어서 센스 증폭기를 사용하는 것에 비해 개선점을 갖는데, 그 이유는 센스 증폭기는 두 입력 모두가 동일한 상태(0)이면 인식을 할 수 없기 때문이다. 논리 함수의 완료를 표시하는 여러 방식이 있으며, 상기한 것은 단지 일례에 불과한 것이다.
지금부터 도 5를 참조하면, 스태틱 랜덤 액세스 메모리 등의 메모리 어레이 내의 다수의 메모리 셀(비트, 72)을 선택적으로 복원하도록 되어 있는 다른 조건부 복원 회로(70)가 도시되어 있다. 메모리 셀(72)은 8-비트 그룹(74) 등의 여러 그룹으로 배열될 수 있다. 이들 소규모 그룹들은 도시된 4개 그룹(74)으로 형성된 32-비트 열(column) 등의 대규모의 그룹으로 다시 배열될 수 있다. 이들 그룹 내에서의 비트수 또는 셀수는 임의인데, 즉 가장 작은 그룹(74)은 8-비트 보다 많거나 적은 비트를 가질 수 있으며, 열은 소규모 그룹의 임의 개수(둘 이상)를 포함할 수 있으므로, 도시된 실시예를 제한적으로 해석해서는 안된다.
각 셀(72)에는 관련된 메모리 어드레스를 갖는 고유한 워드 라인이 접속되어 있다. 도 5에서는 명료하게 하기 위해 단지 하나의 워드 라인(76)만을 도시하였다. 메모리 바이트는 각 열 내의 단일 비트가 주어진 메모리 어드레스에 관련되는, 즉 주어진 워드 라인이 각 열 내의 한 비트에 접속되는 다수 열(동일한 행의 메모리 셀)을 사용하여 구성될 수 있다. 예를 들어, 16-비트의 바이트 출력은 도 5에서 도시된 열 중 16개를 필요로 하며, 각 바이트가 16비트를 갖는 전체 32 바이트가 될 것이다. 도 5의 회로는 따라서 임의 워드 사이즈로 확장될 수 있다. 또한, 보다 깊은 메모리를 필요로 할 경우 출력단에 멀티플렉싱을 부가시킬 수 있다.
워드 라인은 다수의 제1 프리디코드된 어드레스 라인(78), 다수의 제2 프리디코드된 어드레스 라인(80) 및 라인 쌍의 입력들을 가지는 다수의 AND 게이트(이들 각각은 그룹(78 및 80)으로부터 나옴)를 포함하는 디코더에 의해 선택된다. 예를 들어, 도시된 워드 라인(76)은 두 입력을 갖는 게이트(82)의 출력인데, 이 때 두 입력 중 하나는 8개 라인을 갖는 그룹(78)으로부터 나오는 라인(78a)이며, 다른 하나는 4개 라인을 갖는 그룹(80)으로부터 나온 라인(80a)이다. 이와 같이 하여, 워드 라인(76)은 라인(76 및 78)이 모두 턴 온될 때 턴 온된다. 각 그룹(78 및 80)에서 단지 하나의 라인만이 턴 온되어지므로, 32개 셀(72)은 전체 12개 라인(8×4)에 기초하여 개별적으로 선택될 수 있다. 두 그룹 중 하나(예를 들어, 그룹(80))는 4개의 8-비트 그룹(74) 중 어느 것을 액세스하려고 하는 지를 나타내는 데 사용될 수 있다. 본 기술 분야의 숙련자들은 디코더 어드레스를 설계하는 방법에 따라 NOR 게이트, NAND 게이트, 또는 한 입력이 반전된 AND 게이트 등의 다른 장치를 사용할 수 있으므로 AND 게이트(82)의 사용은 단지 실시예에 불과하다는 것을 인식할 수 있을 것이다.
메모리 셀에는 또한 다수의 비트 라인(84)이 연결되며, 각 그룹(74)마다 하나의 비트 라인이 존재한다. 각 비트 라인(84)은 후술되는 바와 같이 개개의 복원 회로에 연결된다. 비트 라인이 따라서 다수의 세그먼트로 분할되므로, 평가된 메모리 어드레스에 대응하는 액세스된 세그먼트만이 복원될 필요가 있다. 메모리 어레이를 복원시키기 위해 이들 비트 라인을 조건부로 액세스할 수 있는 여러 방법이 있다. 도 5 및 도 6에서 두 방법이 도시되어 있다.
도 5의 방법에 있어서는, 복원은 조건부로 턴 오프된다. 환언하자면, 어레이는 복원 상태로 유지되고, 복원은 그룹(78 및 80) 내의 프리디코드된 어드레스 라인을 디코드함으로써 생성된 워드 라인에 따라 액세스된 세그먼트에 대해서만 턴 오프된다. 비트 라인(84) 각각은 다수의 인버터(86)에 접속되며, 이들 다수의 인버터(86)의 출력은 다수의 전계 효과 트랜지스터(FET)(88)의 게이트에 각각 접속된다. 각 비트 라인은 또한 두개의 PMOS 트랜지스터(100 및 102)의 드레인에도 접속된다. 트랜지스터(100 및 102)의 소스는 기준 전압 Vdd에 접속된다. 각 인버터(86)의 출력은 또한 그에 대응하는 트랜지스터(102)의 게이트에도 접속된다. 각 트랜지스터(100)의 게이트는 그룹(80)으로부터 나온 그것에 대응하는 프리디코드된 어드레스 라인에 접속된다.
FET(88)의 소스는 공통 접지에 접속되며, 드레인은 단일 인버터(90)의 입력에 접속된다(즉, 트랜지스터(88)는 병렬로 접속됨). 추가의 두 PMOS 트랜지스터(92 및 94)의 드레인이 또한 인버터의 입력에 접속된다. 트랜지스터(50 및 52)의 소스는 기준 전압 Vdd에 접속된다. 인버터(90)의 출력은 트랜지스터(94)의 게이트에 접속된다. 이 회로(트랜지스터(88), 인버터(90) 및 트랜지스터(92 및 94))는 어레이가 프리디코드된 어드레스 라인에 따라 복원되도록 하는 다이나믹 멀티플렉서이다. 트랜지스터(92)의 게이트는 지연 소자(98)를 거쳐 NOR 게이트(96)의 출력에 접속된다. NOR 게이트(96)는 4개 입력을 가지되, 각각의 입력은 그룹(80) 내의 각 프리디코드된 어드레스 라인으로부터 나온다. 환언하자면, NOR 게이트(96)의 출력은 그룹(80) 내의 각각의 프리디코드된 어드레스 라인이 모두 턴 오프될 때만(모든 셀이 유휴일 때) 턴 온된다. 프리챠지 및 방전이 동시에 일어나는 것을 방지하도록 지연 소자(98)의 적정값을 선택한다.
어드레스가 디코드된 후에는, 단지 하나의 워드 라인만이 선택될 것이다. 이 워드 라인은 메모리 셀을 턴 온시켜, 판독 또는 기록 동작이 발생할 것이다. 그룹(74) 내의 8개 표본 워드 라인 중 임의의 하나가 선택되면, 그룹(80) 내의 대응하는 프리디코드된 어드레스 라인은 그룹(74)의 프리챠지 장치를 턴 오프시킬 것이다. 판독/기록이 완료된 후에, 워드 라인이 선택 해제되어, 프리디코드된 어드레스 라인이 차단됨으로써 프리챠지 장치가 턴 온된다. 나머지 워드 라인은 선택되지 않으므로, 나머지 어레이는 액세스되지 않는 데, 즉 다른 프리디코드된 어드레스 라인은 상태가 변화되지 않으며 다른 모든 프리챠지 장치는 온 상태로 남아 있는다. 그러므로, 단지 액세스된 세그먼트만이 복원되고 다른 세그먼트는 상태가 변화되지 않는다(즉, 이들은 복원 상태로 남아 있는다). 어레이가 액세스되지 않으면, 프리디코드된 어드레스 라인 중 어느 것도 선택되지 않아, 모든 프리챠지 장치는 온 상태로 남아 있는다. 회로의 상태가 변경되지 않으므로, (누설 및 잡음을 제외하고는) 전력이 소모되지 않는다. 이러한 구성은 어레이를 긴 비트 라인에 내재하는 잡음(소프트 에러, 결합 잡음, 누설)으로부터 보호한다는 다른 효과를 갖는다. 조건부 복원 회로(70)는 본원 발명에서 관련 기술로서 참조하는 미국 특허 출원 제08/525,939, 08/525,444, 08/525,994, 08/525,935호에서 상세히 개시되어 있는 리플 도미노 어레이(Ripple Domino Arrays)로 참조되는 RAM 설계에 특히 유용하다.
도 6을 참조하면, 유사한 SRAM 어레이에서 다수의 메모리 셀을 선택적으로 복원하도록 구성되어 있는 또 다른 조건부 복원 회로(110)가 도시되어 있다. 도시된 어레이는 도 5에서 도시된 것과 동일한 종류의 워드 라인 디코더를 사용하며, 8×4 프리디코드된 어드레스 라인을 갖고 있다. 그러나, 도 6에서는 프리디코드된 라인이 조건부 복원 회로의 일부가 아니므로, 명료하게 하기 위해 생략하기로 한다. 셀들의 각 그룹은 또한 다른 인버터(114) 및 두 PMOS 트랜지스터(116 및 118)를 포함하며 유사한 프리챠지 장치에 연결된 비트 라인(112)을 가지며, 트랜지스터(116 및 118)의 드레인은 인버터(114)의 입력에 연결되며, 소스는 Vdd에 연결된다. 각 인버터(114)의 출력은 다수의 FET(120) 중 한 FET의 게이트에 또한 연결되며, FET(120)의 소스는 공통 접지에 연결되며, 드레인은 인버터(122)의 입력에 연결된다. 앞에서와 같이, 두 PMOS 트랜지스터(124 및 126)의 드레인은 인버터(122)의 입력에 연결되며, 인버터(122)의 출력은 트랜지스터(126)의 게이트에 연결되고, 트랜지스터(124 및 126)의 소스는 Vdd에 연결된다. 비록 시스템 클럭에 대한 연결은 도시하지 않았지만, 그룹(78 및 80)에서 어드레스 라인의 출발점(origin)에 연결되는 것으로 이해해야 한다.
각 인버터(114)의 출력은 트랜지스터(118)의 게이트에 동일하게 연결되지만, 각 트랜지스터(116)의 게이트는 다수의 NAND 게이트(128) 중 하나의 출력에 연결된다. 각 게이트(128)는 두 입력을 가지고, 한 입력은 대응하는 인버터(114)의 출력으로부터 나오며, 다른 하나는 시스템 클럭으로부터 나온다. 시스템 클럭은 또한 PMOS 트랜지스터(92)의 게이트의 전하를 제어하는 추가의 NAND 게이트(130)로의 입력이 된다. NAND 게이트(130)의 다른 입력은 인버터(122)의 출력에 연결된다.
도 6의 방법에서, 복원은 조건부로 턴 온되는데, 즉 액세스된 세그먼트만이 복원된다. 복원은 단지 회로의 상태가 변화(방전)할 때에만 필요하게 된다. 세그먼트를 액세스(판독/기록)한 후에, 데이타는 프리챠지 장치로 궤환(feedback)된다. 회로의 상태가 변화하면(0으로 방전), 셀이 복원된다. 회로의 상태가 변화하지 않으면, 복원 회로는 그대로 머물러 있다. 복원 장치는 국부 데이터(local data)에 의해 제어되므로, 그 세그먼트가 액세스될 때에만 턴 온될 것이다. 어레이가 유휴이면, 어떠한 비트 라인도 방전되지 않으므로, 복원 회로는 턴 온될 것이다.
도 5 및 도 6의 예시된 실시예에 있어서는, 오버랩 전류(overlap current)로 인해 복원 회로에서는 약간의 전력 소모가 발생할 것이다. 도 7 및 도 8에서는 전형적인 복원 회로 및 관련된 타이밍 다이어그램을 도시하고 있다. 알 수 있는 바와 같이, 오버랩 전류를 피하기 위해 DATA 신호가 로우 상태에서 하이 상태로 진행하기 전에 RESTORE 신호가 로우 상태(low state)에서 하이 상태(high state)로 진행하며, 동일한 이유로 RESTORE 신호가 하이 상태에서 로우 상태로 진행하기 전에 DATA 신호가 하이 상태에서 로우 상태로 진행한다. 또한 DATA 신호 및 RESTORE 신호 모두 하이 상태로 변경된 후에만 OUT 신호는 로우 상태에서 하이 상태로 변경되지만, RESTORE 신호가 로우 상태로 변경된 후에는 OUT 신호는 로우 상태로 다시 변경된다. 다이나믹 회로 설계 분야의 숙련자들은 오버랩 전류를 더욱 감소시킴에 있어서 여러가지 다른 변형을 사용할 수 있다는 것을 인식할 수 있을 것이다. 예를 들어, 도 9에서는 그룹(78 및 80) 내의 프리디코드된 어드레스 라인 상의 신호들을 보다 효율 좋게 설계할 수 있는 방법을 도시하고 있다. 참조 부호(76) 등의 워드 라인 상의 신호가 하이 상태에서 로우 상태로 드롭(drop)된 후에 관련된 프리디코드된 어드레스 라인(80a) 상의 신호가 하이 상태에서 로우 상태로 드롭되어, 라인(84)은 풀-다운(pull-down)으로 활성화되지 않아, PMOS 트랜지스터(100)와 충돌이 발생한다. 다른 예에 있어서, 프리디코드된 어드레스 라인(80a) 상의 신호가 트랜지스터(100)에 도달하기 전에 이 신호에 펄스 스트레쳐(pluse stretcher, 도시 안됨)를 적용시킴으로써 스트레치된 신호는 워드 라인 상의 신호가 드롭된 후에 드롭된다. 복원 회로(132)의 경로에 풋(foot) 또는 접지 인터럽트(ground interrupt)가 배치되는 다른 예가 도 10에 도시되어 있다. 도 10의 회로는 도 6의 회로와 유사하지만, 풋 장치(134) 및 도 5에서 도시된 것과 동일한 OR 게이트(138)에 의해 제어되는 지연 소자(136)를 포함하고 있다. 이 실시예의 경우, 각 FET(140)의 소스는 NFET(142)의 드레인에 연결되며, NFET(142)의 소스와 게이트는 접지와 게이트(144)의 출력에 각각 연결된다. NFET(142)의 이러한 제어에 의해 복원 회로는 지연 소자(136)의 적정값을 선택함으로써 오버랩 전류를 방지할 수 있다.
비록 본 발명이 특정 실시예에 대해서만 도시 및 기술하였지만, 이러한 실시예는 한정적인 의미로 해석해서는 안된다. 본 발명의 기술을 참조하면 본 기술 분야의 숙련자들은 여러 변형 및 수정 실시예가 가능하다는 것을 인식할 수 있을 것이다. 그러므로, 첨부된 청구범위에서 한정된 본 발명의 사상 및 범주를 벗어나지 않는 한 여러 변형 실시예를 실현할 수 있다는 것에 주목할 필요가 있다.
본 발명에 의하면, 평가되는 (판독 또는 기록 동작이 행해지는) 메모리 셀만을 조건부로 복원함으로써 전력 소모를 감소시킬 수 있다.

Claims (19)

  1. 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치(a device for electronically storing and accessing a plurality of digital values)에 있어서,
    ① 상기 디지탈 값을 독립적으로 기억하기 위한 메모리 어레이 수단과,
    ② 상기 메모리 어레이 수단을 어드레스하기 위한 워드 라인 수단과,
    ③ 상기 메모리 어레이 수단에 대해 판독 또는 기록을 행하기 위한 평가 수단(evaluation means)과,
    ④ 상기 평가 수단이 상기 메모리 어레이 수단에 대해 동작할 때 상기 메모리 어레이 수단을 조건부로 복원(restore)시키기 위한 프리챠지 수단(precharge means)
    을 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 메모리 어레이 수단은 다수의 개별 메모리 셀들을 포함하며,
    상기 워드 라인 수단은 상기 셀들에 각각 연결된 다수의 워드 라인과 상기 워드 라인 중 주어진 워드 라인을 상기 주어진 워드 라인에 관련된 어드레스를 기초로 하여 선택하기 위한 워드 라인 디코더를 포함하는
    다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  3. 제 1 항에 있어서,
    상기 평가 수단은 특정의 디지탈 값을 리턴(return)하며,
    상기 프리챠지 수단은 상기 평가 수단이 상기 값을 리턴한 후에 상기 메모리 어레이 수단에 상기 특정의 디지탈 값을 로드(load)함으로써 상기 메모리 어레이 수단을 프리챠지시키기 위한 궤환 수단(feedback means)
    을 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  4. 제 1 항에 있어서,
    상기 프리챠지 수단은 상기 메모리 어레이 수단에 연결되어 상기 메모리 어레이 수단 중 선택된 부분을 복원시키기 위한 다수의 비트 라인을 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  5. 제 1 항에 있어서,
    상기 프리챠지 수단은 상기 메모리 어레이 수단을 복원시키기 위한 다이나믹 멀티플렉서 수단(dynamic multiplexer means)을 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  6. 제 2 항에 있어서,
    상기 워드 라인 디코더는 제1 및 제2 프리디코드된 어드레스 라인 그룹을 더 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  7. 제 2 항에 있어서,
    상기 메모리 셀들은 행들(rows)로 관련되어지며,
    상기 워드 라인 중 주어진 워드 라인은 주어진 행의 각 메모리 셀에 연결되는
    다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  8. 제 2 항에 있어서,
    상기 프리챠지 수단은
    상기 메모리 셀들에 각각 연결된 다수의 비트 라인과,
    상기 메모리 셀들을 상기 비트 라인들을 통해 개별적으로 복원시키기 위한 다이나믹 멀티플렉서 수단
    을 포함하는 다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  9. 제 3 항에 있어서,
    상기 메모리 어레이 수단은 다수의 개별 메모리 셀들을 포함하며, 상기 특정의 디지탈 값은 상기 메모리 셀들 중 주어진 메모리 셀에 기억되며,
    상기 프리챠지 수단은 상기 특정의 디지탈 값을 상기 메모리 셀들 중 임의의 다른 메모리 셀을 프리챠지시킴이 없이 상기 주어진 메모리 셀로 궤환시키는
    다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  10. 제 3 항에 있어서,
    상기 워드 라인 수단은 상기 평가 수단이 상기 특정의 디지탈 값을 리턴한 후에 선택 해제(de-select)되며,
    상기 프리챠지 장치는 상기 워드 라인 수단의 상기 선택 해제에 응답하여 상기 메모리 어레이 수단을 복원하는
    다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  11. 제 6 항에 있어서,
    상기 디코더는 상기 제1 그룹의 상기 프리디코드된 어드레스 라인 중 하나와 상기 제2 그룹의 상기 프리디코드된 어드레스 라인 중 하나에 연결된 입력들을 갖는 게이트 수단을 포함하는
    다수의 디지탈 값을 전자적으로 기억하고 액세스하기 위한 장치.
  12. 스태틱 랜덤 액세스 메모리(SRAM) 어레이에 있어서,
    ① 그룹(group)으로 배열된 다수의 메모리 셀로서, 상기 각 그룹에는 다수의 비트 라인이 각각 연결되는 다수의 메모리 셀들과,
    ② 상기 메모리 셀들에 각각 연결된 다수의 워드 라인과,
    ③ 상기 메모리 셀들에 대응하는 어드레스들을 포함하는 다수의 프리디코드된 어드레스 라인과,
    ④ 상기 메모리 셀들에 대해 판독 또는 기록을 행하기 위한 평가 수단과,
    ⑤ 상기 다수의 비트 라인에 연결되어 상기 메모리 셀들 중 주어진 메모리 셀을 상기 평가 수단이 상기 주어진 메모리 셀에 대해 동작할 때 조건부로 복원시키기 위한 프리챠지 수단
    을 포함하는 스태틱 랜덤 액세스 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 프리챠지 수단은 상기 메모리 셀들을 개별적으로 복원시키기 위한 다이나믹 멀티플렉서 수단을 포함하는 스태틱 랜덤 액세스 메모리 어레이.
  14. 제 12 항에 있어서,
    상기 메모리 셀들 각각은 그 복원 상태가 상기 평가 동작의 결과로서 턴 오프되는 상기 주어진 메모리 셀을 제외하고는 복원 상태를 유지하는 스태틱 랜덤 액세스 메모리 어레이.
  15. 제 12 항에 있어서,
    상기 메모리 셀들 각각은 그 복원 상태가 상기 평가 동작의 결과로서 턴 온되는 상기 주어진 메모리 셀을 제외하고는 비-복원 상태(non-restore state)를 유지하는 스태틱 랜덤 액세스 메모리 어레이.
  16. 제 14 항에 있어서,
    상기 다수의 프리디코드된 어드레스 라인은 제1 및 제2 그룹에 속하며, 상기 제2 그룹의 프리디코드된 어드레스 라인의 개수는 상기 메모리 셀들의 상기 그룹의 개수와 동일하며,
    상기 프리챠지 수단은 상기 비트 라인에 각각 연결된 다수의 프리챠지 장치를 포함하며, 상기 각 프리챠지 장치는 또한 상기 제2 그룹의 상기 프리디코드된 어드레스 라인 중 하나에 연결되는
    스태틱 랜덤 액세스 메모리 어레이.
  17. 제 15 항에 있어서,
    상기 각 비트 라인은 상기 평가 동작에 응답하여 상기 주어진 메모리 셀을 포함하는 상기 그룹들 중 하나에 대응하는 상기 비트 라인 중 하나를 선택하는 조건부 복원 회로에 연결되는 스태틱 랜덤 액세스 메모리 어레이.
  18. 랜덤 액세스 메모리 어레이를 그 내용을 평가한 후에 복원시키는 방법으로서, 상기 어레이는 다수의 메모리 셀들과 상기 메모리 셀들에 각각 연결된 다수의 워드 라인 및 워드 라인 디코더를 포함하며, 상기 메모리 셀들은 그룹들로 배열되며, 상기 각 그룹에는 다수의 비트 라인이 각각 연결되는 랜덤 액세스 메모리 어레이를 복원시키는 방법에 있어서,
    ① 평가해야 할 주어진 셀의 어드레스를 엔코드하는 단계와,
    ② 상기 엔코드된 어드레스를 상기 워드 라인 디코더에 전송하는 단계와,
    ③ 상기 워드 라인 중 어느 워드 라인이 상기 주어진 셀에 연결되는지를 판단하기 위해 상기 워드 라인 디코더에서 상기 어드레스를 디코드하는 단계와,
    ④ 상기 비트 라인에 각각 연결된 다수의 프리챠지 장치 중 하나를 상기 디코드된 어드레스에 기초하여 동적으로(dynamically) 선택하는 단계와,
    ⑤ 상기 주어진 셀을 갖는 상기 그룹들 중 하나를 상기 선택된 프리챠지 장치에 의해 복원시키는 단계
    를 포함하는 랜덤 액세스 메모리 어레이를 복원시키는 방법.
  19. 제 18 항에 있어서,
    상기 전송 단계는 제1 및 제2 그룹의 프리디코드된 어드레스 라인을 사용하여 달성하며, 상기 제2 그룹의 프리디코드된 워드 라인의 개수는 상기 메모리 셀들의 상기 그룹수와 동일하며,
    상기 선택 단계는 상기 제2 그룹에서 어느 프리디코드된 어드레스 라인이 턴 온되는가에 따라 상기 프리챠지 장치를 선택함으로써 달성되는
    랜덤 액세스 메모리 어레이를 복원시키는 방법.
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