KR20010024958A - 액세스 제어 장치 및 액세스 방법 - Google Patents

액세스 제어 장치 및 액세스 방법 Download PDF

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KR20010024958A
KR20010024958A KR1020007010638A KR20007010638A KR20010024958A KR 20010024958 A KR20010024958 A KR 20010024958A KR 1020007010638 A KR1020007010638 A KR 1020007010638A KR 20007010638 A KR20007010638 A KR 20007010638A KR 20010024958 A KR20010024958 A KR 20010024958A
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마츠시타 덴끼 산교 가부시키가이샤
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    • G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access

Abstract

CPU(16)로부터의 액세스에 관한 정보를 액세스마다 저장하는 복수의 액세스 포트(1, 2, 3)와, 복수의 액세스 포트(1, 2, 3)의 사용 상황을 관리하여, 사용 상황을 CPU(16)에 통지하는 뱅크 관리부(5)를 구비하는 액세스 제어 장치가 제공된다. CPU(16)는 뱅크 관리부(5)로부터 제공되는 사용 상황을 기초로, 복수의 액세스 포트(1, 2, 3)중 미사용인 것의 액세스에 관한 정보를 기입한다. 이에 따라, 잘못된 어드레스에 액세스하지 않는 기능을 갖고, CPU 처리 부하를 억제하여, 복잡한 펌웨어의 기술을 필요로 하지 않는 액세스 제어 장치를 제공할 수 있다.

Description

액세스 제어 장치 및 액세스 방법{ACCESS CONTROL DEVICE AND ACCESS METHOD}
도 5는 종래의 정보 처리 장치의 구성을 일부를 도시하는 블럭도로서, CPU(160) 또는 제 1 및 제 2 처리 회로(500, 510)로부터 DRAM(Dynamic Random Access Memory)(120)로의 액세스에 관한 구성을 도시한다.
도 5에 도시된 정보 처리 장치는 CPU(l60)와, 액세스 포트(140)와, DRAM(120)과, 버스 중재기(130)와, 제 1 및 제 2 처리 회로(500, 510)를 구비한다. 액세스 포트(140)와, DRAM(120)과, 버스 중재기(130)와, 제 l 및 제 2 처리 회로(500, 5l0)는 LSI(110)상에 제작되어 있는 것으로 한다.
CPU(l60)는 정보 처리 장치 전체의 동작을 제어한다. DRAM(120)은 정보 처리 장치의 동작에 관한 정보를 기입하고, 유지하며, 판독하는 기능을 갖는 메모리이다. 버스 중재기(130)는 CPU(160)와, 제 1 및 제 2 처리 회로(500, 510)로부터 DRAM(120)으로의 액세스가 요구되면, 우선 순위가 높은 요구로부터 액세스를 허가한다. 액세스 포트(140)는 CPU(160)로부터 출력되는 DRAM(120)으로의 액세스 요구에 관한 정보를 기입하기 위한 레지스터를 구비하고, 액세스 요구를 버스 중재기(130)에 전한다. 제 l 및 제 2 처리 회로(500, 510)는 임의의 처리 회로로서, 2개로 한정되지 않는다.
도 6은 액세스 포트(140)의 구성을 도시하는 블럭도이다. 액세스 포트(140)는 또한, DRAM 바이트 어드레스 지정용 레지스터(l4l)와, DRAM 워드 데이터 기입 판독용 레지스터(142)와, 액세스 모드 지정용 레지스터(143)를 구비한다. 액세스 모드 지정용 레지스터(143)는 또한, DRAM 어드레스 가변 지정 비트(l44)와, DRAM 어드레스 증가/감소 지정 비트(145)를 구비한다.
DRAM 바이트 어드레스 지정용 레지스터(141)는 CPU(160)가 액세스하고 싶은 DRAM의 어드레스를 기입하기 위한 레지스터이다. DRAM 워드 데이터 기입 판독용 레지스터(142)는 DRAM 바이트 어드레스 지정용 레지스터(141)에 기입된 어드레스의 데이터, 혹은 DRAM 바이트 어드레스 지정용 레지스터(141)에 기입된 어드레스에 기입하기 위한 데이터를 유지한다. 액세스 모드 지정용 레지스터(143)는 DRAM(120)로의 액세스 방법을 지정한다. DRAM 어드레스 가변 지정 비트(144)는 DRAM 바이트 어드레스 지정용 레지스터(141)에 기입된 어드레스를 연속적으로 변화시킬지의 여부를 1 또는 0으로 지정한다. DRAM 어드레스 증가/감소 지정 비트(145)는 DRAM 바이트 어드레스 지정용 레지스터(141)에 기입된 어드레스를 연속적으로 증가시킬지, 감소시킬지를 1 또는 0으로 지정한다.
다음에 도 5 및 도 6을 이용하여 액세스 동작에 대해 설명한다.
CPU(160)가 소정의 어드레스, 예컨대 0x0500 번지의 데이터를 판독하고 싶은 경우, DRAM 어드레스 가변 지정 비트(144)에 0을 기입하고, DRAM 바이트 어드레스 지정용 레지스터(l41)에 0x0500 번지를 기입한다. 또한, CPU(160)가 연속한 어드레스, 예컨대, 0x0500 번지∼0x0508 번지에 액세스하면, DRAM 어드레스 가변 지정 비트(144)에 1을 기입하고, DRAM 어드레스 증가/감소 지정 비트(l45)에 1을 기입하며, DRAM 바이트 어드레스 지정용 레지스터(141)에 0x0500 번지를 기입한다. 또한, CPU(160)가 0x0508 번지∼0x0500 번지와 같이 감소 방향으로 연속한 어드레스에 액세스하면, DRAM 어드레스 가변 지정 비트(144)에 1을 기입하고, DRAM 어드레스 증가/감소 지정 비트(145)에 0을 기입하며, DRAM 바이트 어드레스 지정용 레지스터(141)에 0x0508 번지를 기입한다.
CPU(l60)는 액세스 포트(140)를 경유하여 액세스 요구를 버스 중재기(130)에 출력한다. 제 1 및 제 2 처리 회로(500, 510)로부터도 DRAM(120)으로의 액세스를 요구하고 있으면, 버스 중재기(130)는 CPU(160)와 제 1 및 제 2 처리 회로(500, 510)의 요구를 비교하여, 우선 순위가 높은 요구에 어드레스로의 액세스를 허가한다. 예컨대, CPU(160)의 요구의 우선 순위가 높은 경우, 버스 중재기(l30)는 CPU(160)가 요구하는 어드레스에 액세스하여, 액세스된 어드레스의 데이터는 DRAM 워드 데이터 기입 판독용 레지스터(142)에 판독된다. CPU(160)는 DRAM 워드 데이터 기입 판독용 레지스터(142)에 액세스하면, 액세스 요구한 어드레스의 데이터를 판독할 수 있다. 이 때, DRAM 어드레스 가변 비트(144)에 0이 기입되어 있으면, 판독은 종료한다. DRAM 어드레스 가변 비트(l44)에 1이 기입되어 있으면, DRAM 바이트 어드레스 지정용 레지스터(l41)에 기입된 어드레스는 DRAM 어드레스 증가/감소 지정 비트(145)의 지정에 따라 인크리먼트 또는 디크리먼트되어, 버스 중재기(130)를 경유하여, 인크리먼트 또는 디크리먼트된 어드레스의 데이터가 DRAM 워드 데이터 기입 판독용 레지스터(l42)에 판독된다.
또한, CPU(160)가 DRAM(120)의 소정의 어드레스에 데이터를 기입하고 싶은 경우, CPU(160)는 DRAM 바이트 어드레스 지정용 레지스터(14l)에 어드레스를 기입한 후, 기입하고 싶은 데이터를 DRAM 워드 데이터 기입 판독용 레지스터(142)에 기입한다. 버스 중재기(l30)를 경유하여, CPU(160)가 요구하는 어드레스에 액세스하면, DRAM 워드 데이터 기입 판독용 레지스터(142)에 기입된 데이터가 액세스된 어드레스에 기입된다. CPU(160)가 연속한 어드레스에 데이터를 기입하고 싶은 경우는, 상기에서 설명한 DRAM 어드레스 가변 비트(144) 및 DRAM 어드레스 증가/감소 지정 비트(145)를 이용하여, DRAM 바이트 어드레스 지정용 레지스터(141)의 어드레스를 인크리먼트 또는 디크리먼트하고, 그 때마다 기입하고 싶은 데이터를 DRAM 워드 데이터 기입 판독용 레지스터(l42)에 기입하면, 소망하는 어드레스에 데이터를 연속적으로 기입할 수 있다.
한편, 일본 특허 공개 평성 제 2-253440 호 공보에는, 펌웨어를 이용하여, 복수의 레지스터 화일에 기입된 태스크를 전환하면서 실행하는 시분할 멀티태스크 실행 장치가 개시되어 있다.
CPU(160)가 액세스 포트(140)를 거쳐서 DRAM(120)에 액세스하고 있는 도중에서, CPU 멀티태스크 처리에 의한 복수의 태스크나 인터럽트 처리가 DRAM(l20)로의 액세스 요구를 출력하면, 그때까지 실행되어 있던 액세스는 중단되고, CPU 멀티태스크 처리에 의한 태스크나 인터럽트 처리에 맞추어, 액세스 포트(140)의 각 레지스터에 유지되어 있는 정보가 오버라이트된다.
그러나, 상기한 바와 같은 종래 기술에 의한 DRAM(120)으로의 액세스 시스템으에서는, 중단된 액세스가 재개되더라도, 도중에서 오버라이트된 어드레스나 데이터가 어떠한 원인으로 남게 되어, 잘못된 처리가 실행된다고 하는 문제가 있었다.
예컨대, DRAM의 0x0500 번지의 데이터를 판독하는 태스크를 실행하기 위해서, CPU(l60)가 DRAM 어드레스 가변 지정 비트(144)에 0을 기입하고, DRAM 바이트 어드레스 지정용 레지스터(141)에 0x0500을 기입한다. 여기서, CPU(160)가 DRAM 워드 데이터 기입 판독용 레지스터(142)를 판독하기 직전에, 인터럽트 처리가 명령되면, CPU(160)는 태스크를 중단하여, 인터럽트 처리가 요구하는 어드레스, 예컨대 0x0800을 DRAM 바이트 어드레스 지정용 레지스터(141)에 기입하고, DRAM 워드 데이터 기입 판독용 레지스터(142)를 판독한다. 인터럽트 처리가 종료하면, CPU(160)는 중단되어 있던 태스크를 실행하지만, 어떠한 원인으로, 어드레스 0x0500 번지의 데이터가 인터럽트 처리에 의해 판독된 0x0800 번지의 데이터로 변환하는 일이 있다.
또한, 별도의 예로서는, DRAM(120)의 0x0500 번지로부터 +2씩 증가하는 방향으로 연속하는 번지(0x0500, 0x0502, 0x0504,...)에 소망하는 데이터를 기입하는 태스크를 실행하기 위해서, CPU(160)가 DRAM 어드레스 가변 지정 비트(144)에 1을, DRAM 어드레스 증가/감소 지정 비트(145)에 1을, 각각 기입하고, DRAM 바이트 어드레스 지정용 레지스터(l41)에 0x0500을 기입하며, DRAM 워드 데이터 기입 판독용 레지스터(142)에 소망하는 데이터를 기입한다. DRAM 워드 데이터 기입 판독용 레지스터(l42)에 기입된 데이터를 0x0500 번지와 0x0502 번지가 기입된 후, 인터럽트 처리가 명령되면, CPU(l60)는 태스크를 중단하여, 인터럽트 처리가 요구하는 어드레스, 0x0800을 DRAM 바이트 어드레스 지정용 레지스터(l41)에 기입하고, DRAM 워드 데이터 기입 판독용 레지스터(142)에 판독되고 있는 0x0800 번지의 데이터를 판독한다. 다시 CPU(160)가 태스크를 실행하면, 태스크는 DRAM 어드레스 0x0504 번지에 계속해서 데이터를 기입하게 되더라도, 어떠한 원인으로 0x0802 번지에 데이터를 기입하는 일이 있다.
상기한 바와 같이, 중단된 태스크가 재개된 때에 잘못된 어드레스나 데이터를 처리한다고 하는 문제를 회피하기 위해서, CPU(160)를 제어하는 펌웨어측에서 대책하는 방법이 있다. 예컨대, 소정의 태스크를 실행하기 위해서, CPU(160)가 DRAM 어드레스 가변 지정 비트(144)에 0을 기입하고, DRAM 바이트 어드레스 지정용 레지스터(141)에 0x0500을 기입한다. CPU(160)가 DRAM 워드 데이터 기입 판독용 레지스터(142)를 판독하기 직전에, 인터럽트 처리가 명령되면, CPU(160)는 DRAM 바이트 어드레스 지정용 레지스터(141)와, DRAM 워드 데이터 기입 판독용 레지스터(142)와, 액세스 모드 지정용 레지스터(143)의 각 정보를 CPU(160)의 분배하에 메모리 등에 퇴피시킨다. 다음에, CPU(160)는 인터럽트 처리가 요구하는 어드레스, 0x0800을 DRAM 워드 어드레스 지정용 레지스터(141)에 기입하고, DRAM 워드 데이터 기입 판독용 레지스터(142)로부터 0x0800의 데이터를 판독한다. CPU(160)가 중단된 태스크를 재개하면, CPU(160)의 분배하에 메모리 등에 퇴피시킨 각 레지스터값을 본래의 레지스터에 복귀시킨다.
이상과 같이, CPU 멀티태스크 처리에 있어서의 복수의 태스크나 인터럽트 처리에 의해 태스크가 중단되면, 레지스터에 기입된 정보를 CPU(160)의 분배하에 메모리에 퇴피시켜, 중단된 태스크를 재개할 때에, 퇴피시켜 놓은 정보를 레지스터에 복귀시키면, CPU 멀티태스크 처리에 의한 태스크나 인터럽트 처리에 의해 이용한 어드레스나 데이터가 레지스터에 남겨지지 않고, 태스크를 정상으로 실행할 수 있다. 그러나, 상기의 방법에서는, CPU(160)를 제어하는 펌웨어의 구조가 복잡하게 되고, 또한, 태스크의 전환이 빈번히 일어나면, 액세스 포트(l40)내의 레지스터를 퇴피/복귀하는 회수가 증가하여, CPU 처리 부하가 더 증대한다고 하는 문제가 있었다.
또한, 일본 특허 공개 평성 제 2-253440 호 공보에 개시되어 있는 시분할 멀티 태스크 실행 장치에서는, 펌웨어에 의해 각 레지스터 화일에 기입된 태스크의 실행이 자동적으로 전환되어, 레지스터 화일의 사용 상황도 CPU가 직접 관리하고 있기 때문에, CPU의 부담이 증가한다.
본 발명은, 상기의 문제점을 해결하기 위해서 행해진 것으로서, CPU 멀티태스크 처리에 있어서의 복수의 태스크나 인터럽트 처리 등에 의해서 중단된 태스크가 재개된 때에, 잘못된 어드레스에 액세스하지 않는 기능을 갖는 액세스 제어 장치를 제공하는 것을 목적으로 하고, 특히, CPU 처리 부하를 억제하여, 복잡한 펌웨어의 기술을 필요로 하지 않는 액세스 제어 장치를 제공하는 것을 목적으로 하는 것이다.
발명의 개시
상기 목적을 달성하기 위해서, 본 발명에 따른 액세스 제어 장치는 복수의 태스크의 시분할 처리와 인터럽트 처리를 실행할 수 있는 CPU로부터 소정의 메모리로의 액세스를 중계하는 액세스 제어 장치에 있어서, CPU로부터의 액세스에 관한 정보를 액세스마다 저장하는 복수의 액세스 포트와, 복수의 액세스 포트의 사용 상황을 관리하여, 사용 상황을 CPU에 통지하는 관리부를 구비하며, CPU는 관리부로부터 제공되는 사용 상황을 기초로, 복수의 액세스 포트중 미사용인 것의 액세스에 관한 정보를 기입한다.
본 발명에 따른 액세스 제어 장치는 복수의 액세스 포트를 구비하고 있기 때문에, 시분할 다중으로 태스크가 실행되더라도, 각 태스크의 정보는 각각의 액세스 포트에 기입되어 있기 때문에, 액세스하는 어드레스나, 판독하거나 기입하거나 하는 데이터를 잘못하는 일이 없다고 하는 효과가 얻어진다. 또한, 퇴피 기능을 구비하고 있지만 액세스 포트가 하나인 종래 예보다도, 태스크의 전환 회수가 감소하기 때문에, 효율적으로 태스크를 처리할 수 있어, CPU 처리 부하가 줄어든다고 하는 효과가 얻어진다.
또한, 본 발명에 따른 액세스 제어 장치는 복수의 액세스 포트가 전부 사용되고 있는 때에, 관리부는 또한, 별도의 태스크 혹은 인터럽트 처리가 기동된 경우, 해당 기동된 별도의 태스크 혹은 인터럽트 처리의 액세스 요구에 관한 정보를 임의의 하나의 액세스 포트에 저장할 수 있도록 해당 임의의 l개의 액세스 포트에 저장되어 있는 정보를 퇴피시키는 퇴피 영역과, 상기 임의의 하나의 액세스 포트에 기입된 정보를 퇴피 영역에 퇴피시키고, 퇴피 영역에 퇴피시킨 정보를 액세스 포트에 복귀시키는 퇴피 및 복귀 수단을 구비할 수 있다.
따라서, 액세스 포트의 사용 상황과 액세스 포트에 기입된 정보의 퇴피 및 복귀를 소규모의 회로로 제어할 수 있기 때문에, 펌웨어의 기술이 단순하게 되어, CPU의 부하를 경감할 수 있다고 하는 유리한 효과가 얻어진다. 또한, 뱅크 관리 부가 퇴피 영역을 구비하고 있기 때문에, 액세스 포트가 모두 사용중인 때에, 인터럽트 처리가 있더라도, 사용중의 액세스 포트의 하나를 퇴피 영역에 퇴피시켜, 인터럽트 처리를 실행할 수 있다고 하는 효과가 얻어진다.
또한, 본 발명에 따른 액세스 제어 장치에서는, 액세스 포트는 각각, CPU가 액세스하고 싶은 메모리의 어드레스를 지정하는 어드레스 지정 수단과, 어드레스 지정 수단에 의해서 지정된 어드레스로부터 판독된 데이터, 혹은 어드레스 지정 수단에 의해서 지정된 어드레스에 기입하기 위한 데이터를 일시적으로 유지하는 유지 수단과, 어드레스 지정 수단에 지정된 어드레스를 인크리먼트 혹은 디크리먼트할지의 여부를 지정하는 어드레스 가변 지정 수단을 구비할 수 있다.
또한, 본 발명에 따른 액세스 방법은 복수의 태스크의 시분할 처리와 인터럽트 처리를 실행할 수 있는 CPU로부터, 복수의 액세스 포트와 관리부를 갖는 액세스 제어 장치를 거쳐서, 소정의 메모리 액세스하는 액세스 방법에 있어서, 상기 관리부가 복수의 액세스 포트의 사용 상황을 인식하고, CPU가 관리부에 의해서 미사용으로 인식된 임의의 하나의 액세스 포트에 액세스에 관한 정보를 저장하며, 관리 부가 상기 임의의 하나의 액세스 포트로의 저장이 행해질 때, 임의의 하나의 액세스 포트의 사용 상황으로서 사용중인 것을 관리부에 기록하며, 관리부가 저장되는 정보에 근거하여, 메모리로의 액세스를 실행하고, 관리부는 액세스가 종료한 후, 임의의 하나의 액세스 포트의 사용 상황으로서 대기중인 것을 관리부에 기록한다.
본 발명에 따른 액세스 방법은 복수의 액세스 포트를 이용하고 있기 때문에, 시분할 다중으로 태스크가 실행되더라도, 각 태스크의 정보는 각각의 액세스 포트에 기입되어 있기 때문에, 액세스하는 어드레스나, 판독하거나 기입하거나 하는 데이터를 잘못하는 일이 없다고 하는 효과가 얻어진다. 또한, 퇴피 기능을 구비하고 있지만 액세스 포트가 하나인 종래 예보다도, 태스크의 전환 회수가 감소하기 때문에, 효율적으로 태스크를 처리할 수 있어, CPU 처리 부하가 줄어든다고 하는 효과가 얻어진다.
또한, 본 발명에 따른 액세스 방법은, 관리부가, 복수의 액세스 포트가 모두 사용중으로 인식하면, 임의의 하나의 액세스 포트에 저장되어 있는 정보를 관리부에 퇴피시켜, CPU는 액세스에 관한 정보를 임의의 하나의 액세스 포트에 저장하고, 관리부는 저장된 정보에 근거하여, 메모리 액세스하며, 관리부는 액세스가 종료한 후, 관리부에 퇴피시킨 정보를 임의의 하나의 액세스 포트에 복귀시켜, 상기 관리부는 복귀한 정보에 기초를 둔 액세스를 재개할 수도 있다.
따라서, 액세스 포트의 사용 상황과 액세스 포트에 기입된 정보의 퇴피 및 복귀를 소규모의 회로로 제어할 수 있기 때문에, 펌웨어의 기술이 단순하게 되어, CPU의 부하를 경감할 수 있다고 하는 유리한 효과가 얻어진다. 또한, 뱅크 관리부가 퇴피 영역을 구비하고 있기 때문에, 액세스 포트가 모두 사용중인 때에, 인터럽트 처리가 있더라도, 사용중의 액세스 포트의 하나를 관리부에 퇴피시켜, 인터럽트 처리를 실행할 수 있다고 하는 효과가 얻어진다.
본 발명은 액세스 제어 장치 및 액세스 방법에 관한 것으로, 특히, CPU (Central Processing Unit)로부터 메모리로의 액세스를 제어하는 액세스 제어 장치 및 액세스 방법에 관한 것이다.
도 1은 본 발명의 실시예에 의한 액세스 제어 장치의 구성의 개략을 도시하는 블록도,
도 2는 제 1, 제 2, 및 제 3 액세스 포트(1, 2, 3)의 각각에 공통하는 구성을 도시하는 블럭도,
도 3은 뱅크 관리부(5)의 구성을 도시하는 블럭도,
도 4는 본 실시예에 의한 액세스 방법의 동작을 개략적으로 도시하는 플로우차트,
도 5는 종래의 액세스 제어 장치의 구성을 개략적으로 도시하는 블록도,
도 6은 종래의 액세스 포트(140)의 구성을 도시하는 블럭도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시예에 의한 액세스 제어 장치에 대해, 도면을 참조하면서 설명한다.
도 1은 본 실시예에 의한 액세스 제어 장치에 상당하는 회로, 즉 액세스 제어 회로(10)를 구비한 정보 처리 장치의 구성을 개략적으로 도시하는 블럭도이다. 정보 처리 장치는 CPU(16)와, 액세스 제어 회로(l0)와, DRAM(12)과, 버스 중재기(13)와, 제 1 및 제 2 처리 회로(50, 51)를 구비한다. 액세스 제어 회로(10)와, DRAM(12)과, 버스 중재기(l3)와, 제 1 및 제 2 처리 회로(50, 51)는 LSI(11)상에 제작되어 있다. 액세스 제어 회로(l0)는 또한, 제 1∼제 3 액세스 포트(1, 2, 3)와, 관리부, 즉 뱅크 관리부(5)를 구비한다.
CPU(16)는 정보 처리 장치 전체의 동작을 제어한다. DRAM(12)은 정보 처리 장치의 동작에 관한 정보를 기입하고, 유지하며, 판독하는 기능을 갖는 메모리이다. 버스 중재기(130)는 CPU(16)와 제 1 및 제 2 처리 회로(50, 51)로부터 DRAM(12)로의 액세스를 요구되면, 우선 순위가 높은 요구에 어드레스로의 액세스를 허가한다. 제 1∼제 3 액세스 포트(1, 2, 3)는 CPU(16)로부터 DRAM(12)로의 액세스에 필요한 정보를 저장하기 위한 레지스터를 구비하고, 액세스 요구를 버스 중재기(13)에 전한다. 뱅크 관리부(5)는 제 1∼제 3 액세스 포트(1, 2, 3)의 사용 상황을 관리하여, 사용 상황을 CPU(16)에 통지한다. 또한, CPU(16)의 커맨드에 따라서, 제 1 액세스 포트(21)에 기입된 정보를 퇴피시키는 퇴피 영역과, 퇴피 영역에 정보를 퇴피시키고, 퇴피시킨 정보를 액세스 포트에 복귀시키는 퇴피 및 복귀 수단을 구비한다.
도 2는 제 1∼제 3 액세스 포트(1, 2, 3)의 각각에 공통하는 구성을 도시하는 블럭도이다. 제 1∼제 3 액세스 포트(1, 2, 3)는 또한, DRAM 바이트 어드레스 지정용 레지스터(21)와, DRAM 워드 데이터 기입 판독용 레지스터(22)와, 액세스 모드 지정용 레지스터(23)를 구비한다. 액세스 모드 지정용 레지스터(23)는 또한, DRAM 바이트 어드레스 지정용 레지스터(21)에 지정된 어드레스를 인크리먼트 혹은 디크리먼트할지의 여부를 지정하는 어드레스 가변 지정 수단으로서, DRAM 어드레스 가변 지정 비트(24)와, DRAM 어드레스 증가/감소 지정 비트(25)를 구비한다.
DRAM 바이트 어드레스 지정용 레지스터(21)는 CPU(16)가 액세스하고 싶은 DRAM 어드레스를 지정하는 어드레스 지정 수단이다. DRAM 워드 데이터 기입 판독용 레지스터(22)는 DRAM 바이트 어드레스 지정용 레지스터(21)에 저장된 어드레스로부터 판독한 데이터, 혹은 DRAM 바이트 어드레스 지정용 레지스터(21)에 저장된 어드레스에 기입하기 위한 데이터를 일시적으로 유지하는 유지 수단이다. 액세스 모드 지정용 레지스터(23)는 DRAM(12)으로의 액세스 방법을 지정한다. DRAM 어드레스 가변 지정 비트(24)는 DRAM 바이트 어드레스 지정용 레지스터(21)에 기입된 어드레스를 연속적으로 변화시킬지 여부를 1 또는 0으로 지정한다. DRAM 어드레스증가/감소 지정 비트(25)는 번호가 증가하는 방향으로 어드레스를 변화시킬 것인가, 감소하는 방향으로 어드레스를 변화시킬 것인지를 1 또는 0으로 지정한다.
예컨대, CPU(16)가 DRAM(l2)의 0x0500∼0x0508 번지에 연속하여 액세스하고 싶은 경우, DRAM 어드레스 가변 지정 비트(24)에 l을 기입하고, DRAM 어드레스 증가/감소 지정 비트(25)에 1을 기입하며, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x0500을 기입하면, DRAM 워드 데이터 기입 판독용 레지스터(22)에 0x0500∼0x0508 번지의 데이터가 판독된다. 또한, 액세스하고 싶은 번지가 0x508∼0x0500 번지이면, DRAM 어드레스 가변 지정 비트(24)에 1을 기입하고, DRAM 어드레스 증가/감소 지정 비트(25)에 0을 기입하며, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x0508을 기입한다. 또한, 액세스하고 싶은 번지가 0x0508 번지이면, DRAM 어드레스 가변 지정 비트(24)에 0을 기입하고, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x0508을 기입한다. 또, 연속하는 데이터의 개수, 혹은 연속하는 데이터의 최종 데이터의 어드레스를 액세스 모드 지정용 레지스터(23)에 의해 지정할 수 있도록 해 놓으면 좋다. DRAM 어드레스 증가/감소 지정 비트(25)에 의해서 인크리먼트 또는 디크리먼트되는 값은 미리 정해져 있는 수치이다.
도 3은 뱅크 관리부(5)의 구성을 나타내는 블럭도이다. 뱅크 관리부(5)는 DRAM 바이트 어드레스 퇴피용 레지스터(26)와, DRAM 워드 데이터 퇴피용 레지스터(27)와, 액세스 모드 퇴피용 레지스터(28)와, 뱅크 관리용 레지스터(31)를 구비한다.
DRAM 바이트 어드레스 퇴피용 레지스터(26)는 제 1 액세스 포트(1)의 DRAM 바이트 어드레스 지정용 레지스터(21)의 값을 일시적으로 저장해 놓은 영역, 즉 레지스터이다. DRAM 워드 데이터 퇴피용 레지스터(27)는 제 1 액세스 포트(1)의 DRAM 워드 데이터 기입 판독용 레지스터(22)의 값을 일시적으로 저장해 놓은 레지스터이다. 액세스 모드 퇴피용 레지스터(28)는 제 1 액세스 포트(1)의 액세스 모드 지정용 레지스터(23)의 값을 일시적으로 저장해 놓은 레지스터이며, DRAM 어드레스 가변 지정 퇴피용 비트(29)와 DRAM 어드레스 증가/감소 지정 퇴피용 비트(30)를 구비한다. 뱅크 관리용 레지스터(31)는 3개의 액세스 포트(1, 2, 3)의 사용 상황을 관리하여, CPU(16)에 대해 통지한다.
뱅크 관리부 레지스터(31)는 또한, 제 1 액세스 포트 사용 상황 플래그(32),제 2 액세스 포트 사용 상황 플래그(33), 제 3 액세스 포트 사용 상황 플래그(34), 및 우선 액세스 지정 비트(35)를 구비한다. 예컨대, 제 1 액세스 포트 사용 상황 플래그(32)가 0인 때에는, 제 1 액세스 포트(1)가 대기 중에 있는 것을 의미하고, 제 1 액세스 포트 사용 상황 플래그(32)가 1인 때에는, 제 1 액세스 포트(1)는 사용중인 것을 의미한다. 제 2 액세스 포트 사용 상황 플래그(33), 제 3 액세스 포트사용 상황 플래그(34)에 대해서도 마찬가지이다. 우선 액세스 지정 비트(35)는 제 1 액세스 포트에 있는 각 레지스터의 정보의 퇴피와 복귀를 지정한다. 예컨대, CPU(16)가 우선 액세스 지정 비트(35)에 1을 기입하면, 제 1 액세스 포트(1)의 DRAM 바이트 어드레스 지정용 레지스터(21)에 있는 정보는 DRAM 바이트 어드레스 퇴피용 레지스터(26)에, DRAM 워드 데이터 기입 판독용 레지스터(22)에 있는 정보는 DRAM 워드 데이터 퇴피용 레지스터(27)에, 액세스 모드 지정용 레지스터(23)에 있는 정보는 액세스 모드 퇴피용 레지스터(28)에 퇴피한다. 또한, 우선 액세스 지정 비트(35)에 CPU(16)가 0을 기입하면, DRAM 바이트 어드레스 퇴피용 레지스터(26)에 있는 정보는 제 1 액세스 포트(1)의 DRAM 바이트 어드레스 지정용 레지스터(21)에, DRAM 워드 데이터 퇴피용 레지스터(27)에 있는 정보는 DRAM 워드 데이터 기입 판독용 레지스터(22)에, 액세스 모드 퇴피용 레지스터(28)에 있는 정보는 액세스 모드 지정용 레지스터(23)에 복귀한다.
도 4는 본 실시예에 의한 액세스 방법의 동작을 개략적으로 나타내는 플로우차트이다. 도 1 및 도 4를 이용하여, 본 실시예에 의한 액세스 방법에 대해 설명한다.
태스크가 발생하면, CPU(16)는 뱅크 관리부(5)에 액세스 포트(1, 2, 3)의 사용 상황을 문의하여, 미사용의 액세스 포트가 있는지 여부를 인식한다(단계 Sl).
미사용의 액세스 포트가 있는 경우, 단계 S3로 전진하여, CPU(16)는 미사용의 액세스 포트에 태스크의 액세스 정보를 저장한다. 이 때 뱅크 관리부(5)는 사용중으로 된 액세스 포트의 사용 상황 플래그(32, 33, 또는 34)를 사용중으로 한다. 계속해서, CPU(16)는 버스 중재기(13)를 거쳐서 DRAM(l2)가 소망하는 어드레스에 액세스한다(단계 S4).
액세스 동작이 종료하면, 뱅크 관리부(5)는 사용중이던 액세스 포트의 사용상황 플래그를 대기중으로 하여, 액세스 포트를 해제한다(단계 S5).
한편, 단계 S1에서 미사용의 액세스 포트가 인식되지 않은 경우, 단계 S1O으로 진행하여, 임의의 하나의 액세스 포트(도 l에서는 제 1 액세스 포트(1))의 정보를 뱅크 관리부(5)내에 퇴피시킨다.
계속해서, CPU(16)는 정보가 퇴피시켜 비어 있게 된 액세스 포트에 발생한 태스크의 액세스 정보를 저장하고(단계 S11), DRAM(12)으로의 액세스를 실행한다(단계 S12).
단계 S12의 액세스가 종료하면, 단계 S10에서 퇴피시킨 정보가 본래의 액세스 포트에 복귀하여(단계 S13), 퇴피시킨 정보의 액세스를 재개한다(단계 S14). 재개된 액세스가 종료하면 단계 S5와 마찬가지의 액세스 포트를 해제한다.
도 4의 동작을 도 1, 도 2, 및 도 3을 이용하여, 구체 예를 들면서 또한 설명한다. 우선, CPU(16)를 제어하는 펌웨어가 멀티태스크 처리를 실행한다. 제 1, 제 2, 및 제 3 태스크가 시분할 다중으로 실행되는 상황 하에서의 DRAM(12)으로의 액세스하는 경우의 예에 대해 설명한다.
제 1 태스크는 DRAM(l2)의 0x0400 번지로부터 1 번지 걸러서 0x040E 번지까지의 어드레스에 있는 데이터의 판독을 지시하고, 제 2 태스크는 DRAM(12)의 0x0800 번지로부터 1 번지 걸러서 감소하는 방향으로 0x07F6 번지까지의 어드레스에 데이터의 기입을 지시하며, 제 3 태스크는 DRAM(12)의 0x1000, 0x1002, 0xl004번지의 어드레스에 데이터의 기입을 지시하는 것으로 가정한다. 태스크는 제 1, 제 2, 제 3 순서로 실행되어, 3가지의 액세스 포트는 제 1, 제 2, 제 3 순서로 사용되는 것으로 한다. 또한, DRAM 어드레스 가변 지정 비트(24)에 l이 기입된 경우, 어드레스는 2개씩 변화하는 것으로 한다.
또한, 제 1 태스크는 뱅크 관리부(5)의 뱅크 관리용 레지스터(3l)를 판독하여, 모든 액세스 포트가 사용 가능한 것을 인식한다. 제 1 태스크는 제 1 액세스 포트 사용 상황 플래그(32)에 1을 기입하는 것에 의해, 제 1 액세스 포트가 사용중으로 된 것을 기록하며, 다음에, 제 1 액세스 포트(l)의 DRAM 어드레스 가변 지정 비트(24)에 l을, DRAM 어드레스 증가/감소 지정 비트에 1을 각각 기입하고, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x0400을 기입하며, DRAM 워드 데이터 기입 판독용 레지스터(22)에 소망하는 어드레스의 데이터를 판독하여, 소망하는 데이터를 얻는다. 제 1 태스크가 0x0400 번지, 0x0402 번지, 0x0404 번지의 데이터를 판독한 때에, 제 2 태스크로 제어가 이행되면, 제 1 태스크는 일시 중단된다.
제 2 태스크는 뱅크 관리용 레지스터(3l)를 판독하여, 제 2 및 제 3 액세스 포트(2, 3)가 사용 가능한 것을 인식한다. 제 2 태스크는 제 2 액세스 포트 사용 상황 플래그(33)에 1을 기입한 후, 제 2 액세스 포트(2)의 DRAM 어드레스 가변 지정 비트(24)에 l을, DRAM 어드레스 증가/감소 지정 비트(25)에 0을 각각 기입하고, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x0800을 기입하며, DRAM 워드 데이터 기입 판독용 레지스터(22)에 데이터를 기입하면, DRAM 워드 데이터 기입 판독용 레지스터(22)에 기입된 데이터가 DRAM(12)이 소망하는 번지에 기입된다. 제 2 태스크가 0x0800 번지와 0x07FE 번지에 데이터를 기입한 때에, 제 3 태스크로 제어가 이행되면, 제 2 태스크는 일시 중단된다.
제 3 태스크는 뱅크 관리용 레지스터(31)를 판독하여, 제 3 액세스 포트가 사용 가능한 것을 인식한다. 제 3 태스크는 제 3 액세스 포트 사용 상황 플래그(34)에 1을 기입한 후, 제 3 액세스 포트(3)의 DRAM 어드레스 가변 지정 비트(24)에 1을, DRAM 어드레스 증가/감소 지정 비트(25)에 1을 각각 기입하고, DRAM 바이트 어드레스 지정용 레지스터(21)에 0x1000을 기입하며, DRAM 워드 데이터 기입 판독용 레지스터(22)에 데이터를 기입하면, DRAM 워드 데이터 기입 판독용 레지스터(22)에 기입된 데이터가 DRAM(l2)이 소망하는 번지에 기입된다. 0x1000 번지와 0x1002 번지에 데이터가 기입된 때에, 제 3 태스크로부터 제 1 태스크로 제어가 이행되면, 제 3 태스크는 일시 중단된다.
제 1 태스크는 0x0406 번지로부터 판독을 재개하고, 0x0408 번지, 0x040A 번지, 0x040C 번지, 0x040E 번지의 데이터를 판독하여, 데이터의 판독을 종료한다. 계속해서, 제 1 액세스 포트 사용 상황 플래그(32)에 0을 기입함으로써 제 1 액세스 포트가 대기중으로 된 것을 기록하여, 제 1 액세스 포트(1)를 해제한다.
다음에, 제 2 태스크로 제어가 이행되고, 제 2 태스크는 제 2 액세스 포트(2)의 DRAM 워드 데이터 기입 판독용 레지스터(22)에 나머지의 데이터, 즉 0x07FC 번지, 0x07FA 번지, 0x07F8 번지, 0x07F6 번지에 기입하기 위한 데이터를 기입한다. DRAM 워드 데이터 기입 판독용 레지스터(22)에 기입된 데이터가 DRAM(12)의 소망하는 번지에 기입하면, 제 2 태스크에 의한 데이터의 기록은 종료한다. 계속해서, 제 2 액세스 포트 사용 상황 플래그(33)에 0을 기입하고, 제 2 액세스 포트(2)를 해제한다.
다음에, 제 3 태스크로 제어가 이행되어, 제 3 태스크는 제 3 액세스 포트(3)의 DRAM 워드 데이터 기입 판독용 레지스터(22)에 나머지의 데이터, 즉 0xl004 번지에 기입하기 위한 데이터를 기입한다. DRAM 워드 데이터 기입 판독용 레지스터(22)에 기입된 데이터가 DRAM(12)의 0x1004 번지에 기입하면, 제 3 태스크에 의한 데이터의 기록은 종료한다. 계속해서, 제 3 액세스 포트 사용 상황 플래그(34)에 0을 기입하여, 제 3 액세스 포트(3)를 해제한다.
다음에, 도 1, 도 2, 및 도 3을 이용하여, CPU(16)를 제어하는 펌웨어가 멀티태스크 처리를 실행하여, 제 l, 제 2, 및 제 3 태스크가 시분할 다중으로 실행되는 상황 하에서, 제 1, 제 2, 및 제 3 태스크가 각각 제 1, 제 2, 및 제 3 액세스 포트(1, 2, 3)를 사용하고 있는 도중에서, 인터럽트 처리 D가 기동하여, DRAM(12)에 액세스하고자 한 경우의 예에 대해 설명한다.
인터럽트 처리 D는 뱅크 관리용 레지스터(31)를 판독하여, 3가지의 액세스 포트가 모두 사용중인 것을 인식하여, 우선 액세스 지정 비트(35)에 1을 기입한다. 우선 액세스 지정 비트(35)의 지정을 받아, 제 1 액세스 포트(1)의 각 레지스터(21, 22, 23)에 기입된 정보는 뱅크 관리부(5)의 대응하는 퇴피용 레지스터(26, 27, 28)에 각각 퇴피한다. 인터럽트 처리 D는 비어 있게 된 제 1 액세스 포트(1)를 이용하여, DRAM(12)에 액세스하여, 액세스가 종료하면, 우선 액세스 지정 비트(35)에 0을 기입한다. 우선 액세스 지정 비트(35)의 지정을 받아, 뱅크 관리부(5)의 각 퇴피용 레지스터(26, 27, 28)에 퇴피한 정보는 제 1 액세스 포트(1)의 대응하는 레지스터(21, 22, 23)에 각각 복귀한다.
이상 설명한 바와 같이, 본 실시예에 의하면, 복수의 액세스 포트를 이용하기 때문에, 시분할 다중으로 태스크가 실행되더라도, 각 태스크의 정보는 각각의 액세스 포트에 기입되어 있기 때문에, 액세스하는 어드레스나, 판독하거나 기입하거나 하는 데이터를 잘못하는 일이 없다고 하는 효과가 얻어진다.
또한, 본 실시예에 의한 액세스 제어 장치는 상기 설명과 같이, 액세스 제어 회로(10)로서, DRAM(12)이 있는 LSI(1l)상에 마련되어 있지만, 액세스 제어 회로(10)는, 상술한 바와 같이, 복잡한 구성을 필요로 하지 않기 때문에, 소규모의 회로로 제작할 수 있다.
또한, 액세스 제어 회로(10)가 CPU(16)의 DRAM(12)로의 액세스를 직접 관리하기 때문에, 펌웨어에 의해 DRAM으로의 액세스를 제어하는 일본 특허 공개 평성 제 2-253440 호 공보의 장치에 비교해서, 펌웨어의 기술이 단순하게 되어, CPU 처리의 부하가 경감된다.
또한, 액세스 포트가 복수이기 때문에, 퇴피 기능을 구비하고 있지만 액세스 포트가 하나인 종래 예보다도, 태스크의 전환 회수가 감소하고, 따라서 효율적으로 태스크를 처리할 수 있어, CPU 처리 부하가 줄어든다.
또한, 액세스 제어 회로(10)는 퇴피용 레지스터를 구비하고 있기 때문에, 액세스 포트가 모두 사용중인 때에, 인터럽트 처리가 있더라도, 사용중의 액세스 포트의 하나를 퇴피용 레지스터에 퇴피시켜, 인터럽트 처리를 실행할 수 있다. 따라서, CPU에 퇴피용 레지스터를 구비한 종래 예에 비교하여, CPU 처리의 부하를 경감할 수 있다.
본 실시예에서는, CPU(16)가 DRAM(12)에 액세스하는 경우에 대해 설명했지만, DRAM 이외의 메모리, 예컨대 SRAM이나 ROM이더라도 무방하다.
또, ROM은 판독 전용 메모리이기 때문에, 상기의 액세스 제어 회로(10)의 데이터를 판독하는 기능을 구비한 액세스 제어 장치를 이용하면 좋다.
또한, 본 실시예에서는, 액세스 포트를 3가지와, 임의의 하나의 액세스 포트에 저장된 정보를 퇴피시키기 위한 영역, 즉 퇴피용 레지스터를 l개을 구비한 액세스 제어 장치에 대해 설명했지만, 액세스 포트의 수와, 퇴피용 레지스터의 수는 본 실시예에서 설명한 수에 한정되는 것이 아니고, 액세스 제어 장치의 용도에 맞추어 적절하게 결정하면 된다.
CPU(Central Processing Unit)로부터 메모리로의 액세스하는 장치 모두에 적용 가능하다.

Claims (5)

  1. 복수의 태스크의 시분할 처리와 인터럽트 처리를 실행할 수 있는 CPU로부터 소정의 메모리로의 액세스를 중계하는 액세스 제어 장치에 있어서,
    상기 CPU로부터의 액세스에 관한 정보를 액세스마다 저장하는 복수의 액세스 포트와,
    상기 복수의 액세스 포트의 사용 상황을 관리하여, 상기 사용 상황을 상기 CPU에 통지하는 관리부를 포함하며,
    상기 CPU는 상기 관리부로부터 제공되는 사용 상황을 기초로, 상기 복수의 액세스 포트중 미사용인 것의 상기 액세스에 관한 정보를 기입하는 것을 특징으로 하는
    액세스 제어 장치.
  2. 제 1 항에 있어서,
    상기 관리부는,
    상기 복수의 액세스 포트가 모두 사용되고 있는 때에, 별도의 태스크 혹은 인터럽트 처리가 기동된 경우, 그 기동된 별도의 태스크 혹은 인터럽트 처리의 액세스 요구에 관한 정보를 임의의 하나의 액세스 포트에 저장할 수 있도록 상기 임의의 하나의 액세스 포트에 저장되어 있는 정보를 퇴피시키는 퇴피 영역과,
    상기 임의의 하나의 액세스 포트에 기입된 정보를 상기 퇴피 영역에 퇴피시키고, 상기 퇴피 영역에 퇴피시킨 정보를 액세스 포트에 복귀시키는 퇴피 및 복귀 수단을 더 포함하는 것을 특징으로 하는
    액세스 제어 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 액세스 포트는, 각각,
    상기 CPU가 액세스하고 싶은 상기 메모리의 어드레스를 지정하는 어드레스 지정 수단과,
    상기 어드레스 지정 수단에 의해서 지정된 어드레스로부터 판독된 데이터, 혹은 상기 어드레스 지정 수단에 의해서 지정된 어드레스에 기입하기 위한 데이터를 일시적으로 유지하는 유지 수단과,
    상기 어드레스 지정 수단에 지정된 어드레스를 인크리먼트 혹은 디크리먼트할지의 여부를 지정하는 어드레스 가변 지정 수단을 포함하는 것을 특징으로 하는
    액세스 제어 장치.
  4. 복수의 태스크의 시분할 처리와 인터럽트 처리를 실행할 수 있는 CPU로부터 복수의 액세스 포트와 관리부를 갖는 액세스 제어 장치를 거쳐서, 소정의 메모리에 액세스하는 액세스 방법에 있어서,
    상기 관리부는 상기 복수의 액세스 포트의 사용 상황을 인식하고,
    상기 CPU는 상기 관리부에 의해서 미사용으로 인식된 임의의 하나의 액세스 포트에 액세스에 관한 정보를 저장하며,
    상기 관리부는 상기 임의의 하나의 액세스 포트로의 저장이 행해질 때, 상기 임의의 하나의 액세스 포트의 사용 상황으로서 사용중인 것을 상기 관리부에 기록하고,
    상기 관리부는 저장된 정보에 근거하여, 상기 메모리로의 액세스를 실행하며,
    상기 관리부는 상기 액세스가 종료한 후, 상기 임의의 하나의 액세스 포트의 사용 상황으로서 대기중인 것을 상기 관리부에 기록하는 것을 특징으로 하는
    액세스 방법.
  5. 제 4 항에 있어서,
    상기 관리부는 상기 복수의 액세스 포트가 모두 사용중으로 인식하면, 임의의 하나의 액세스 포트에 저장되어 있는 정보를 상기 관리부에 퇴피시키고,
    상기 CPU는 액세스에 관한 정보를 상기 임의의 하나의 액세스 포트에 저장하며,
    상기 관리부는 저장된 정보에 근거하여, 상기 메모리에 액세스하고,
    상기 관리부는 상기 액세스가 종료한 후, 상기 관리부에 퇴피시킨 정보를 상기 임의의 하나의 액세스 포트에 복귀시키며,
    상기 관리부는 복귀한 정보에 기초를 둔 액세스를 재개하는 것을 포함하는 것을 특징으로 하는
    액세스 방법.
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