JPH0415730A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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- JPH0415730A JPH0415730A JP2113292A JP11329290A JPH0415730A JP H0415730 A JPH0415730 A JP H0415730A JP 2113292 A JP2113292 A JP 2113292A JP 11329290 A JP11329290 A JP 11329290A JP H0415730 A JPH0415730 A JP H0415730A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 7
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 29
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 102100035587 Distal membrane-arm assembly complex protein 1 Human genes 0.000 description 1
- 101000930299 Homo sapiens Distal membrane-arm assembly complex protein 1 Proteins 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＭＡＣ処理の可能なシステムにおいて、ＲＡＭとＤＭ
ＡＣを１チップにまとめたシーケンスコントローラに関
し、 外部記憶と周辺装置間のデータ転送を実行するＤＭＡＣ
の初期化を簡易確実に行うためシーケンスコントローラ
内のＲＡＭにプログラムを格納するように構成したシー
ケンスコントローラの初期化方法を提供することを目的
とし、 シーケンスコントローラか実行するプログラムを格納す
る読書き自在なメモリＲＡＭと、外部主記憶と周辺装置
内のデータ転送を制御する直接アクセスメモリ制御袋ｆ
ｌＤＭＡｃとを１チップにまとめたシーケンスコントロ
ーラであって、前記ＤＭＡＣのチャネルを、データ転送
用レジスタと前記ＲＡＭのデータポートとに切換接続が
可能に構成し、外部主記憶のプログラムを前記ＲＡＭに
転送格納することで構成する。
ＡＣを１チップにまとめたシーケンスコントローラに関
し、 外部記憶と周辺装置間のデータ転送を実行するＤＭＡＣ
の初期化を簡易確実に行うためシーケンスコントローラ
内のＲＡＭにプログラムを格納するように構成したシー
ケンスコントローラの初期化方法を提供することを目的
とし、 シーケンスコントローラか実行するプログラムを格納す
る読書き自在なメモリＲＡＭと、外部主記憶と周辺装置
内のデータ転送を制御する直接アクセスメモリ制御袋ｆ
ｌＤＭＡｃとを１チップにまとめたシーケンスコントロ
ーラであって、前記ＤＭＡＣのチャネルを、データ転送
用レジスタと前記ＲＡＭのデータポートとに切換接続が
可能に構成し、外部主記憶のプログラムを前記ＲＡＭに
転送格納することで構成する。
本発明は、ＤＭＡＣ処理の可能なシステムにおいて、Ｒ
ＡＭとＤＭＡＣを１チップにまとめたシーケンスコント
ローラに関する。
ＡＭとＤＭＡＣを１チップにまとめたシーケンスコント
ローラに関する。
データ処理装置として、周辺装置を中央処理装置から制
御するとき、周辺装置に対する処理方法の変更を容易に
するため、ＲＡＭを設けて起動時に初期化しているが、
中央処理装置の処理か多くなり、長時間を要するように
なった。出来るだけ簡易に短時間に処理開始がてきるよ
うな処理手段を開発することが要望された。
御するとき、周辺装置に対する処理方法の変更を容易に
するため、ＲＡＭを設けて起動時に初期化しているが、
中央処理装置の処理か多くなり、長時間を要するように
なった。出来るだけ簡易に短時間に処理開始がてきるよ
うな処理手段を開発することが要望された。
データ処理システムとしてプリンタ・外部記憶装置など
の周辺装置にシーケンスコントローラを使用することは
周知である。第３図に示すブロック図において、ｌは中
央処理装置、２はシーケンスコントローラ、３−１．３
−２・−は周辺装置としてのプリンタ・外部記憶装置な
どを示す。シーケンスコントローラ２には、ＲＡＭ４．
データレジスタ５、ＤＭＡＣ６（直接メモリアクセス
制御装置）を具備している。このシステムにおける中央
処理装置１の制御の一態様は、ＤＭＡＣ７を使用し、外
部主記憶４と周辺装置３との間のデータ転送である。そ
のとき中央処理装置１はＤＭＡＣ７に制御信号を送り直
接メモリアクセスの処理を開始させる。ＤＭＡＣ７の動
作としてＲＡＭＪ内の所定のデータをシーケンスコント
ローラ２内のデータレジスタ６に取り込む。次に所定の
時刻にデータレジスタ６のデータを周辺装置３−１．３
−２・−・に取り出して、格納したりプリントを行う。
の周辺装置にシーケンスコントローラを使用することは
周知である。第３図に示すブロック図において、ｌは中
央処理装置、２はシーケンスコントローラ、３−１．３
−２・−は周辺装置としてのプリンタ・外部記憶装置な
どを示す。シーケンスコントローラ２には、ＲＡＭ４．
データレジスタ５、ＤＭＡＣ６（直接メモリアクセス
制御装置）を具備している。このシステムにおける中央
処理装置１の制御の一態様は、ＤＭＡＣ７を使用し、外
部主記憶４と周辺装置３との間のデータ転送である。そ
のとき中央処理装置１はＤＭＡＣ７に制御信号を送り直
接メモリアクセスの処理を開始させる。ＤＭＡＣ７の動
作としてＲＡＭＪ内の所定のデータをシーケンスコント
ローラ２内のデータレジスタ６に取り込む。次に所定の
時刻にデータレジスタ６のデータを周辺装置３−１．３
−２・−・に取り出して、格納したりプリントを行う。
或いは周辺装置のうち外部記憶３−２内のデータをデー
タレジスタ６に取り込み、次いで主記憶４に格納するこ
とを行う。そのような処理は、起動されたＤＭＡＣ７か
、その後中央処理装置ｌの制御を受けずに実行てきるた
め、直接メモリアクセス制御と言われている。
タレジスタ６に取り込み、次いで主記憶４に格納するこ
とを行う。そのような処理は、起動されたＤＭＡＣ７か
、その後中央処理装置ｌの制御を受けずに実行てきるた
め、直接メモリアクセス制御と言われている。
第３図における周辺装置はシステムの構成によりプリン
タ装置・記憶装置など多種多様となり、複雑なものが多
くなった。またシーケンスコントローラから見て周辺装
置を色々変更することか出来る。そのためシーケンスコ
ントローラ内にＤＭＡＣ７か実行するプログラムを読書
き自在なメモ１７５（ＲＡＭ）に格納し、ＤＭＡＣ７か
その都度読出して周辺装置の制御を行っている。そのと
きＤＭＡＣ７は外部メモリ４からのプログラムをデータ
レジスタ６に一旦格納してから、内蔵ＲＡＭ５に格納し
ている。
タ装置・記憶装置など多種多様となり、複雑なものが多
くなった。またシーケンスコントローラから見て周辺装
置を色々変更することか出来る。そのためシーケンスコ
ントローラ内にＤＭＡＣ７か実行するプログラムを読書
き自在なメモ１７５（ＲＡＭ）に格納し、ＤＭＡＣ７か
その都度読出して周辺装置の制御を行っている。そのと
きＤＭＡＣ７は外部メモリ４からのプログラムをデータ
レジスタ６に一旦格納してから、内蔵ＲＡＭ５に格納し
ている。
第３図におけるＤＭＡＣ７の制御のため、リセット時或
いは電源投入時におけるメモリ５の初期化時に、中央処
理装置ｌが行う処理が益々多くなった。即ち、ＤＭＡＣ
７か実行するプログラムを周辺装置の種類を知った上で
ＲＡＭ５に格納する必要がある。周辺装置に対する処理
が複雑になる程、初期化しなければならないＲＡＭの格
納バイト数が多くなり、初期化のため長時間を要するよ
うになった。
いは電源投入時におけるメモリ５の初期化時に、中央処
理装置ｌが行う処理が益々多くなった。即ち、ＤＭＡＣ
７か実行するプログラムを周辺装置の種類を知った上で
ＲＡＭ５に格納する必要がある。周辺装置に対する処理
が複雑になる程、初期化しなければならないＲＡＭの格
納バイト数が多くなり、初期化のため長時間を要するよ
うになった。
本発明の目的は前述の欠点を改善し、外部記憶と周辺装
置間のデータ転送を実行するＤＭＡＣの初期化を簡易確
実に行うため、シーケンスコントローラ内のＲＡＭにプ
ログラムを格納するように構成したシーケンスコントロ
ーラの初期化方法を提供することにある。
置間のデータ転送を実行するＤＭＡＣの初期化を簡易確
実に行うため、シーケンスコントローラ内のＲＡＭにプ
ログラムを格納するように構成したシーケンスコントロ
ーラの初期化方法を提供することにある。
第１図は本発明の原理構成を示す図である。第１図にお
いて、ｌは中央処理装置、２はシーケンスコントローラ
、３は周辺装置、４は外部主記憶、５はＲＡＭ、５−１
はデータポート、６はデータレジスタ、７はＤＭＡＣ１
７−１はＤＭＡＣのチャネルを示す。
いて、ｌは中央処理装置、２はシーケンスコントローラ
、３は周辺装置、４は外部主記憶、５はＲＡＭ、５−１
はデータポート、６はデータレジスタ、７はＤＭＡＣ１
７−１はＤＭＡＣのチャネルを示す。
シーケンスコントローラ２が実行するプログラムを格納
する読書き自在なメモリＲＡＭ５と、外部主記憶４と周
辺装置３内のデータ転送を制御する直接メモリアクセス
制御装置ＤＭＡＣ７とを１チップにまとめたシーケンス
コントローラ２てあって、本発明は下記の構成としてい
る。即ち、前記ＤＭＡＣ７のチャネル７−１を、データ
転送用レジスタ６と前記ＲＡＭ５のデータポート５−１
とに切換接続が可能に構成し、外部主記憶４のプログラ
ムを前記ＲＡＭ５に転送格納する二とて構成する。
する読書き自在なメモリＲＡＭ５と、外部主記憶４と周
辺装置３内のデータ転送を制御する直接メモリアクセス
制御装置ＤＭＡＣ７とを１チップにまとめたシーケンス
コントローラ２てあって、本発明は下記の構成としてい
る。即ち、前記ＤＭＡＣ７のチャネル７−１を、データ
転送用レジスタ６と前記ＲＡＭ５のデータポート５−１
とに切換接続が可能に構成し、外部主記憶４のプログラ
ムを前記ＲＡＭ５に転送格納する二とて構成する。
シーケンスコントローラを初期化するとき、ＤＭＡＣ７
のチャネル７−１は、ＲＡＭ５のデータポート５−１と
接続するように切換えられる。そのため外部主記憶４内
に格納されていたプログラムは、シーケンスコントロー
ラ内のデータレジスタ６を介さずに、直接にＲＡＭ５に
格納される。次に中央処理装置ｌから直接メモリアクセ
スの動作指令か来たとき、ＤＭＡＣ７は外部主記憶４と
周辺装置３との間でデータ転送動作を制御する。
のチャネル７−１は、ＲＡＭ５のデータポート５−１と
接続するように切換えられる。そのため外部主記憶４内
に格納されていたプログラムは、シーケンスコントロー
ラ内のデータレジスタ６を介さずに、直接にＲＡＭ５に
格納される。次に中央処理装置ｌから直接メモリアクセ
スの動作指令か来たとき、ＤＭＡＣ７は外部主記憶４と
周辺装置３との間でデータ転送動作を制御する。
第２図は本発明の実施例の構成を示すブロック図である
。第２図において、２はシーケンスコントローラ、５は
ＲＡＭ、５−１はデータポート、６はデータ転送用レジ
スタ、７はＤＭＡＣ１７−１はチャネル、８は制御バス
、９はアドレスバス、１０はデータバス、１１はＲＡＭ
５のアドレスポインタ、Ｉ２は上限アドレス設定レジス
タ、１３はアドレス比較器、１４．２１はデータ要求モ
ード切換用レジスタ、１５はデータの並列・直列変換器
、１６はデータ要求ステータス発生部、１７はデータ要
求信号、１８はＲＡＭ５のアクセス信号、１９はデータ
レジスタ６のアクセス信号、２０は外部主記憶のアドレ
スポインタを示す。
。第２図において、２はシーケンスコントローラ、５は
ＲＡＭ、５−１はデータポート、６はデータ転送用レジ
スタ、７はＤＭＡＣ１７−１はチャネル、８は制御バス
、９はアドレスバス、１０はデータバス、１１はＲＡＭ
５のアドレスポインタ、Ｉ２は上限アドレス設定レジス
タ、１３はアドレス比較器、１４．２１はデータ要求モ
ード切換用レジスタ、１５はデータの並列・直列変換器
、１６はデータ要求ステータス発生部、１７はデータ要
求信号、１８はＲＡＭ５のアクセス信号、１９はデータ
レジスタ６のアクセス信号、２０は外部主記憶のアドレ
スポインタを示す。
第２図において、１１〜２１か示す部分は、５〜７か示
す部分の動作を下記のように援助開園している。
す部分の動作を下記のように援助開園している。
シーケンスコントローラ２か実施する動作プログラムを
格納するＲＡＭ５について、電源投入のときなと初期化
するときは、第２図には図示しない中央処理装置からの
制御で処理か開始される。
格納するＲＡＭ５について、電源投入のときなと初期化
するときは、第２図には図示しない中央処理装置からの
制御で処理か開始される。
即ち、
■ モード切換用レジスタ１４．２１をＲＡＭ５のプロ
グラムローディング・モードに設定する。
グラムローディング・モードに設定する。
■ アドレスポインタ１１にＲＡＭ５のロード最終アド
レスを設定する。
レスを設定する。
■ 上限アドレス設定レジスタ１２にＲＡＭ５のロート
最終アドレスを設定する。
最終アドレスを設定する。
■ 外部主記憶（図示せず）のアドレスポインタ２０に
、初期化用プログラムの格納されている外部主記憶のア
ドレスを設定する。
、初期化用プログラムの格納されている外部主記憶のア
ドレスを設定する。
■ 次にＤＭＡＣ７のチャネル７−１（ここでは読書き
制御部として示されている）に対し処理開始を指令する
と、データ要求ステータス発生部１６か、アドレス比較
器１３の出力を基準に、発生したデータ要求信号１７と
モード切換用レジスタ２１からの信号とにより、外部主
記憶に対し、データ読出しを開始する。このときアドレ
スポインタ２０のデータを使用する。
制御部として示されている）に対し処理開始を指令する
と、データ要求ステータス発生部１６か、アドレス比較
器１３の出力を基準に、発生したデータ要求信号１７と
モード切換用レジスタ２１からの信号とにより、外部主
記憶に対し、データ読出しを開始する。このときアドレ
スポインタ２０のデータを使用する。
■ 読出されたデータはデータバス１０を介してデータ
ポート５−１に書き込まれる。
ポート５−１に書き込まれる。
■ データポート５−１に格納されたデータは、ＲＡＭ
５内のアドレスポインタ１１か指定するアドレス以後に
書込まれる。その処理か進むときアドレスポインタ１１
の値か増加する。
５内のアドレスポインタ１１か指定するアドレス以後に
書込まれる。その処理か進むときアドレスポインタ１１
の値か増加する。
■ アドレスポインタ１１のアドレスか上限アドレスレ
ジスタ１２の設定値に等しくなるまで、前記データ要求
信号１７か発生し続けられて、ＤＭＡＣ７かそれに応答
し続ける。
ジスタ１２の設定値に等しくなるまで、前記データ要求
信号１７か発生し続けられて、ＤＭＡＣ７かそれに応答
し続ける。
以上で初期化処理か終了する。次に通常のＤＭＡを行う
ときは、 （イ） モート切換用レジスタ１４．２１をデータ転送
用モードに指定する。
ときは、 （イ） モート切換用レジスタ１４．２１をデータ転送
用モードに指定する。
（口’） ＤＭＡＣのアドレスポインタ２ｏには周辺
装置（図示せず）へ転送すべきデータの存在する外部主
記憶のアドレスを設定する。
装置（図示せず）へ転送すべきデータの存在する外部主
記憶のアドレスを設定する。
（ハ’） ＤＭＡＣの読書き制御部７−１に対し処理
開始を指令する。データ要求ステータス発生部１６はデ
ータ要求信号１７を発するから、読書き制御部７−１は
データ要求信号１７と、モード切換用レジスタ２１から
の信号とにより、外部主記憶からのデータをデータレジ
スタ７に書込みを行う。
開始を指令する。データ要求ステータス発生部１６はデ
ータ要求信号１７を発するから、読書き制御部７−１は
データ要求信号１７と、モード切換用レジスタ２１から
の信号とにより、外部主記憶からのデータをデータレジ
スタ７に書込みを行う。
（ニ） 次にデータレジスタ７のデータを並列・直列変
換器１５により直列データに変換して周辺装置へ転送す
る。
換器１５により直列データに変換して周辺装置へ転送す
る。
周辺装置からのデータを外部主記憶に転送するときは周
辺装置からの直列データを、変換器１５により並列デー
タに変換してデータレジスタ７に書込む。次いて外部主
記憶へ転送する。
辺装置からの直列データを、変換器１５により並列デー
タに変換してデータレジスタ７に書込む。次いて外部主
記憶へ転送する。
なお、ＲＡＭ５に書込んだ初期化プログラムについてチ
エツクを行うときは、モード切換用レジスタ２１を読出
しモードに設定し、ＲＡＭ５のデータをデータポート５
−１を介して読出し、外部主記憶に書込む。その後中央
処理装置がチエツクを行う。
エツクを行うときは、モード切換用レジスタ２１を読出
しモードに設定し、ＲＡＭ５のデータをデータポート５
−１を介して読出し、外部主記憶に書込む。その後中央
処理装置がチエツクを行う。
次にシステムをリセットしたとき、ＲＡＭ５の初期化を
自動処理するときは、ＲＡＭ５に対するアドレスポイン
タ１１の設定値を「零」、上限アドレス設定レジスタ１
２の設定値を初期化プログラムの上限値、外部主記憶の
アドレスポインタ２０は所定値に、またモード切換用レ
ジスタ１４．２１もプログラムローディングモードにプ
リセットを予めして置く。中央処理装置はリセット信号
によりＤＭＡＣ読書き制御部に処理開始を指令すれば、
前述のプリセット状態により処理か自動開始される。
自動処理するときは、ＲＡＭ５に対するアドレスポイン
タ１１の設定値を「零」、上限アドレス設定レジスタ１
２の設定値を初期化プログラムの上限値、外部主記憶の
アドレスポインタ２０は所定値に、またモード切換用レ
ジスタ１４．２１もプログラムローディングモードにプ
リセットを予めして置く。中央処理装置はリセット信号
によりＤＭＡＣ読書き制御部に処理開始を指令すれば、
前述のプリセット状態により処理か自動開始される。
このようにして本発明によれば、データ転送を実行する
ためのシーケンスコントローラの初期化について、中央
処理装置は処理開始を指令口とて良く、中央処理装置の
負荷か大いに軽減される。またＲＡＭ内にプログラムが
書込まれるまでの時間も、ＤＭＡ処理のため高速化でき
る。更に書込まれたプログラムについてチエツクするこ
とか必要となったときも、ＤＭＡ処理により転送してチ
エツクするから、短時間で判断できる。また、高速なプ
ログラムのロードか出来ることから、特別に高速な応答
処理を必要としない場合は、その都度、外部主記憶から
プログラムをロードして処理することか可能となり、多
種類の周辺装置に対し、初期化時に全てのプログラムを
ロードして置くことか不要である。そのためＲＡＭの容
量が小さくて済む。
ためのシーケンスコントローラの初期化について、中央
処理装置は処理開始を指令口とて良く、中央処理装置の
負荷か大いに軽減される。またＲＡＭ内にプログラムが
書込まれるまでの時間も、ＤＭＡ処理のため高速化でき
る。更に書込まれたプログラムについてチエツクするこ
とか必要となったときも、ＤＭＡ処理により転送してチ
エツクするから、短時間で判断できる。また、高速なプ
ログラムのロードか出来ることから、特別に高速な応答
処理を必要としない場合は、その都度、外部主記憶から
プログラムをロードして処理することか可能となり、多
種類の周辺装置に対し、初期化時に全てのプログラムを
ロードして置くことか不要である。そのためＲＡＭの容
量が小さくて済む。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示すプロ・ツク図、
第３図は従来のデータ処理システムのプロ・ツク図であ
る。 ２・−シーケンスコントローラ ４・・−外部主記憶 ５・・−ＲＡＭ ５−１・−・データポート ６−・・データ転送用レジスタ ７・・−ＤＭＡＣ ７−１−・・チャネル 本発明の原理構成図 ｖｌご 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐
る。 ２・−シーケンスコントローラ ４・・−外部主記憶 ５・・−ＲＡＭ ５−１・−・データポート ６−・・データ転送用レジスタ ７・・−ＤＭＡＣ ７−１−・・チャネル 本発明の原理構成図 ｖｌご 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐
Claims (1)
- 【特許請求の範囲】 I 、シーケンスコントローラ（２）が実行するプログ
ラムを格納する読書き自在なメモリ（ＲＡＭ）（５）と
、外部主記憶（４）と周辺装置（３）内のデータ転送を
制御する直接メモリアクセス制御装置（ＤＭＡＣ）（７
）とを１チップにまとめたシーケンスコントローラ（２
）であって、 前記ＤＭＡＣ（７）のチャネル（７−１）を、データ転
送用レジスタ（６）と前記ＲＡＭ（５）のデータポート
（５−１）とに切換接続が可能に構成し、 外部主記憶（４）のプログラムを前記ＲＡＭ（５）に転
送格納すること を特徴とするシーケンスコントローラの初期化方法。 II、請求項第１項記載のＤＭＡＣにおいて、チャネルを
ＲＡＭポート側に切換えて接続可能とした後、ＲＡＭの
自己初期化シーケンスを外部の中央処理装置により起動
させるように、或いはＤＭＡＣが自己起動するように構
成したことを特徴とするシーケンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113292A JPH0415730A (ja) | 1990-04-29 | 1990-04-29 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113292A JPH0415730A (ja) | 1990-04-29 | 1990-04-29 | シーケンスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415730A true JPH0415730A (ja) | 1992-01-21 |
Family
ID=14608492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113292A Pending JPH0415730A (ja) | 1990-04-29 | 1990-04-29 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419682B1 (ko) * | 1999-01-27 | 2004-02-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 액세스 제어 장치 및 액세스 방법 |
-
1990
- 1990-04-29 JP JP2113292A patent/JPH0415730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419682B1 (ko) * | 1999-01-27 | 2004-02-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 액세스 제어 장치 및 액세스 방법 |
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