WO2000045261A1 - Procede et dispositif de commande d'acces - Google Patents

Description

明 細 書 アクセス制御装置及びァクセス方法 技術分野

本発明は、 アクセス制御装置及ぴアクセス方法に関し、 特に、 CPU (Central Processing Unit) からメモリへのアクセスを制御するアクセス制御装置及びァク セス方法に関する。 背景技術

第 5図は、従来の情報処理装置の構成を一部示すプロック図で、 C P U 160又 は第 1及び第 2の処理回路 500、 510から DR AM (Dynamic Random Acce ss Memory) 120へのアクセスに関わる構成を示す。

第 5図に示された情報処理装置は、 CPU160と、 アクセスポート 140と、 DRAM120と、 パスアービタ 1 30と、 第 1及び第 2の処理回路 500, 51 0とを備える。 アクセスポート 140と、 DRAM120と、 バスアービタ 130 と、 第 1及び第 2の処理回路 500、 510とは、 LS I 1 10上に作製されてい るとする。

C P U 160は、 情報処理装置全体の動作を制御する。 D RAM 120は、 情報 処理装置の動作に関わる情報を書き込み、保持し、読み出す機能をもつメモリであ る。 パスアービタ 130は、 CPU160及び第 1及び第 2の処理回路 500、 5 10から DRAM 120へのアクセスが要求されると、優先度の高い要求からァク セスを許可する。 アクセスポート 140は、 CPU 160から出される DRAM1 20へのアクセス要求に関わる情報を書き込むためのレジスタを備え、アクセス要 求をバスアービタ 130へ伝える。 第 1及び第 2の処理回路 500、 510は、 任 意の処理回路であって、 2つとは限らない。

第 6図は、 アクセスポート 140の構成を示すブロック図である。 アクセスポー ト 140は、 さらに、 DRAMバイ トァドレス指定用レジスタ 141と、 DRAM ヮードデータ読み書き用レジスタ 142と、アクセスモード指定用レジスタ 143 とを備える。 アクセスモード指定用レジスタ 143は、 さらに、 DRAMアドレス 可変指定ビット 144と、 DRAMァドレス増加 Z減少指定ビット 145とを備え る。

DRAMバイ トァドレス指定用レジスタ 141は、 CPU 160がアクセスした い DRAMのァドレスを書き込むためのレジスタである。 DRAMヮードデータ読 み書き用レジスタ 142は、 DRAMパイトァドレス指定用レジスタ 141に書き 込まれたァドレスのデータ、あるいは DRAMバイトァドレス指定用レジスタ 14 1に書き込まれたァドレスに書き込むためのデータを保持する。アクセスモード指 定用レジスタ 143は、 DRAM120へのアクセスの仕方を指定する。 DRAM 了ドレス可変指定ビッ ト 144は、 DRAMバイ トァドレス指定用レジスタ 141 に書き込まれたァドレスを連続的に変化させるか否かを 1又は 0で指定する。 DR AMァドレス増加 Z減少指定ビット 145は、 DRAMバイトァドレス指定用レジ スタ 141に書き込まれたアドレスを連続的に増加させるの力、、減少させるのかを 1又は 0で指定する。

次に第 5図及ぴ第 6図を用いてアクセス動作について説明する。

CPU160が所定のァドレス、例えば 0 X 0500番地のデータを読み出した い場合、 DRAMアドレス可変指定ビッ ト 144に 0を書き込み、 DRAMバイト ァドレス指定用レジスタ 141に 0 x 0500番地を書き込む。 また、 CPU 16 0が、連続したァドレス、例えば、 0 x 0500番地〜 0 X 0508番地にァクセ スするならば、 DRAMアドレス可変指定ビッ ト 144に 1を書き込み、 DRAM ァドレス増加ノ減少指定ビット 145に 1を書き込み、 DRAMバイトァドレス指 定用レジスタ 141に 0 x 0500番地を書き込む。 また、 CPU 160力 O x 0508番地〜 0 X 0500番地のように減少方向に連続したァドレスにァクセ スするならば、 DRAMアドレス可変指定ビット 144に 1を書き込み、 DRAM ァドレス増加 Z減少指定ビット 145に 0を書き込み、 DRAMバイトァドレス指 定用レジスタ 141に 0 x 0508番地を書き込む。

CPU1 60はアクセスポート 140を経由してアクセス要求をパスアービタ 130に出す。第 1及ぴ第 2の処理回路 500, 510からも DRAM 120への アクセスを要求していれば、バスアービタ 130は、 CPU 160と第 1及び第 2 の処理回路 500, 510の要求とを比較して、優先度の高い要求にァドレスへの アクセスを許可する。 例えば、 CPU160の要求の優先度が高い場合、 バスァー ビタ 130は、 CPU160が要求するァドレスにアクセスし、 アクセスされたァ ドレスのデータは、 DRAMヮードデータ読み書き用レジスタ 142に読み出され る。 CPU 160は、 DRAMヮードデータ読み書き用レジスタ 142にアクセス すれば、 アクセス要求したアドレスのデータを読み出すことができる。 このとき、 DRAMァドレス可変ビット 144に 0が書き込まれていると、読み出しは終了す る。 DRAMァドレス可変ビット 144に 1が書き込まれていると、 DRAMバイ トァドレス指定用レジスタ 141に書き込まれたァドレスは DRAMァドレス増 加 Z減少指定ビット 145の指定に従いィンクリメント又はデクリメントされ、バ スアービタ 130を経由して、インクリメント又はデクリメントされたァドレスの データが DRAMヮードデータ読み書き用レジスタ 142に読み出される。

また、 C PU 160が DRAM120の所定のァドレスにデータを書き込みたい 場合、 CPU160は、 DRAMバイ トァドレス指定用レジスタ 141にァドレス を書き込んだ後、書き込みたいデータを D R AMヮードデータ読み書き用レジスタ 142に書き込む。バスアービタ 130を経由して、 CPU 160の要求するァド レスにアクセスすると、 DRAMヮードデータ読み書き用レジスタ 142に書き込 まれたデータが、 アクセスされたアドレスに書き込まれる。 CPU 160が連続し たァドレスにデータを書き込みたい場合は、上記で説明した DRAMァドレス可変 ビッ ト 144及び DRAMァドレス増加/減少指定ビット 145を用いて、 DRA Mバイ トァドレス指定用レジスタ 141のアドレスをインクリメント又はデクリ メントし、 その都度、書き込みたいデータを DRAMワードデータ読み書き用レジ スタ 142に書き込んでいけば、所望のァドレスにデータを連続的に書き込むこと ができる。

一方、 特開平 2— 253440号公報には、 ファームウェアを用いて、複数のレ ジスタファイルに書き込まれたタスクを切り替えながら実行する時分割マルチタ スク実行装置が開示されている。

C PU 1 60がアクセスポ—ト 140を介して DRAM 1 20にアクセスして いる途中で、 C P Uマルチタスク処理による複数のタスクや割り込み処理が D R A Ml 20へのアクセス要求を出すと、それまで実行されていたアクセスは中断され 、 CPUマルチタスク処理によるタスクや割り込み処理に合わせて、アクセスポー ト 140の各レジスタに保持されている情報が書き換えられる。

しかしながら、上記のような従来の技術による DRAM120へのアクセスシス テムでは、 中断されたアクセスが再開されても、途中で書き換えられたアドレスや データが何らかの原因で残り、 誤つた処理が実行されるという問題があつた。 例えば、 DRAMの 0 X 0500番地のデータを読み出すタスクを実行するため 、 C PU 160が DRAMァドレス可変指定ビット 144に 0を書き込み、 DRA Mバイトァドレス指定用レジスタ 141に 0 x 0500を書き込む。 ここで、 CP U 160が DRAMワードデータ読み書き用レジスタ 142を読み出す直前に、割 り込み処理が命令されると、 CPU 160は、 タスクを中断して、割り込み処理が 要求するァドレス、例えば 0 X 0800を DRAMパイトァドレス指定用レジスタ 141に書き込み、 DRAMヮ一ドデータ読み書き用レジスタ 142を読み出す。 割り込み処理が終了すると、 CPU160は中断されていたタスクを実行するが、 何らかの原因で、アドレス 0 X 0500番地のデータが、割り込み処理で読み出さ れた 0 X 0800番地のデータに置き変わることがある。

また、別の例としては、 DRAM120の 0 X 0500番地から + 2ずつ増える 方向に連続する番地 （0 x 0500、 0 x 0502、 0 x 0504、 · · ·） に所 望のデータを書き込むタスクを実行するため、 CPU 160が DRAMァドレス可 変指定ビッ ト 144に 1を、 D R AMァドレス増加/減少指定ビッ ト 145に 1を 、それぞれ書き込み、 DRAMバイトァドレス指定用レジスタ 141に 0 x 050 0を書き込み、 DRAMヮードデータ読み書き用レジスタ 142に所望のデータを 書き込む。 DRAMヮードデータ読み書き用レジスタ 142に書き込まれたデータ を 0 X 0500番地と 0 x 0502番地とに書き込んだ後、割り込み処理が命令さ れると、 CPU160はタスクを中断し、割り込み処理が要求するアドレス、 O x 0800を DRAMバイトァドレス指定用レジスタ 141に書き込み、 DRAMヮ 一ドデータ読み書き用レジスタ 142に読み出されている 0 x 0800番地のデ ータを読みだす。再び CPU 160がタスクを実行すると、 タスクは DRAMァド レス 0 x 0504番地に引続きデータを書き込むつもりでも、何らかの原因で 0 X 0802番地にデータを書き込むことがある。

上記のように、中断されたタスクが再開された時に誤ったァドレスやデータを処 理するという問題を回避するために、 CPU 160を制御するファームウェア側で 対策する手法がある。 例えば、 あるタスクを実行するために、 CPU160が DR AMァドレス可変指定ビット 144に 0を書き込み、 DRAMバイ トァドレス指定 用レジスタ 141に 0 X 0500を書き込む。 CPU160が DRAMヮードデー タ読み書き用レジスタ 142を読み出す直前に、割り込み処理が命令されると、 C PU 160は、 DRAMバイ トァドレス指定用レジスタ 141と、 DRAMヮード データ読み書き用レジスタ 142と、アクセスモード指定用レジスタ 143の各情 報を CPU 160配下のメモリ等に退避させる。 次に、 CPU 160は、 割り込み 処理が要求するァドレス、 0 X 0800を DRAMバイトァドレス指定用レジスタ 141に書き込み、 DRAMヮードデータ読み書き用レジスタ 142から 0 X 08 00のデータを読み出す。 CPU 160が中断されたタスクを再開すると、 CPU 160配下のメモリ等に βさせた各レジスタ値を元のレジスタに復帰させる。 以上のように、 CPUマルチタスク処理における複数のタスクや割り込み処理で タスクが中断されると、レジスタに書き込まれた情報を CPU 160配下のメモリ に退避させ、 中断されたタスクを再開するときに、退避させておいた情報をレジス タに復帰させると、 C P Uマルチタスク処理によるタスクゃ割り込み処理で用いた アドレスやデータがレジスタに残らず、 タスクを正常に実行できる。 し力 し、 上記 手法では、 CPU 160を制御するファームウェアの構造が複雑になり、 また、 タ スクの切り替わりが頻繁に起こると、アクセスポート 140内のレジスタを退避/ 復帰する回数が増え、 C PU処理負荷がさらに増大するという問題があった。 また、特開平 2— 253440号公報に開示されている時分割マルチタスク実行 装置では、ファームウェアにより各レジスタファイルに書き込まれたタスクの実行 が自動的に切り替えられ、レジスタフアイルの使用状況も C P Uが直接管理してい るので、 CPUの負担が増加する。

本発明は、上記の問題点を解決するためになされたものであり、 CPUマルチタ スク処理における複数のタスクや割り込み処理等によって中断されたタスクが再 開されたときに、誤ったアドレスにアクセスしなレ、機能をもったアクセス制御装置 を提供することを目的とし、 特に、 C P U処理負荷を抑え、 複雑なファームウェア の記述を必要としないアクセス制御装置を提供することを目的とするものである。 発明の開示

上記目的を達成するために、本発明に係るアクセス制御装置は、複数のタスクの 時分割処理と割り込み処理とを実行できる C P Uから所定のメモリへのアクセス を中継するアクセス制御装置であって、 C P Uからのアクセスに関する情報をァク セス毎に格納する複数のアクセスポートと、複数のアクセスポートの使用状況を管 理し、 使用状況を C P Uに通知する管理部と、 を備え、 C P Uは、 管理部から提供 される使用状況を基に、複数のアクセスポートのうちの未使用のものにアクセスに 関する情報を書き込む。

本発明に係るアクセス制御装置は、複数のアクセスポートを備えているので、 時 分割多重でタスクが実行されても、各タスクの情報は、別々のアクセスポートに書 き込まれているので、 アクセスするァドレスや、読み込んだり書き込んだりするデ ータを誤ることがないという効果が得られる。 さらに、退避機能を備えているがァ クセスポートが 1つの従来例よりも、 タスクの切り替わりの回数が減るので、効率 よくタスクを処理でき、 C P U処理負荷が減るという効果が得られる。

また、 本発明に係るアクセス制御装置は、 管理部がさらに、 複数のアクセスポ一 トがすべて使用されているときに、別のタスクあるいは割り込み処理が起動された 場合、該起動された別のタスクあるいは割り込み処理のァクセス要求に関する情報 を、任意の 1つのアクセスポートに格納できるよう、該任意の 1つのアクセスポー トに格納されている情報を退避させる退避領域と、上記任意の 1つのアクセスポー トに書き込まれた情報を退避領域に退避させ、退避領域に退避させた情報をァクセ スポートに復帰させる退避及び復帰手段と、 を備えることができる。

従って、アクセスポートの使用状況とアクセスポートに書き込まれた情報の退避 及び復帰を小規模の回路で制御できるので、 ファームゥエアの記述が単純になり、 C P Uの負荷を軽減することができるという有利な効果が得られる。 さらに、パン ク管理部が退避領域を備えているので、 アクセスポー卜がすべて使用中のときに、 割り込み処理があっても、 使用中のアクセスポートの 1つを退避領域に βさせ、 割り込み処理を実行できるという効果が得られる。

また、 本発明に係るアクセス制御装置は、 アクセスポートが、 各々、 C P Uがァ クセスしたいメモリのァドレスを指定するァドレス指定手段と、ァドレス指定手段 によって指定されたァドレスから読み出されたデータ、あるいはァドレス指定手段 によって指定されたァドレスに書き込むためのデータを一時的に保持する保持手 段と、ァドレス指定手段に指定されたァドレスをィンクリメントあるいはデクリメ ントするか否かを指定するァドレス可変指定手段と、 を備えることができる。 また、本発明に係るアクセス方法は、複数のタスクの時分割処理と割り込み処理 とを実行できる C P Uから、複数のアクセスポートと管理部とを有するアクセス制 御装置を介して、所定のメモリへアクセスするアクセス方法であって、記管理部が

、複数のアクセスポートの使用状況を認識し、 C P Uが、 管理部によって未使用で あると認識された任意の 1つのアクセスポートに、アクセスに関する情報を格納し 、 管理部が、 上記任意の 1つのアクセスポートへの格納が行われる際、 任意の 1つ のアクセスポートの使用状況として使用中であることを管理部に記録し、管理部が

、 格納された情報に基づいて、 メモリへのアクセスを行わしめ、 管理部が、 ァクセ スが終了したのち、任意の 1つのアクセスポートの使用状況として待機中であるこ とを管理部に記録する。

本発明に係るアクセス方法は、複数のアクセスポートを用いているので、 時分割 多重でタスクが実行されても、各タスクの情報は、別々のアクセスポートに書き込 まれているので、 アクセスするァドレスや、読み込んだり書き込んだりするデータ を誤ることがないという効果が得られる。 さらに、退避機能を備えているがァクセ スポートが 1つの従来例よりも、 タスクの切り替わりの回数が減るので、効率よく タスクを処理でき、 C P U処理負荷が減るという効果が得られる。

また、 本発明係るアクセス方法は、 管理部が、複数のアクセスポートがすべて使 用中であると認識すると、任意の 1つのアクセスポートに格納されている情報を管 理部に退避させ、 C P Uは、 アクセスに関する情報を任意の 1つのアクセスポート に格納し、 管理部は、 格納された情報に基づいて、 メモリへアクセスし、 管理部は 、 アクセスが終了したのち、管理部に退避させられた情報を任意の 1つのアクセス ポートに復帰させ、 上記管理部は、 復帰した情報に基づいたアクセスを再開する、 こともできる。

従って、アクセスポートの使用状況とアクセスポートに書き込まれた情報の退避 及び復帰を小規模の回路で制御できるので、 ファームウェアの記述が単純になり、 C P Uの負荷を軽減することができるという有利な効果が得られる。 さらに、バン ク管理部が退避領域を備えているので、 アクセスポートがすべて使用中のときに、 割り込み処理があっても、使用中のアクセスポートの 1つを管理部に退避させ、割 り込み処理を実行できるという効果が得られる。 図面の簡単な説明

第 1図は、本発明の実施の形態によるアクセス制御装置の構成の概略を示すプロ ック図である。

第 2図は、 第 1、 第 2、 及び第 3のアクセスポート 1、 2、 3の各々に共通する 構成を示すプロック図である。

第 3図は、 バンク管理部 5の構成を示すブロック図である。

第 4図は、本実施の形態によるアクセス方法の動作を概略的に示すフローチヤ一 トである。

第 5図は、 従来のアクセス制御装置の構成を概略して示すプロック図である。 第 6図は、 従来のアクセスポート 1 4 0の構成を示すブロック図である。

発明を実施するための最良の形態

以下、本発明の実施の形態によるアクセス制御装置について、 図面を参照しなが ら説明する。

第 1図は、本実施の形態によるアクセス制御装置に相当する回路、すなわちァク セス制御回路 1 0を備えた情報処理装置の構成を概略して示すブロック図である。 情報処理装置は、 C P U 1 6と、 アクセス制御回路 1 0と、 D R AM 1 2と、 バス アービタ 1 3と、 第 1及び第 2の処理回路 5 0、 5 1とを備える。 アクセス制御回 路 1 0と、 D R AM 1 2と、 バスアービタ 1 3と、 第 1及び第 2の処理回路 5 0、 5 1とは、 L S I 1 1上に作製されている。 アクセス制御回路 1 0は、 さらに、 第 1〜第 3のアクセスポート 1、 2、 3と、 管理部すなわちバンク管理部 5とを備え る。

CPU16は、 情報処理装置全体の動作を制御する。 D RAMI 2は、 情報処理 装置の動作に関わる情報を書き込み、 保持し、 読み出す機能をもつメモリである。 バスアービタ 130は、 CPU16及ぴ第 1及び第 2の処理回路 50、 51力 ら D RAMI 2へのアクセスを要求されると、優先度の高い要求にァドレスへのァクセ スを許可する。 第 1〜第 3のアクセスポート 1、 2、 3は、 CPU 16から DRA Ml 2へのアクセスに必要な情報を格納するためのレジスタを備え、アクセス要求 をバスアービタ 1 3へ伝える。バンク管理部 5は、 第 1〜第 3のアクセスポート 1 、 2、 3の使用状況を管理し、 使用状況を CPU 16に通知する。 さらに、 CPU 16のコマンドに従い、第 1のアクセスポート 21に書き込まれた情報を退避させ る退避領域と、退 域へ情報を退避させ、退避させた情報をアクセスポートに復 帰させる退避及び復帰手段を備える。

第 2図は、 第 1〜第 3のアクセスポート 1、 2、 3の各々に共通する構成を示す ブロック図である。 第 1〜第 3のアクセスポート 1、 2、 3は、 さらに、 DRAM バイ トァドレス指定用レジスタ 21と、 DRAMヮ一ドデータ読み書き用レジスタ 22と、 アクセスモード指定用レジスタ 23とを備える。 アクセスモード指定用レ ジスタ 23は、 さらに、 DRAMバイトアドレス指定用レジスタ 21に指定された ァドレスをインクリメントあるいはデクリメントするか否かを指定するァドレス 可変指定手段として、 D R AMァドレス可変指定ビット 24と、 D R AMァドレス 増加/減少指定ビット 25とを備える。

DRAMバイ トァドレス指定用レジスタ 21は、 CPU 16がアクセスしたい D RAMァドレスを指定するァドレス指定手段である。 DRAMヮードデータ読み書 き用レジスタ 22は、 DRAMパイトァドレス指定用レジスタ 21に格納されたァ ドレスから読み出したデータ、あるいは DRAMバイ トアドレス指定用レジスタ 2 1に格納されたァドレスに書き込むためのデータを一時的に保持する保持手段で ある。 アクセスモード指定用レジスタ 23は、 DRAM12へのアクセスの仕方を 指定する。 DRAMァドレス可変指定ビッ ト 24は、 DRAMバイ トァドレス指定 用レジスタ 21に書き込まれたァドレスを連続的に変化させるか否かを 1又は 0 で指定する。 DRAMァドレス増加 Z減少指定ビット 25は、番号が増える方向に ァドレスを変化させるの力 \減る方向にァドレスを変化させるのかを 1又は 0で指 定する。

例えば、 CPU 16が DRAM 1 2の 0 x 0500〜 0 x 0508番地に連続し てアクセスしたい場合、 DRAMアドレス可変指定ビット 24に 1を書き込み、 D RAMァドレス増加/減少指定ビット 25に 1を書き込み、 DRAMバイトァドレ ス指定用レジスタ 21に 0 x 0500を書き込むと、 DRAMヮードデータ読み書 き用レジスタ 22に 0 x 0500〜 0 x 0508番地のデータが読み込まれる。ま た、 アクセスしたい番地が 0 X 0508〜 0x 0500番地ならば、 DRAMァド レス可変指定ビッ ト 24に 1を書き込み、 DRAMァドレス増加 Z減少指定ビッ ト 25に 0を書き込み、 DRAMバイトァドレス指定用レジスタ 21に 0 x 0508 を書き込む。 また、 アクセスしたい番地が 0 X 0508番地ならば、 DRAMアド レス可変指定ビッ ト 24に 0を書き込み、 DRAMバイ トァドレス指定用レジスタ 21に 0 x 0508を書き込む。 なお、 連続するデータの個数、 あるいは連続する データの最終データのアドレスをアクセスモード指定用レジスタ 23で指定でき るようにしておくとよレ、。 DRAMァドレス増加 Z減少指定ビット 25によってィ ンクリメント又はデクリメントされる値は、 予め決められている数値である。 第 3図は、 バンク管理部 5の構成を示すブロック図である。 バンク管理部 5は、 DRAMバイ トァドレス退避用レジスタ 26と、 DRAMヮードデータ退避用レジ スタ 27と、 アクセスモード退避用レジスタ 28と、 バンク管理用レジスタ 31と を備える。

DRAMバイ トァドレス退避用レジスタ 26は、第 1のアクセスポート 1の DR AMバイ トァドレス指定用レジスタ 21の値を一時的に格納しておく領域すなわ ちレジスタである。 DRAMヮードデータ退避用レジスタ 27は、第 1のアクセス ポート 1の DRAMヮードデータ読み書き用レジスタ 22の値を一時的に格納し ておくレジスタである。 アクセスモード退避用レジスタ 28は、第 1のアクセスポ ート 1のアクセスモード指定用レジスタ 23の値を一時的に格納しておくレジス タであり、 DRAMァドレス可変指定退避用ビット 29と DRAMァドレス増加ノ 減少指定退避用ビット 30とを備える。 バンク管理用レジスタ 31は、 3つのァク セスポート 1、 2、 3の使用状況を管理し、 CPU 16に対して通知する。

バンク管理部レジスタ 31は、 さらに、第 1のアクセスポート使用状況フラグ 3

2、第 2のアクセスポート使用状況フラグ 33、第 3のアクセスポート使用状況フ ラグ 34、 及び優先アクセス指定ビット 35を備える。 例えば、 第 1のアクセスポ ート使用状況フラグ 32が 0の時は、第 1のアクセスポート 1が待機中であること を意味し、第 1のアクセスポート使用状況フラグ 32力 の時は、第 1のアクセス ポート 1は使用中であることを意味する。第 2のアクセスポート使用状況フラグ 3

3、第 3のアクセスポート使用状況フラグ 34についても同様である。優先ァクセ ス指定ビット 35は、第 1のアクセスポートにある各レジスタの情報の と復帰 を指定する。 例えば CPU 16が優先アクセス指定ビット 35に 1を書き込むと、 第 1のアクセスポ一ト 1の DRAMパイ トァドレス指定用レジスタ 21にある情 報は DRAMバイ トァドレス退避用レジスタ 26に、 DRAMヮ一ドデータ読み書 き用レジスタ 22にある情報は DRAMワードデータ退避用レジスタ 27に、ァク セスモード指定用レジスタ 23にある情報はアクセスモード退避用レジスタ 28 に、 退避する。 また、 優先アクセス指定ビット 35に CPU 16が 0を書き込むと 、 DRAMバイトァドレス退避用レジスタ 26にある情報は第 1のアクセスポート 1の DRAMバイ トァドレス指定用レジスタ 21に、 DRAMヮードデータ退避用 レジスタ 27にある情報は DRAMヮードデータ読み書き用レジスタ 22に、ァク セスモ一ド退避用レジスタ 28にある情報はアクセスモード指定用レジスタ 23 に、 復帰する。

第 4図は、本実施の形態によるァクセス方法の動作を概略的に示すフローチャー トである。第 1図及び第 4図を用いて、本実施の形態によるアクセス方法について 説明する。

タスクが発生すると、 CPU 16は、 バンク管理部 5にアクセスポート （1、 2 、 3) の使用状況を問い合わせ、 未使用のアクセスポートがある力、否かを認識する (ステップ S 1) 。

未使用のアクセスポートがある場合、 ステップ S 3にすすみ、 CPU 16は、未 使用のアクセスポートにタスクのアクセス情報を格納する。このときバンク管理部 5は、 使用中になったアクセスポートの使用状況フラグ （32、 33、 又は 34) を使用中にする。 続いて、 CPU 16は、 バスアービタ 13を介して DRAM12 の所望のアドレスにアクセスする （ステップ S 4) 。

アクセス動作が終了すると、バンク管理部 5は、使用中であったアクセスポート の使用状況フラグを待機中にし、 アクセスポートを解放する （ステップ S 5) 。 一方、 ステップ S 1で未使用のアクセスポートが認識されなかった場合、 ステツ プ S 10にすすみ、任意の 1つのアクセスポート （第 1図では第 1のアクセスポー ト 1) の情報をバンク管理部 5内に退避させる。

続いて、 CPU16は、情報が退避させられて空きとなったアクセスポートに発 生したタスクのアクセス情報を格納し （ステップ S 1 1) 、 DRAM12へのァク セスを実行する （ステップ S 12) 。

ステップ S 12のアクセスが終了すると、ステップ S 10で退避させられた情報 、 元のアクセスポートに復帰し （ステップ S 13) 、 退避させられた情報のァク セスを再開する （ステップ S 14) 。 再開されたアクセスが終了するとステップ S 5と同様アクセスポートを解放する。

第 4図の動作を、 第 1図、 第 2図、 及ぴ第 3図を用いて、 具体例を挙げながらさ らに説明する。 まず、 CPU 16を制御するファームウェアがマルチタスク処理を 行ない、 第 1、 第 2、 及び第 3のタスクが時分割多重で実行される状況下での DR AMI 2へのアクセスする場合の例について説明する。

第 1のタスクは、 DRAM 12の 0 X 0400番地から 1番地おきに 0 x 040 E番地までのアドレスにあるデータの読み込みを指示し、第 2のタスクは、 DRA M1 2の 0 x 0800番地から 1番地おきに減る方向に 0 x 07 F 6番地までの ァドレスにデータの書き込みを指示し、第 3のタスクは、 DRAM12の 0 X 10 00、 0 x 1002、 0 x 1004番地のァドレスにデータの書き込みを指示する と仮定する。 タスクは、 第 1、 第 2、 第 3の順序で実行され、 3つのアクセスポー トは、 第 1、 第 2、 第 3の順序で使用されるとする。 また、 DRAMアドレス可変 指定ビット 24に 1が書き込まれた場合、ァドレスは 2つずつ変化するものとする まず、第 1のタスクは、パンク管理部 5のバンク管理用レジスタ 31を読みとり 、 すべてのアクセスポートが使用可能であることを認識する。 第 1のタスクは、 第 1のアクセスポート使用状況フラグ 32に 1を書き込むことによって、第 1のァク セスポートが使用中になったことを記録し、次に、第 1のアクセスポート 1の DR AMアドレス可変指定ビット 24に 1を、 D R AMァドレス増加/減少指定ビッ ト に 1をそれぞれ書き込み、 DRAMバイトアドレス指定用レジスタに 21に 0 x 0 400を書き込み、 DRAMヮードデータ読み書き用レジスタ 22に所望のァドレ スのデータを読みだして、所望のデータを得る。第 1のタスクが 0 x 040◦番地 、 O x 0402番地、 0 X 0404番地のデータを読みとつたときに、 第 2のタス クに制御が移ると、 第 1のタスクは一時中断される。

第 2のタスクは、バンク管理用レジスタ 31を読みとり、第 2及び第 3のァクセ スポート 2、 3が使用可能であることを認識する。 第 2のタスクは、 第 2のァクセ スポート使用状況フラグ 33に 1を書き込んだ後、第 2のアクセスポート 2の DR AMァドレス可変指定ビット 24に 1を、 DRAMァドレス増加/減少指定ビット 25に 0をそれぞれ書き込み、 DRAMバイトアドレス指定用レジスタ 21に O x 0800を書き込み、 DRAMヮードデータ読み書き用レジスタ 22にデータを書 き込むと、 DRAMヮードデータ読み書き用レジスタ 22に書き込まれたデータが DRAM12の所望の番地に書き込まれる。第 2のタスクが 0 x 0800番地と 0 X 07 FE番地にデータを書き込んだときに、第 3のタスクに制御が移ると、第 2 のタスクは一時中断される。

第 3のタスクは、バンク管理用レジスタ 31を読みとり、第 3のアクセスポート が使用可能であることを認識する。第 3のタスクは、第 3のアクセスポート使用状 況フラグ 34に 1を書き込んだ後、第 3のアクセスポート 3の DRAMァドレス可 変指定ビット 24に 1を、 DRAMァドレス増加/減少指定ビット 25に 1をそれ ぞれ書き込み、 DRAMバイ トァドレス指定用レジスタ 21に 0 x 1000を書き 込み、 DRAMワードデータ読み書き用レジスタ 22にデータを書き込むと、 DR AMヮ一ドデータ読み書き用レジスタ 22に書き込まれたデータが DRAM 1 2 の所望の番地に書き込まれる。 0 x 1000番地と 0 x 1002番地にデータが書 き込まれたときに、第 3のタスクから第 1のタスクに制御が移ると、第 3のタスク は一時中断される。

第 1のタスクは、 0 X 0406番地から読み出しを再開し、 0 x 0408番地、 0 x 04 OA番地、 0 x 040 C番地、 0 x 040 E番地のデータを読み取って、 データの読みとりを終了する。続いて、第 1のアクセスポート使用状況フラグ 32 に 0を書き込むことで、第 1のアクセスポートが待機中になったことを記録し、第 1のアクセスポート 1を解放する。

次に、 第 2のタスクに制御が移り、 第 2のタスクは、 第 2のアクセスポート 2の DRAMワードデータ読み書き用レジスタ 22に残りのデータ、つまり 0 X 07F C番地、 0 x 07 F A番地、 0 X 07 F 8番地、 0 x 07 F 6番地に書き込むため のデータを書き込む。 DRAMヮードデータ読み書き用レジスタ 22に書き込まれ たデータが D R AM 12の所望の番地に書き込まれると、第 2のタスクによるデー タの書き込みは終了する。続いて、第 2のアクセスポート使用状況フラグ 33に 0 を書き込み、 第 2のアクセスポート 2を解放する。

次に、 第 3のタスクに制御が移り、 第 3のタスクは、 第 3のアクセスポート 3の DRAMワードデータ読み書き用レジスタ 22に残りのデータ、 つまり、 0 x 10 04番地に書き込むためのデータを書き込む。 DRAMヮードデータ読み書き用レ ジスタ 22に書き込まれたデータが DRAM 1 2の 0 X 1004番地に書き込ま れると、 第 3のタスクによるデータの書き込みは終了する。 続いて、 第 3のァクセ スポート使用状況フラグ 34に 0を書き込み、第 3のアクセスポート 3を解放する 次に、 第 1図、 第 2図、 及び第 3図を用いて、 CPU16を制御するファームゥ エアがマルチタスク処理を行なレ、、 第 1、 第 2、 及び第 3のタスクが時分割多重で 実行される状況下で、 第 1、 第 2、 及び第 3のタスクが、 それぞれ第 1、 第 2、 及 ぴ第 3のアクセスポート 1、 2、 3を使用している途中で、 割り込み処理 Dが起動 し、 DRAM1 2にアクセスしょうとした場合の例について説明する。

割り込み処理 Dは、バンク管理用レジスタ 31を読みとつて、 3つのアクセスポ ートが全て使用中であることを認識し、優先アクセス指定ビット 35に 1を書き込 む。優先アクセス指定ビット 35の指定を受けて、第 1のアクセスポ一ト 1の各レ ジスタ 21、 22、 23に書き込まれた情報は、バンク管理部 5の対応する退避用 レジスタ 26、 27、 28にそれぞれ退避する。 割り込み処理 Dは、 空になった第 1のアクセスポート 1を用いて、 DRAM12にアクセスし、 アクセスが終了する と、優先アクセス指定ビット 35に 0を書き込む。優先アクセス指定ビット 35の 指定を受けて、 バンク管理部 5の各退避用レジスタ 26、 27、 28に退避した情 報は、 第 1のアクセスポート 1の対応するレジスタ 21、 22、 23にそれぞれ復 帰する。

以上説明したように、本実施の形態によれば、複数のアクセスポートを用いるた め、 時分割多重でタスクが実行されても、 各タスクの情報は、別々のアクセスポー トに書き込まれているので、アクセスするァドレスや、読み込んだり書き込んだり するデータを誤ることがないという効果が得られる。

さらに、本実施の形態によるアクセス制御装置は、 上記説明のように、 アクセス 制御回路 10として、 DRAM12のある LS I 1 1上に設けられているが、ァク セス制御回路 10は、上述したように、複雑な構成を必要としないので、小規模な 回路で作製できる。

また、アクセス制御回路 10が、 CPU 16の DRAM12へのアクセスを直接 管理するので、ファームウェアで DRAMへのアクセスを制御する特開平 2— 25 3440号公報の装置に比べて、 ファームウェアの記述が単純になり、 CPU処理 の負荷が軽減される。

また、アクセスポートが複数あるので、退避機能を備えているがアクセスポート が 1つの従来例よりも、 タスクの切り替わりの回数が減り、故に効率よくタスクを 処理でき、 CPU処理負荷が減る。

さらに、アクセス制御回路 10は退避用レジスタを備えているので、 アクセスポ 一卜がすべて使用中のときに、割り込み処理があっても、使用中のアクセスポート の 1つを退避用レジスタに退避させ、割り込み処理を実行することができる。従つ て、 CPUに退避用レジスタを備えた従来例に比べ、 CPU処理の負荷を軽減でき る。

本実施の形態では、 CPU 16が DRAM12にアクセスする場合について説明 したが、 DRAM以外のメモリ、 例えば SRAMや ROMであってもよい。 なお、 R OMは、 読み出し専用メモリなので、 上記のアクセス制御回路 1 0のデ ータを読み込む機能を備えたアクセス制御装置を用いればよい。

また、 本実施の形態では、 アクセスポートを 3つと、任意の 1つのアクセスポー トに格納された情報を退避させるための領域すなわち退避用レジスタを 1つと、を 備えたアクセス制御装置について説明したが、 アクセスポートの数と、退避用レジ スタの数とは、本実施の形態で説明した数に限定されるものでなく、 アクセス制御 装置の用途に合わせて適宜決めればよい。 産業上の利用可能性

C P U (Central Processing Unit ) からメモリへのアクセスする装置すべてに 適用可能である。

Claims

請 求 の 範 囲 1 . 複数のタスクの時分割処理と割り込み処理とを実行できる C P Uから所定 のメモリへのアクセスを中継するアクセス制御装置であって、

上記 C P Uからのアクセスに関する情報をアクセス毎に格納する複数のァクセ スポートと、

上記複数のァクセスポートの使用状況を管理し、上記使用状況を上記 C P Uに通 知する管理部と、

を備え、

上記 C P Uは、上記管理部から提供される使用状況を基に、上記複数のアクセス ポートのうち未使用のものに、 上記アクセスに関する情報を書き込む、 ことを特徴とするアクセス制御装置。

2 . 請求の範囲第 1項記載のアクセス制御装置において、

上記管理部はさらに、

上記複数のアクセスポートがすべて使用されているときに、別のタスクあるいは 割り込み処理が起動された場合、該起動された別のタスクあるいは割り込み処理の アクセス要求に関する情報を、任意の 1つのアクセスポートに格納できるよう、該 任意の 1つのアクセスポートに格納されている情報を ii¾させる退 域と、 上記任意の 1つのアクセスポートに書き込まれた情報を上記退避領域に退避さ せ、該退避領域に させた情報をアクセスポートに復帰させる退避及び復帰手段 と、

を備えることを特徴とするアクセス制御装置。

3 . 請求の範囲第 1項又は第 2項記載のアクセス制御装置において、 上記アクセスポートは、 各々、

上記 C P Uがアクセスしたい上記メモリのァドレスを指定するァドレス指定手 段と、

上記ァドレス指定手段によって指定されたァドレスから読み出されたデータ、あ るいは上記ァドレス指定手段によって指定されたァドレスに書き込むためのデー タを一時的に保持する保持手段と、 上記ァドレス指定手段に指定されたァドレスをィンクリメントあるいはデクリ メントするか否かを指定するァドレス可変指定手段と、

を備えることを特徴とするアクセス制御装置。

4 . 複数のタスクの時分割処理と割り込み処理とを実行できる C P Uから、 複 数のアクセスポートと管理部とを有するアクセス制御装置を介して、所定のメモリ へアクセスするアクセス方法であって、

上記管理部は、 上記複数のアクセスポートの使用状況を認識し、

上記 C P Uは、上記管理部によつて未使用であると認識された任意の 1つのァク セスポートに、 アクセスに関する情報を格納し、

上記管理部は、上記任意の 1つのアクセスポートへの格納が行われる際、上記任 意の 1つのアクセスポートの使用状況として使用中であることを上記管理部に記 録し、

上記管理部は、格納された情報に基づいて、上記メモリへのアクセスを行わしめ 上記管理部は、上記アクセスが終了したのち、上記任意の 1つのアクセスポート の使用状況として待機中であることを上記管理部に記録する、

ことを特徴とするアクセス方法。

5 . 請求の範囲第 4項記載のアクセス方法において、

上記管理部は、 上記複数のアクセスポートがすべて使用中であると認識すると、 任意の 1つのアクセスポートに格納されている情報を上記管理部に退避させ、 上記 C P Uは、アクセスに関する情報を上記任意の 1つのアクセスポートに格納 し、

上記管理部は、 格納された情報に基づいて、 上記メモリへアクセスし、 上記管理部は、上記アクセスが終了したのち、上記管理部に退避させられた情報 を上記任意の 1つのアクセスポートに復帰させ、

上記管理部は、 復帰した情報に基づいたアクセスを再開する、

ことを含むことを特徴とするアクセス方法。