JP2000003307A

JP2000003307A - メモリ制御装置及び制御方法

Info

Publication number: JP2000003307A
Application number: JP10164620A
Authority: JP
Inventors: Yuji Miyashita; 裕治宮下
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 2000-01-07

Abstract

(57)【要約】【課題】フラッシュメモリを１個有する装置において
フラッシュメモリへの書き戻し処理中であっても、ＣＰ
Ｕの動作をストップさせることがないメモリ制御装置及
び制御方法の提供。【解決手段】ＲＡＭ６から書き換えＲＡＭ１２にデー
タ転送するときはバスセレクタ７を接続しバスセレクタ
９を切断するが、書き換えＲＡＭ１２からフラッシュメ
モリ８へデータ転送するときはバスセレクタ７を切断し
バスセレクタ９を接続する。即ち、書き換えＲＡＭ１２
からフラッシュメモリ８へデータ転送（データ書き戻
し）中にＣＰＵ１はＲＡＭ６をアクセスする等の処理を
実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御装置及び
制御方法に関し、特にフラッシュメモリの制御装置及び
制御方法に関する。

【０００２】

【従来の技術】この種のメモリ制御装置の一例が特開平
８−１２９５０９号公報に開示されている。図８は特開
平８−１２９５０９号公報開示のメモリ制御装置の構成
図、図９はアドレス変換マップの構成を示す模式説明
図、図１０〜図１３はこの従来例の動作を示すフローチ
ャートである。

【０００３】図８において２６は、アドレス変換器１５
において主に使用されるアドレス変換マップである。ア
ドレス変換マップ２６には、読書き可能なフラッシュメ
モリ１３および２３に設定されたブロックとの対応関係
がそれぞれ記憶できる。

【０００４】このアドレス変換マップ２６は、図９に示
すように、フラッシュメモリ１３、２３の任意のブロッ
クを読書き可能なＲＡＭ１４上の任意のブロックに対応
づけることが可能である。

【０００５】そのため、書き換えの必要のあるフラッシ
ュメモリのブロックのみをアドレス変換マップ２６に登
録することができ、フラッシュメモリ１３、２３と同容
量のＲＡＭを用意する必要がなく、ＲＡＭ１４の容量を
節約することができる。なお、これらのメモリ上のブロ
ックは、予め定められた大きさに区切られている。

【０００６】図９の例では、フラッシュメモリ１３の第
４ブロックを、ＲＡＭ１４の第５ブロックへマッピング
するようにアドレス変換マップ２６の４番目の場所にマ
ッピング情報が記憶されている。

【０００７】アドレス変換マップ２６においては、その
マッピング情報を予め不揮発性の記憶素子に記憶してお
くことで、装置の起動時にフラッシュメモリ１３、２３
のうち必要なブロックをＲＡＭ１４に転送することがで
きる。

【０００８】また、マッピング情報を書き換え可能な素
子に記憶しておくことで、動作中にブロックのマッピン
グ情報を変更したり、フラッシュメモリのあるブロック
の動作不良を検出した場合に、フラッシュメモリ内に用
意された代替ブロックにマッピングし直すことが可能と
なる。

【０００９】さて、装置の初期化が終了し、動作し出す
ときに、アドレス変換器１５が機能するようにしておく
と、すなわち図１２の示すように、初期化の処理を終え
たなら（ステップＳ１７１）、アドレス変換マップ２６
のマッピング情報に従ってフラッシュメモリ１３、２３
からＲＡＭ１４に記憶内容を転送し（ステップＳ１７
２）、それ以後のアドレスマッピングを行うと、フラッ
シュメモリ１３、２３をアクセスする代わりにＲＡＭ１
４をアクセスする（ステップＳ１７３）ことができる。

【００１０】アドレス変換器１５のアドレス変換の動作
手順を図１０のフローチャートに示す。ステップＳ９１
にてアドレス変換マップ２６を検索し、アクセスされた
アドレス（Ａ−ａ）を含むフラッシュメモリのブロック
（Ｂ−ａ）がアドレス変換マップに登録されているかど
うか調べる。

【００１１】アクセスされたアドレス（Ａ−ａ）を含む
ブロック（Ｂ−ａ）がアドレス変換マップに登録されて
いたならば、ステップＳ９２へ進んでアドレス変換を行
い、そうでなければアドレス（Ａ−ａ）の変換を行わな
い。

【００１２】変換を行わない場合、フラッシュメモリ１
３、２３上のブロック（Ｂ−ａ）が直接アクセスされ
る。

【００１３】次に、ステップＳ９２ではステップＳ９１
において、アクセスされたアドレス（Ａ−ａ）を含むフ
ラッシュメモリのブロック（Ｂ−ａ）がアドレス変換マ
ップに登録されていたならば、登録されたマッピング情
報を使ってＲＡＭ１４上の対応するアドレス（Ａ−ｂ）
をアクセスするようにアドレス（Ａ−ａ）を変換する。

【００１４】このように、アドレス変換マップをつかっ
て、実際にアクセスする素子を切り換える。その結果、
ＣＰＵ１１からフラッシュメモリ１３、２３をアクセス
しても、そのアドレスがアドレス変換マップ２６に登録
されているブロックに含まれているならば、実際にはＲ
ＡＭ１４の対応するブロックにアクセスすることにな
る。

【００１５】そのため、メモリの書き換えの際にフラッ
シュメモリを直接アクセスしないように、書き換えの可
能性のあるフラッシュメモリのブロックは全てアドレス
変換マップに登録しておけば、フラッシュメモリを書き
換えるための特別な手順を用いなくとも、通常のＲＡＭ
として書き換えることができる。

【００１６】また、フラッシュメモリを書き換えようと
すると、書き換えようとしたブロックのアドレス変換マ
ップを更新してそのブロックを対応するＲＡＭ上のブロ
ックに転送し、アドレスを変換する処理を行うことで、
フラッシュメモリをあたかも通常のＲＡＭのごとく利用
できる。アドレス変換器１５によるアドレス変換の手順
を図１３に示した。

【００１７】図１３において、まずアドレスが指定され
ると（ステップＳ１８１）、そのアドレスがフラッシュ
メモリを示すものか判定する（ステップＳ１８２）。

【００１８】そうでなければアドレス変換は行わず、そ
うであれば、指定されたアドレスを含むブロックがアド
レス変換マップ２６に登録されているか判定する（ステ
ップＳ１８３）。

【００１９】既に登録されていればそのマップ情報を用
いてアドレスを変換し（ステップＳ１８６）、ＲＡＭ１
４にアクセスする。

【００２０】登録されていない場合、メモリへのアクセ
スが書き込みか判定し（ステップＳ１８４）、書き込み
であればアクセスされたアドレスを含むフラッシュメモ
リ１３、２３のブロックと、ＲＡＭ１４の空きブロック
とを対応付けたマッピング情報をアドレス変換マップ２
６に登録する（ステップＳ１８５）。

【００２１】このようにして、予めマッピング情報を登
録しておくのではなく、動的に追加していく手法を取る
こともできる。このようにすることで、アドレス変換マ
ップに登録されていないフラッシュメモリのブロックが
アクセスされた場合でも柔軟に対応できる。

【００２２】また、フラッシュメモリを書き換えようと
した場合にアドレス変換マップにそのブロックの情報が
登録されていなければエラーとして処理しても良い。こ
のようにすれば、書き換えてはならないフラッシュメモ
リの内容を書き換えてしまうことを防止することができ
る。

【００２３】以上のようにすることで、フラッシュメモ
リを利用するプログラムを実行する場合でも、そのプロ
グラムにおいては、フラッシュメモリへのアクセスを特
に意識せずに動作することができる。

【００２４】しかし、プログラムの実行中にフラッシュ
メモリを書き換えたつもりであっても、このままでは対
応するＲＡＭ１４上の内容を書き換えただけであり、装
置の電源を切ったりすればその情報は失われてしまうこ
とになる。

【００２５】そこで、この従来例では、書き換え制御装
置を備えてシステムを監視し、装置の電源の切断または
リセットを検出した場合、または一定時間が経過した
毎、またはＣＰＵのアイドル状態を検出した場合など
に、ＲＡＭ１４の内容をアドレス変換マップにしたがっ
てフラッシュメモリ１３、２３に書き戻すようにする。

【００２６】また、プログラムが明示的にフラッシュメ
モリの書き換えを書き換え制御装置に対して要求した場
合も同様な動作を行う。

【００２７】この場合、実際の書き換え作業は、使用す
るフラッシュメモリに適合した手順で行われるよう、特
別なハードウェアを用意して動作させてもよいし、特別
なプログラムを用意して動作させてもよい。

【００２８】なお、特にプログラムによる書き換えで
は、予めアドレス変換器の機能をＯＦＦにしておく等の
注意が必要である。書き換えの手順を図１１に示し、以
下に説明する。

【００２９】ステップＳ１０１にてＲＡＭ１４にマッピ
ングされたブロックの内容を全てフラッシュメモリ１
３、２３に書き出したかどうか調べる。全てのブロック
を書き出したならば、書き換えを終了し（ステップＳ１
０４）、そうでなければステップＳ１０２へ進む。

【００３０】次に、ステップＳ１０２にてアドレス変換
マップ２６を検索し、ＲＡＭ１４上のブロック（Ｂ−
ｂ）に対応するフラッシュメモリのブロック（Ｂ−ａ）
を得る。変換終了後、ステップＳ１０３へ進む。

【００３１】ステップＳ１０３ではステップＳ１０２に
おいて得られたブロック（Ｂ−ａ）をＲＡＭ１４上のブ
ロック（Ｂ−ｂ）の内容に書き換える。次に、次のブロ
ックの書き換えをするためステップＳ１０１へ進む。

【００３２】このようにＲＡＭ１１４の内容を対応する
フラッシュメモリに書き戻すことで、書き換えられた内
容をフラッシュメモリに保持することができる。

【００３３】

【発明が解決しようとする課題】しかし、フラッシュメ
モリへの書き戻し動作が発生した場合、書き戻し処理が
終了するまでＣＰＵの動作が一切ストップしてしまうと
いう欠点があった。つまり、システム全体の処理がスト
ップしてしまうということである。

【００３４】その理由は、ＣＰＵのデータバスと、フラ
ッシュメモリ及びＲＡＭのデータバスとを切り離す構成
を有していないからである。

【００３５】一方、特開平８−２６３２２９号公報（以
下、引用例１という）にフラッシュメモリにデータを書
込むに先立ち、まずそのデータをデータバッファに書込
み、次にそのデータバッファに書込まれたデータをフラ
ッシュメモリに転送するという半導体装置が開示され、
特開平６−１２４１７５号公報（以下、引用例２とい
う）にバッファの読書きと、フラッシュメモリの書込み
及び消去を同時に実行することが可能な半導体ディスク
装置が開示されている。

【００３６】しかし、引用例１には単にフラッシュメモ
リにデータを書込む前に、いったんそのデータをバッフ
ァに書込むということが記載されているだけであり、引
用例２では書込み及び消去を同時に実行するためにはバ
ッファ及びフラッシュメモリともに２系統用意する必要
があるという欠点がある。

【００３７】そこで本発明の目的は、フラッシュメモリ
を１個有する装置においてフラッシュメモリへの書き戻
し処理中であっても、ＣＰＵの動作をストップさせるこ
とがないメモリ制御装置及び制御方法を提供することに
ある。

【００３８】

【課題を解決するための手段】前記課題を解決するため
に本発明は、共通バスラインを介して上位装置と接続さ
れる読書き可能な第１乃至第３記憶手段と、前記上位装
置と前記第１記憶手段間のバスラインの接続を制御する
第１接続制御手段と、前記第１記憶手段と前記第２記憶
手段間のバスラインの接続を制御する第２接続制御手段
と、前記第１乃至第３記憶手段及び第１、第２接続制御
手段を制御する制御手段とを含み、前記第３記憶手段は
前記第１及び第２記憶手段よりも処理速度が遅い素子で
構成され、前記制御手段は前記第１乃至第３記憶手段が
アクセスされる状況に応じて前記第１及び第２接続制御
手段を制御することを特徴とする。

【００３９】又、本発明による他の発明によれば、共通
バスラインを介して上位装置と接続される読書き可能な
第１乃至第３記憶手段を制御するメモリ制御方法であっ
て、前記第２記憶手段より前記第３記憶手段にデータ転
送されるとき前記上位装置と前記第１記憶手段間のバス
ラインを接続させかつ前記第１記憶手段と前記第２記憶
手段間のバスラインを切断させる第２処理を含むことを
特徴とする。

【００４０】本発明及び本発明による他の発明によれ
ば、第２記憶手段より第３記憶手段にデータ転送される
とき上位装置と第１記憶手段間のバスラインを接続させ
かつ第１記憶手段と前記第２記憶手段間のバスラインを
切断させる。

【００４１】これにより、第２記憶手段より第３記憶手
段へデータ書き戻し中であっても上位装置は第１記憶手
段をアクセスする等の処理を中断することがなくなるた
め、システム全体の処理効率を改善することができる。

【００４２】

【発明の実施の形態】まず、本発明の動作の概要につい
て説明する。システムの電源投入と同時に、フラッシュ
メモリのデータを全てＲＡＭへ展開しておき、通常の運
用時にＣＰＵのフラッシュメモリへのアクセスが発生す
ると、メモリ制御回路により、データを展開したＲＡＭ
に対してリードおよびライトを行なう。

【００４３】システム監視回路、タイマー回路により、
装置の電源の切断およびリセットを検出した場合、また
は一定時間が経過した場合に、ＲＡＭの内容をフラッシ
ュメモリへ書き戻す処理を行う。

【００４４】その際、セクタ記憶部により変更のあった
セクタのみを書き換えることが可能である。

【００４５】また、ＲＡＭのデータをフラッシュメモリ
へ書き込む際は、システムバスを切り離して行うため、
ＣＰＵはフラッシュメモリへの書き込み時間を意識する
必要はなく、その間別の、システム本来の処理を行うこ
とが可能である。

【００４６】以下、本発明の実施の形態について添付図
面を参照しながら説明する。図１は本発明に係るメモリ
制御装置の最良の実施の形態の構成図である。

【００４７】なお、後述するフラッシュメモリ８、ＲＡ
Ｍ６及び書き換えＲＡＭ１２は全て読書き可能なメモリ
であり、またフラッシュメモリ８はＲＡＭ６，１２と異
なりオーバライトが不可能であり、従って、書込みの前
に消去（イレーズ）を行う必要があり、このためＲＡＭ
６，１２に比べ処理速度が遅くなるという特性を有す
る。

【００４８】図１を参照して、１は上位装置であるＣＰ
Ｕ（中央処理装置）である。本メモリ制御装置は、ＣＰ
Ｕ１からのアドレス／制御信号１７と、フラッシュメモ
リ８のイレーズを行うイレーズ回路３と、フラッシュメ
モリ８へのデータの書き込みを行うフラッシュメモリ書
き込み回路４と、フラッシュメモリ８のデータを展開す
るためのＲＡＭ６と、フラッシュメモリ８への書き込み
を行う際、書き込みデータを一時保管する書き換えＲＡ
Ｍ１２と、ＲＡＭ６および、書き換えＲＡＭ１２へのア
クセスを制御するＲＡＭアクセス回路５と、アドレス／
制御信号１７により、イレーズ回路３、フラッシュメモ
リ書き込み回路４及びＲＡＭアクセス回路５への動作の
指示を出すメモリ制御回路２と、各データバスの切り換
えを行うバスセレクタ７および、バスセレクタ９と、シ
ステム監視回路１０と、タイマー回路１３と、ＣＰＵ１
からのフラッシュメモリへの書き込みアドレスを監視
し、そのアドレスが含まれるセクタを検出、記憶し、書
き換えのあったセクタをメモリ制御回路２へ通知するセ
クタ監視部１１とからなる。

【００４９】次に、動作について説明する。図２はフラ
ッシュメモリのセクタマップの一例の構成図、図３〜図
７は本メモリ制御装置の動作を示すフローチャートであ
る。

【００５０】図１において、フラッシュメモリ８は図２
に示すようなある適当なセクタに分割され管理されてい
るものとする。セクタ監視部１１には、そのセクタ情報
が記憶されているものとし、そのセクタ毎に書き込みが
発生したか否かの情報を記憶するフラグを備えているも
のとする。

【００５１】電源投入時は、バスセレクタ７によりＲＡ
Ｍデータバス１５とフラッシュメモリデータバス１６が
接続されており（図３のＳ１）、バスセレクタ９により
システムバス１４は切り離された状態となっているもの
とする。

【００５２】メモリ制御回路２はＲＡＭアクセス回路５
に対し、フラッシュメモリの全データをＲＡＭ６へ展開
するよう指示を出す（図３のＳ２）。

【００５３】ＲＡＭアクセス回路５はこの指示により、
フラッシュメモリ８のデータを全てＲＡＭ６へ転送し、
全てのデータの転送が完了すると、メモリ制御回路２へ
転送完了の通知を行う（図３のＳ３）。

【００５４】メモリ制御回路２は、転送完了の通知を受
け取ると、バスセレクタ７および９を切り換え、システ
ムバス１４とＲＡＭデータバス１５とを接続し、フラッ
シュメモリデータバス１１を切り離す（図３のＳ４）。

【００５５】ＣＰＵ１が、フラッシュメモリ８に対して
データリードを行う場合、メモリ制御回路２は、ＣＰＵ
１からのアドレス／制御信号１７により、フラッシュメ
モリ８へのデータリードサイクルが発生したことを知る
と（図４のＳ１１）、ＲＡＭアクセス回路５を通じて、
通常のＲＡＭアクセスサイクルにより、ＲＡＭ６からの
データリードを行う（図４のＳ１２）。

【００５６】ＲＡＭ６から読み出されたデータは、ＲＡ
Ｍデータバス１５、システムデータバス１４を経由して
ＣＰＵ１へ到達する（図４のＳ１３）。

【００５７】次に、ＣＰＵ１が、フラッシュメモリ８に
対しデータの書き込みを行う場合、メモリ制御回路２
は、ＣＰＵ１からのアドレス／制御信号１７により、フ
ラッシュメモリ８へのデータライトサイクルが発生した
ことを知ると（図５のＳ２１）、ＲＡＭアクセス回路５
を通じて通常のＲＡＭアクセスサイクルにより、ＲＡＭ
６に対しデータの書き込みを行う（図５のＳ２２）。

【００５８】また、セクタ監視部１１はアドレス／制御
信号１７により、フラッシュメモリ８への書き込みを検
出すると（図６のＳ３１）、書き込み先アドレスからそ
のアドレスが含まれるセクタを割り出し、対象となるセ
クタのフラグをセットする（図６のＳ３２）。

【００５９】そして、そのセクタから対応するＲＡＭ６
のアドレスを割り出し、そのＲＡＭ６のアドレスにデー
タが書込まれる。

【００６０】ただし、対象となるセクタのフラグが既に
セットされていた場合には、新たにセットし直すといっ
たことはしない。

【００６１】前記フラグは、ＲＡＭ６のデータをフラッ
シュメモリ８へ書き戻す際に参照される。

【００６２】以上のようにすることで、フラッシュメモ
リ８への書き込みが発生しても、ＣＰＵ１は特にフラッ
シュメモリ８を意識することなく動作することができ
る。

【００６３】ただし、実際はＲＡＭ６のデータを書き換
えただけであるため、装置の電源が切られた場合など、
そのデータは消滅することになる。

【００６４】そこで本実施例では、システム監視回路１
０およびタイマー回路１３を備えて対処している。以後
フラッシュメモリ８へのデータの書き戻しについて説明
する。

【００６５】システム監視回路１０にて、装置の電源電
源の切断およびリセットを検出した場合や、タイマー回
路１３により一定時間が経過した場合に、ＲＡＭ６のデ
ータのフラッシュメモリ８への書き込みが発生する。

【００６６】メモリ制御回路２はシステム監視回路１０
およびタイマ回路１３からフラッシュメモリへの書き込
み発生の通知を受け取ると（図７のＳ４１）、バスセレ
クタ７および９を切り換え、ＲＡＭデータバス１５とフ
ラッシュメモリデータバス１６とを接続し、システムデ
ータバス１４を切り離す（図７のＳ４２）。

【００６７】バスセレクタ７，９の切り換えが終ると、
セクタ監視部１１に保持されているフラグを参照して
（図７のＳ４３）、書き換えが行われたセクタのみをＲ
ＡＭ６から書き換えＲＡＭ１２へ転送する（図７のＳ４
４）。

【００６８】書き換えＲＡＭ１２へのデータの転送が終
了すると、セクタ監視部１１のフラグもクリアされる
（図７のＳ４５）。

【００６９】その後、メモリ制御回路２はバスセレクタ
７および９を切り換え、システムバス１４とＲＡＭデー
タバス１５とを接続し、フラッシュメモリデータバス１
６を切り離す（図７のＳ４６）。

【００７０】バスセレクタ７，９の切り換えが終わる
と、イレーズ回路３および、フラッシュメモリ書き込み
回路４により書き換えＲＡＭ１２のデータをフラッシュ
メモリ８へ書き込む処理が行われる（図７のＳ４７）。

【００７１】フラッシュメモリ８へのデータ書き込み処
理が行われている間、フラッシュメモリデータバス１６
は、バスセレクタ７によりシステムバス１４およびＲＡ
Ｍデータバス１５から切り離されている。

【００７２】そのため、フラッシュメモリ８へのデータ
の書き込み中であってもＣＰＵ１はＲＡＭ６をアクセス
する等の処理を中断することがなくなるため、システム
全体の処理効率の改善が可能となる。

【００７３】なお、本発明ではフラッシュメモリ８のデ
ータを全てＲＡＭ６へ転送するよう構成したが（図３の
Ｓ２参照）、これに限定されるものではなく、フラッシ
ュメモリ８のデータの一部、例えば処理に必要なデータ
のみをＲＡＭ６へ転送するよう構成することも可能であ
る。

【００７４】ただし、この場合上位装置よりＲＡＭ６に
格納されているデータ以外のデータがアクセスされた場
合はエラーとなる。

【００７５】また、ＲＡＭ６から書き換えＲＡＭ１２へ
は、ＲＡＭ６にて書き換えが行われたセクタのみが転送
されるよう構成したが（図７のＳ４４参照）、これに限
定されるものではなく、ＲＡＭ６に格納されたデータの
全てを書き換えＲＡＭ１２へ転送するよう構成すること
も可能である。

【００７６】

【発明の効果】本発明によれば、共通バスラインを介し
て上位装置と接続される読書き可能な第１乃至第３記憶
手段と、前記上位装置と前記第１記憶手段間のバスライ
ンの接続を制御する第１接続制御手段と、前記第１記憶
手段と前記第２記憶手段間のバスラインの接続を制御す
る第２接続制御手段と、前記第１乃至第３記憶手段及び
第１、第２接続制御手段を制御する制御手段とを含み、
前記第３記憶手段は前記第１及び第２記憶手段よりも処
理速度が遅い素子で構成され、前記制御手段は前記第１
乃至第３記憶手段がアクセスされる状況に応じて前記第
１及び第２接続制御手段を制御するようメモリ制御装置
を構成したため、第２記憶手段より第３記憶手段にデー
タ転送されるとき上位装置と第１記憶手段間のバスライ
ンを接続させかつ第１記憶手段と前記第２記憶手段間の
バスラインを切断させることが可能となる。

【００７７】これにより、第２記憶手段より第３記憶手
段へデータ書き戻し中であっても上位装置は第１記憶手
段をアクセスする等の処理を中断することがなくなるた
め、システム全体の処理効率を改善することができる。

【００７８】又、フラッシュメモリに格納されたデータ
を全てＲＡＭに転送するように構成した場合、通常の運
用時にはフラッシュメモリへのアクセスは全てＲＡＭに
対して行われるため、フラッシュメモリの書き換え回数
を最小限に抑えることができ、もってフラッシュメモリ
の劣化を軽減できるという効果も奏する。

【００７９】さらに、ＲＡＭにて書き換えられたデータ
のみを書き換えＲＡＭに転送することにより、書き換え
ＲＡＭよりフラッシュメモリへ転送されるデータもＲＡ
Ｍにて書き換えられたデータのみとなるため、フラッシ
ュメモリの書き換え回数を最小限に抑えることができ、
もってフラッシュメモリの劣化を軽減できるという効果
も奏する。

【００８０】又、本発明による他の発明によれば、共通
バスラインを介して上位装置と接続される読書き可能な
第１乃至第３記憶手段を制御するメモリ制御方法であっ
て、その方法を前記第２記憶手段より前記第３記憶手段
にデータ転送されるとき前記上位装置と前記第１記憶手
段間のバスラインを接続させかつ前記第１記憶手段と前
記第２記憶手段間のバスラインを切断させる第２処理を
含んで構成したため、上記メモリ制御装置と同様の効果
を奏する。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御装置の最良の実施の形
態の構成図である。

【図２】フラッシュメモリのセクタマップの一例の構成
図である。

【図３】本メモリ制御装置の動作を示すフローチャート
である。

【図４】本メモリ制御装置の動作を示すフローチャート
である。

【図５】本メモリ制御装置の動作を示すフローチャート
である。

【図６】本メモリ制御装置の動作を示すフローチャート
である。

【図７】本メモリ制御装置の動作を示すフローチャート
である。

【図８】特開平８−１２９５０９号公報開示のメモリ制
御装置の構成図である。

【図９】アドレス変換マップの構成を示す模式説明図で
ある。

【図１０】従来例の動作を示すフローチャートである。

【図１１】従来例の動作を示すフローチャートである。

【図１２】従来例の動作を示すフローチャートである。

【図１３】従来例の動作を示すフローチャートである。

【符号の説明】

２メモリ制御回路３イレーズ回路４フラッシュメモリ書き込み回路５ＲＡＭアクセス回路６ＲＡＭ７，９バスセレクタ８フラッシュメモリ１０システム監視回路１１セクタ監視部１２書き換えＲＡＭ１３タイマー回路

Claims

【特許請求の範囲】

【請求項１】共通バスラインを介して上位装置と接続
される読書き可能な第１乃至第３記憶手段と、前記上位
装置と前記第１記憶手段間のバスラインの接続を制御す
る第１接続制御手段と、前記第１記憶手段と前記第２記
憶手段間のバスラインの接続を制御する第２接続制御手
段と、前記第１乃至第３記憶手段及び第１、第２接続制
御手段を制御する制御手段とを含み、前記第３記憶手段
は前記第１及び第２記憶手段よりも処理速度が遅い素子
で構成され、前記制御手段は前記第１乃至第３記憶手段
がアクセスされる状況に応じて前記第１及び第２接続制
御手段を制御することを特徴とするメモリ制御装置。
【請求項２】前記制御手段は前記第１記憶手段より前
記前記第２記憶手段にデータ転送されるとき前記第１接
続制御手段に前記上位装置と前記第１記憶手段間のバス
ラインを切断させかつ前記第２接続制御手段に前記第１
記憶手段と前記第２記憶手段間のバスラインを接続させ
ることを特徴とする請求項１記載のメモリ制御装置。
【請求項３】前記制御手段は前記第２記憶手段より前
記前記第３記憶手段にデータ転送されるとき前記第１接
続制御手段に前記上位装置と前記第１記憶手段間のバス
ラインを接続させかつ前記第２接続制御手段に前記第１
記憶手段と前記第２記憶手段間のバスラインを切断させ
ることを特徴とする請求項１又は２記載のメモリ制御装
置。
【請求項４】前記制御手段は前記第３記憶手段より前
記第１記憶手段にデータ転送されるとき前記第１接続制
御手段に前記上位装置と前記第１記憶手段間のバスライ
ンを切断させかつ前記第２接続制御手段に前記第１記憶
手段と前記第２記憶手段間のバスラインを接続させるこ
とを特徴とする請求項１〜３いずれかに記載のメモリ制
御装置。
【請求項５】前記制御手段は前記上位装置と前記第１
記憶手段間でデータ転送されるとき前記第１接続制御手
段に前記上位装置と前記第１記憶手段間のバスラインを
接続させかつ前記第２接続制御手段に前記第１記憶手段
と前記第２記憶手段間のバスラインを切断させることを
特徴とする請求項１〜４いずれかに記載のメモリ制御装
置。
【請求項６】前記第１記憶手段に書込みがなされるア
ドレスを検出するアドレス検出手段を有し、前記制御手
段は前記第１記憶手段にて書き換えがなされたデータの
みを前記第２記憶手段に転送することを特徴とする請求
項１〜５いずれかに記載のメモリ制御装置。
【請求項７】前記第３記憶手段に記憶されたデータの
全てが前記第１記憶手段に転送されることを特徴とする
請求項４記載のメモリ制御装置。
【請求項８】共通バスラインを介して上位装置と接続
される読書き可能な第１乃至第３記憶手段を制御するメ
モリ制御方法であって、前記第３記憶手段は前記第１及び第２記憶手段よりも処
理速度が遅い素子で構成され、前記第１記憶手段より前
記前記第２記憶手段にデータ転送されるとき前記上位装
置と前記第１記憶手段間のバスラインを切断させかつ前
記第１記憶手段と前記第２記憶手段間のバスラインを接
続させる第１処理を含むことを特徴とするメモリ制御方
法。
【請求項９】前記第２記憶手段より前記第３記憶手段
にデータ転送されるとき前記上位装置と前記第１記憶手
段間のバスラインを接続させかつ前記第１記憶手段と前
記第２記憶手段間のバスラインを切断させる第２処理を
含むことを特徴とする請求項８記載のメモリ制御方法。
【請求項１０】前記第３記憶手段より前記第１記憶手
段にデータ転送されるとき前記上位装置と前記第１記憶
手段間のバスラインを切断させかつ前記第１記憶手段と
前記第２記憶手段間のバスラインを接続させる第３処理
を含むことを特徴とする請求項８又は９記載のメモリ制
御方法。
【請求項１１】前記上位装置と前記第１記憶手段間で
データ転送されるとき前記上位装置と前記第１記憶手段
間のバスラインを接続させかつ前記第１記憶手段と前記
第２記憶手段間のバスラインを切断させる第４処理を含
むことを特徴とする請求項８〜１０いずれかに記載のメ
モリ制御方法。
【請求項１２】前記第１記憶手段に書込みがなされる
アドレスを検出する第５処理と、前記第１記憶手段に書
込みがなされたデータのみを前記第２記憶手段に転送す
る第６処理とを含むことを特徴とする請求項８〜１１い
ずれかに記載のメモリ制御方法。
【請求項１３】前記第３記憶手段に記憶されたデータ
の全てが前記第１記憶手段に転送されることを特徴とす
る請求項１０記載のメモリ制御方法。