JPH09138752A - 多機能拡張プロセッサ装置 - Google Patents
多機能拡張プロセッサ装置Info
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- JPH09138752A JPH09138752A JP29583395A JP29583395A JPH09138752A JP H09138752 A JPH09138752 A JP H09138752A JP 29583395 A JP29583395 A JP 29583395A JP 29583395 A JP29583395 A JP 29583395A JP H09138752 A JPH09138752 A JP H09138752A
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Abstract
(57)【要約】
【目的】 動作ソフトウェアの切り替えを高速に行うこ
とができ、動的に切り替えできる多機能拡張プロセッサ
装置を提供すること。 【構成】 ＳＲＡＭ５０４が動作ソフトウェアＡ，Ｂ、
内部レジスタ５０７の内容の退避領域、フラグ保持領域
を有し、ＣＰＵ５０３が内部レジスタ５０７の内容を退
避してフラグをセットし、アドレス信号保持用ＦＦ５０
５により最上位アドレスを変更して動作ソフトウェアを
ＡからＢに変更し、リセット信号保持用ＦＦ５０６によ
りＣＰＵ５０３をリセットして再起動する。再度、最上
位アドレスを変更して動作ソフトウェアをＢからＡに変
更し、ＣＰＵ５０３をリセットし、ＣＰＵ５０３がフラ
グを確認後、内部レジスタ５０７を復帰して動作ソフト
ウェアＡを、中断した時点の状態から再実行する。
とができ、動的に切り替えできる多機能拡張プロセッサ
装置を提供すること。 【構成】 ＳＲＡＭ５０４が動作ソフトウェアＡ，Ｂ、
内部レジスタ５０７の内容の退避領域、フラグ保持領域
を有し、ＣＰＵ５０３が内部レジスタ５０７の内容を退
避してフラグをセットし、アドレス信号保持用ＦＦ５０
５により最上位アドレスを変更して動作ソフトウェアを
ＡからＢに変更し、リセット信号保持用ＦＦ５０６によ
りＣＰＵ５０３をリセットして再起動する。再度、最上
位アドレスを変更して動作ソフトウェアをＢからＡに変
更し、ＣＰＵ５０３をリセットし、ＣＰＵ５０３がフラ
グを確認後、内部レジスタ５０７を復帰して動作ソフト
ウェアＡを、中断した時点の状態から再実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（ＰＣ）等のコンピュータシステムの拡張バスに
接続されて用いられる多機能拡張プロセッサ装置に関す
るものである。
ュータ（ＰＣ）等のコンピュータシステムの拡張バスに
接続されて用いられる多機能拡張プロセッサ装置に関す
るものである。
【０００２】
【従来の技術】近年のＰＣならびに、ＭＰＥＧ、ＪＰＥ
Ｇ、Ｈ.２６１といった多種のマルチメディア信号処理
の普及に伴い、ＰＣにおける複数のマルチメディア信号
処理実現に対する需要が増大している。しかしながら、
それぞれの信号処理に対応した拡張プロセッサカードを
ＰＣに装着していくことは、拡張スロットの物理的制約
等から好ましくない。その結果、多種の信号処理に対応
した多機能な拡張プロセッサカードを提供していく必要
がある。
Ｇ、Ｈ.２６１といった多種のマルチメディア信号処理
の普及に伴い、ＰＣにおける複数のマルチメディア信号
処理実現に対する需要が増大している。しかしながら、
それぞれの信号処理に対応した拡張プロセッサカードを
ＰＣに装着していくことは、拡張スロットの物理的制約
等から好ましくない。その結果、多種の信号処理に対応
した多機能な拡張プロセッサカードを提供していく必要
がある。
【０００３】従来、このような多機能拡張プロセッサカ
ードにおいては、動作ソフトウェアを可変にするという
理由から、拡張プロセッサカード上の動作ソフトウェア
用メモリのすべてあるいはほとんどにＲＡＭを使用し、
拡張プロセッサカードの動作ソフトウェアを、その都度
必要に応じてホストプロセッサからダウンロードするこ
とで複数の処理に対応可能としていた（例えば特開平６
-１４９７６０）。
ードにおいては、動作ソフトウェアを可変にするという
理由から、拡張プロセッサカード上の動作ソフトウェア
用メモリのすべてあるいはほとんどにＲＡＭを使用し、
拡張プロセッサカードの動作ソフトウェアを、その都度
必要に応じてホストプロセッサからダウンロードするこ
とで複数の処理に対応可能としていた（例えば特開平６
-１４９７６０）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、拡張プロセッサカードで行なう処理を
切替えるたびにホストプロセッサからのダウンロードが
発生し、処理の切替え時に待ち時間が発生するという課
題や、拡張プロセッサカード上のＣＰＵ等各種プロセッ
サの内部レジスタの内容を退避できないため、ある処理
の実行中に、処理内容を動的に切替えて別の処理を実行
することができないという課題を有していた。
ような構成では、拡張プロセッサカードで行なう処理を
切替えるたびにホストプロセッサからのダウンロードが
発生し、処理の切替え時に待ち時間が発生するという課
題や、拡張プロセッサカード上のＣＰＵ等各種プロセッ
サの内部レジスタの内容を退避できないため、ある処理
の実行中に、処理内容を動的に切替えて別の処理を実行
することができないという課題を有していた。
【０００５】本発明は、従来の拡張プロセッサにおける
上記２つの課題を考慮し、動作ソフトウェアの切り替え
を高速に行うことができ、動作ソフトウェアを動的に切
り替えることができる多機能拡張プロセッサ装置を提供
することを目的とするものである。
上記２つの課題を考慮し、動作ソフトウェアの切り替え
を高速に行うことができ、動作ソフトウェアを動的に切
り替えることができる多機能拡張プロセッサ装置を提供
することを目的とするものである。
【０００６】
【課題を解決するための手段】請求項１の本発明は、複
数の独立したソフトウェアを複数のメモリ領域にそれぞ
れ格納する記憶手段と、拡張バスを介して接続されるホ
ストプロセッサからの命令に基づいて、複数のメモリ領
域のうちの１つを選択するメモリ選択手段と、その選択
されたメモリ領域に格納されたソフトウェアを実行する
プロセッサと、メモリ領域を選択する際に、プロセッサ
をリセットするリセット手段とを備え、ホストプロセッ
サの機能を少なくとも２個以上拡張する多機能拡張プロ
セッサ装置である。
数の独立したソフトウェアを複数のメモリ領域にそれぞ
れ格納する記憶手段と、拡張バスを介して接続されるホ
ストプロセッサからの命令に基づいて、複数のメモリ領
域のうちの１つを選択するメモリ選択手段と、その選択
されたメモリ領域に格納されたソフトウェアを実行する
プロセッサと、メモリ領域を選択する際に、プロセッサ
をリセットするリセット手段とを備え、ホストプロセッ
サの機能を少なくとも２個以上拡張する多機能拡張プロ
セッサ装置である。
【０００７】以上の構成により、例えば拡張プロセッサ
カードで行う処理を切替える際に、複数の動作ソフトウ
ェアを拡張プロセッサカードに搭載し、その切替えを動
作ソフトウェアを搭載したメモリのアドレス信号の変更
のみで行なう。
カードで行う処理を切替える際に、複数の動作ソフトウ
ェアを拡張プロセッサカードに搭載し、その切替えを動
作ソフトウェアを搭載したメモリのアドレス信号の変更
のみで行なう。
【０００８】請求項５の本発明は、ホストプロセッサ
と、そのホストプロセッサに接続され、ソフトウェア、
その各ソフトウェアにおけるレジスタの内容及びフラグ
を格納し、ソフトウェアとは別のソフトウェア、その別
のソフトウェアにおけるレジスタの内容及びフラグの各
データを退避して格納する退避領域を有する主メモリと
を有するホストシステムと、ホストプロセッサにバスを
介して接続されたプロセッサと、そのプロセッサで動作
するソフトウェア、そのソフトウェアにおけるレジスタ
の内容及びフラグを格納するメモリと、ホストプロセッ
サからの命令に基づいて、メモリに格納されたソフトウ
ェア、レジスタの内容及びフラグの各データを主メモリ
の退避領域に退避格納し、主メモリに格納されているソ
フトウェア、レジスタの内容及びフラグの各データをメ
モリに格納するメモリ制御手段と、メモリに主メモリか
ら各データを格納する際に、プロセッサをリセットし、
その格納されたソフトウェアを起動するリセット手段と
を有し、メモリ制御手段は、ホストプロセッサからの命
令に応じて、プロセッサの動作ソフトウェアを主メモリ
上のソフトウェアとメモリ上のソフトウェアとを入れ換
えるものであり、その入れ換えの際に、今回動作させる
ソフトウェアのフラグが保持されている場合は、そのソ
フトウェアのレジスタを復帰して起動する多機能拡張プ
ロセッサ装置とを備えたコンピュータシステムである。
と、そのホストプロセッサに接続され、ソフトウェア、
その各ソフトウェアにおけるレジスタの内容及びフラグ
を格納し、ソフトウェアとは別のソフトウェア、その別
のソフトウェアにおけるレジスタの内容及びフラグの各
データを退避して格納する退避領域を有する主メモリと
を有するホストシステムと、ホストプロセッサにバスを
介して接続されたプロセッサと、そのプロセッサで動作
するソフトウェア、そのソフトウェアにおけるレジスタ
の内容及びフラグを格納するメモリと、ホストプロセッ
サからの命令に基づいて、メモリに格納されたソフトウ
ェア、レジスタの内容及びフラグの各データを主メモリ
の退避領域に退避格納し、主メモリに格納されているソ
フトウェア、レジスタの内容及びフラグの各データをメ
モリに格納するメモリ制御手段と、メモリに主メモリか
ら各データを格納する際に、プロセッサをリセットし、
その格納されたソフトウェアを起動するリセット手段と
を有し、メモリ制御手段は、ホストプロセッサからの命
令に応じて、プロセッサの動作ソフトウェアを主メモリ
上のソフトウェアとメモリ上のソフトウェアとを入れ換
えるものであり、その入れ換えの際に、今回動作させる
ソフトウェアのフラグが保持されている場合は、そのソ
フトウェアのレジスタを復帰して起動する多機能拡張プ
ロセッサ装置とを備えたコンピュータシステムである。
【０００９】以上の構成により、例えばホストプロセッ
サに接続される主メモリ領域に拡張プロセッサカード上
のメモリ領域に存在しない別の動作ソフトウェアを格納
しておき、主メモリ領域上の処理が必要になったとき、
拡張プロセッサカード上のメモリ領域の動作ソフトウェ
アを主メモリの退避領域にフラグ、レジスタとともに退
避した後、主メモリ上の別の動作ソフトウェアを拡張プ
ロセッサのメモリ領域に転送して実行することによりカ
ード上のメモリの容量を削減することができる。又その
際に、フラグの保持状態に応じてレジスタを復帰させる
ので、拡張プロセッサでの処理を動的に切り替えること
が可能になる。
サに接続される主メモリ領域に拡張プロセッサカード上
のメモリ領域に存在しない別の動作ソフトウェアを格納
しておき、主メモリ領域上の処理が必要になったとき、
拡張プロセッサカード上のメモリ領域の動作ソフトウェ
アを主メモリの退避領域にフラグ、レジスタとともに退
避した後、主メモリ上の別の動作ソフトウェアを拡張プ
ロセッサのメモリ領域に転送して実行することによりカ
ード上のメモリの容量を削減することができる。又その
際に、フラグの保持状態に応じてレジスタを復帰させる
ので、拡張プロセッサでの処理を動的に切り替えること
が可能になる。
【００１０】
【実施の形態】以下に、本発明をその実施の形態を示す
図面に基づいて説明する。 （実施の形態１）図１は、本発明にかかる第１の実施の
形態の多機能拡張プロセッサ装置のブロック図である。
又、図２は、その多機能拡張プロセッサ装置に搭載され
る６４ＫＢのＳＲＡＭメモリマップを示す図である。
図面に基づいて説明する。 （実施の形態１）図１は、本発明にかかる第１の実施の
形態の多機能拡張プロセッサ装置のブロック図である。
又、図２は、その多機能拡張プロセッサ装置に搭載され
る６４ＫＢのＳＲＡＭメモリマップを示す図である。
【００１１】図１において、１０１はホストプロセッサ
としてのパーソナルコンピュータ（ＰＣ）、１０２は拡
張プロセッサカードである。１０４は記憶手段としての
６４ＫＢのＳＲＡＭであり、１０５はＳＲＡＭ１０４の
最上位アドレスＡ１５に接続され、ＰＣ１０１から拡張
バスであるＩＳＡバスを通じて転送されたデータビット
を保持し、出力するメモリ選択手段としてのアドレス信
号保持用のフリップフロップ（ＦＦ）である。１０３は
ＳＲＡＭ１０４のアドレスバスの下位１５ビットである
Ａ１４−０と８ビットのデータバスＤ７−０とに接続さ
れたＣＰＵである。１０６はＣＰＵ１０３の負論理のリ
セット入力に接続され、ＰＣ１０１からＩＳＡバスを通
じて転送されたリセット信号を保持し、出力するリセッ
ト手段としてのリセット信号保持用のフリップフロップ
（ＦＦ）である。また、ＳＲＡＭ１０４には、図２にそ
のアドレスマップを示すように、ＣＰＵ１０３の２つの
動作ソフトウェアＡとＢが上位３２ＫＢと下位３２ＫＢ
に格納されている。
としてのパーソナルコンピュータ（ＰＣ）、１０２は拡
張プロセッサカードである。１０４は記憶手段としての
６４ＫＢのＳＲＡＭであり、１０５はＳＲＡＭ１０４の
最上位アドレスＡ１５に接続され、ＰＣ１０１から拡張
バスであるＩＳＡバスを通じて転送されたデータビット
を保持し、出力するメモリ選択手段としてのアドレス信
号保持用のフリップフロップ（ＦＦ）である。１０３は
ＳＲＡＭ１０４のアドレスバスの下位１５ビットである
Ａ１４−０と８ビットのデータバスＤ７−０とに接続さ
れたＣＰＵである。１０６はＣＰＵ１０３の負論理のリ
セット入力に接続され、ＰＣ１０１からＩＳＡバスを通
じて転送されたリセット信号を保持し、出力するリセッ
ト手段としてのリセット信号保持用のフリップフロップ
（ＦＦ）である。また、ＳＲＡＭ１０４には、図２にそ
のアドレスマップを示すように、ＣＰＵ１０３の２つの
動作ソフトウェアＡとＢが上位３２ＫＢと下位３２ＫＢ
に格納されている。
【００１２】ここで、上記第１の実施の形態の多機能拡
張プロセッサ装置において、２つの動作ソフトウェアＡ
とＢとが切替えられてＣＰＵ１０３で実行される場合を
図１および図２を用いて説明する。
張プロセッサ装置において、２つの動作ソフトウェアＡ
とＢとが切替えられてＣＰＵ１０３で実行される場合を
図１および図２を用いて説明する。
【００１３】ある時点で、リセット信号保持用ＦＦ１０
６は１を出力しており、アドレス信号保持用ＦＦ１０５
は０を保持している。その結果、ＣＰＵ１０３はＳＲＡ
Ｍ１０４の下位空間に配置されている動作ソフトウェア
Ａを読み込み実行している。そして、ＣＰＵ１０３で動
作している動作ソフトウェアをＡからＢに切替えて実行
させる場合に、ＰＣ１０１は、リセット信号保持用ＦＦ
１０６に０を書き込みＣＰＵ１０３をリセット状態にし
た後、アドレス信号保持用ＦＦ１０５に１を書き込む。
アドレス信号保持用ＦＦ１０５は１を保持し、１を出力
することでＣＰＵ１０３がＳＲＡＭ１０４の上位アドレ
ス空間をアクセスするようにする。そして、ＰＣ１０１
は、リセット信号保持用ＦＦ１０６に１を書き込みＣＰ
Ｕ１０３を再度起動させ、ＣＰＵ１０３に動作ソフトウ
ェアＢを正常に実行させることとなる。
６は１を出力しており、アドレス信号保持用ＦＦ１０５
は０を保持している。その結果、ＣＰＵ１０３はＳＲＡ
Ｍ１０４の下位空間に配置されている動作ソフトウェア
Ａを読み込み実行している。そして、ＣＰＵ１０３で動
作している動作ソフトウェアをＡからＢに切替えて実行
させる場合に、ＰＣ１０１は、リセット信号保持用ＦＦ
１０６に０を書き込みＣＰＵ１０３をリセット状態にし
た後、アドレス信号保持用ＦＦ１０５に１を書き込む。
アドレス信号保持用ＦＦ１０５は１を保持し、１を出力
することでＣＰＵ１０３がＳＲＡＭ１０４の上位アドレ
ス空間をアクセスするようにする。そして、ＰＣ１０１
は、リセット信号保持用ＦＦ１０６に１を書き込みＣＰ
Ｕ１０３を再度起動させ、ＣＰＵ１０３に動作ソフトウ
ェアＢを正常に実行させることとなる。
【００１４】なお、本実施の形態においては、ホストプ
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
【００１５】また、拡張プロセッサの搭載メモリとして
ＳＲＡＭに代えて、ＲＯＭ、ＤＲＡＭを用いてもよい。
あるいはそれらを組み合わせても良い。
ＳＲＡＭに代えて、ＲＯＭ、ＤＲＡＭを用いてもよい。
あるいはそれらを組み合わせても良い。
【００１６】また、リセット信号保持用ＦＦ１０６は、
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、アドレス信号保持用ＦＦ１０５の出
力の変化に基づき自律的にリセット信号を生成する構成
としてもよい。 （実施の形態２）以下、本発明の第２の実施の形態につ
いて、図３、図４を参照しながら説明する。
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、アドレス信号保持用ＦＦ１０５の出
力の変化に基づき自律的にリセット信号を生成する構成
としてもよい。 （実施の形態２）以下、本発明の第２の実施の形態につ
いて、図３、図４を参照しながら説明する。
【００１７】図３は、本発明にかかる第２の実施の形態
の多機能拡張プロセッサ装置のブロック図である。また
図４は、その多機能拡張プロセッサ装置に搭載される２
つの３２ＫＢのＳＲＡＭメモリマップを示す図である。
の多機能拡張プロセッサ装置のブロック図である。また
図４は、その多機能拡張プロセッサ装置に搭載される２
つの３２ＫＢのＳＲＡＭメモリマップを示す図である。
【００１８】図３において、３０１はパーソナルコンピ
ュータ（ＰＣ）、３０２は拡張プロセッサカードであ
る。３０４ａは動作ソフトウェアＡが格納されている３
２ＫＢのＳＲＡＭであり、３０４ｂは動作ソフトウェア
Ｂが格納されている３２ＫＢのＳＲＡＭである。３０５
はＳＲＡＭ３０４ａおよび３０４ｂのどちらか一方をア
クセスするためのメモリ制御信号（ＣＳ）を選択する目
的でＰＣ３０１からＩＳＡバスを通じて転送されたデー
タビットを保持し、出力するメモリ制御信号選択レジス
タである。３０３はＳＲＡＭ３０４ａおよび３０４ｂの
アドレスバス１５ビットであるＡ１４−０と８ビットの
データバスＤ７−０に接続されたＣＰＵである。また３
０７ａ及び３０７ｂはＣＰＵ３０３の制御信号ＣＳ（正
論理）とメモリ制御信号選択レジスタ３０５の出力信号
との論理積をとってＳＲＡＭ３０４ａ及び３０４ｂのＣ
Ｓと接続するＣＳ選択回路であり、３０６はＣＰＵ３０
３の負論理のリセット入力に接続され、ＰＣ３０１から
ＩＳＡバスを通じて転送されたリセット信号を保持し、
出力するリセット信号保持用のフリップフロップ（Ｆ
Ｆ）である。また、ＳＲＡＭ３０４ａおよび３０４ｂに
は、図４にそのアドレスマップを示すように、ＣＰＵ３
０３の２つの動作ソフトウェアＡとＢがそれぞれの３２
ＫＢ領域に格納されている。前述のメモリ制御信号選択
レジスタ３０５及びＣＳ選択回路３０７ａ，３０７ｂが
メモリ選択手段を構成している。
ュータ（ＰＣ）、３０２は拡張プロセッサカードであ
る。３０４ａは動作ソフトウェアＡが格納されている３
２ＫＢのＳＲＡＭであり、３０４ｂは動作ソフトウェア
Ｂが格納されている３２ＫＢのＳＲＡＭである。３０５
はＳＲＡＭ３０４ａおよび３０４ｂのどちらか一方をア
クセスするためのメモリ制御信号（ＣＳ）を選択する目
的でＰＣ３０１からＩＳＡバスを通じて転送されたデー
タビットを保持し、出力するメモリ制御信号選択レジス
タである。３０３はＳＲＡＭ３０４ａおよび３０４ｂの
アドレスバス１５ビットであるＡ１４−０と８ビットの
データバスＤ７−０に接続されたＣＰＵである。また３
０７ａ及び３０７ｂはＣＰＵ３０３の制御信号ＣＳ（正
論理）とメモリ制御信号選択レジスタ３０５の出力信号
との論理積をとってＳＲＡＭ３０４ａ及び３０４ｂのＣ
Ｓと接続するＣＳ選択回路であり、３０６はＣＰＵ３０
３の負論理のリセット入力に接続され、ＰＣ３０１から
ＩＳＡバスを通じて転送されたリセット信号を保持し、
出力するリセット信号保持用のフリップフロップ（Ｆ
Ｆ）である。また、ＳＲＡＭ３０４ａおよび３０４ｂに
は、図４にそのアドレスマップを示すように、ＣＰＵ３
０３の２つの動作ソフトウェアＡとＢがそれぞれの３２
ＫＢ領域に格納されている。前述のメモリ制御信号選択
レジスタ３０５及びＣＳ選択回路３０７ａ，３０７ｂが
メモリ選択手段を構成している。
【００１９】ここで、上記第２の実施の形態において、
２つの動作ソフトウェアＡとＢとが切替えられてＣＰＵ
で実行される場合を図３および図４を用いて説明する。
２つの動作ソフトウェアＡとＢとが切替えられてＣＰＵ
で実行される場合を図３および図４を用いて説明する。
【００２０】ある時点で、リセット信号保持用ＦＦ３０
６は１を出力しており、メモリ制御信号選択レジスタ３
０５は（ａ,ｂ）＝（１,０）を保持している。その結
果、ＣＰＵ３０３はメモリ制御信号ＣＳを１にしたとき
にＣＳ選択回路３０７ａのみが真となり、ＳＲＡＭ３０
４ａに格納されている動作ソフトウェアＡを読み込み実
行している。そして、ＣＰＵ３０３で動作している動作
ソフトウェアをＡからＢに切替えて実行させる場合にＰ
Ｃ３０１は、リセット信号保持用ＦＦ３０６に０を書き
込みＣＰＵ３０３をリセット状態にした後、メモリ制御
信号選択レジスタ３０５に（ａ,ｂ）＝（０,１）を書き
込む。その結果、ＣＰＵ３０３はメモリ制御信号ＣＳを
１にしたときにＣＳ選択回路３０７ｂのみが真となり、
ＳＲＡＭ３０４ｂの領域をアクセスするようにする。
６は１を出力しており、メモリ制御信号選択レジスタ３
０５は（ａ,ｂ）＝（１,０）を保持している。その結
果、ＣＰＵ３０３はメモリ制御信号ＣＳを１にしたとき
にＣＳ選択回路３０７ａのみが真となり、ＳＲＡＭ３０
４ａに格納されている動作ソフトウェアＡを読み込み実
行している。そして、ＣＰＵ３０３で動作している動作
ソフトウェアをＡからＢに切替えて実行させる場合にＰ
Ｃ３０１は、リセット信号保持用ＦＦ３０６に０を書き
込みＣＰＵ３０３をリセット状態にした後、メモリ制御
信号選択レジスタ３０５に（ａ,ｂ）＝（０,１）を書き
込む。その結果、ＣＰＵ３０３はメモリ制御信号ＣＳを
１にしたときにＣＳ選択回路３０７ｂのみが真となり、
ＳＲＡＭ３０４ｂの領域をアクセスするようにする。
【００２１】次に、ＰＣ３０１はリセット信号保持用Ｆ
Ｆ３０６に１を書き込みＣＰＵ３０３を再度起動させ、
ＣＰＵ３０３に動作ソフトウェアＢを正常に実行させる
こととなる。本構成をとることにより、第１の実施の形
態ではメモリ領域をアドレスで分けて選択していたため
に動作ソフトウェアの数が増えた場合に２のべき乗でな
ければ無駄な領域が発生することになったが、本実施の
形態では、例えば３つないしは５つの複数の動作ソフト
ウェアを切り替えて実行する場合には、それぞれの個数
分の複数のメモリを並べてメモリ制御信号選択レジスタ
のビット数をメモリの数と同じにして制御を行えばメモ
リ容量の最適化が可能になる。
Ｆ３０６に１を書き込みＣＰＵ３０３を再度起動させ、
ＣＰＵ３０３に動作ソフトウェアＢを正常に実行させる
こととなる。本構成をとることにより、第１の実施の形
態ではメモリ領域をアドレスで分けて選択していたため
に動作ソフトウェアの数が増えた場合に２のべき乗でな
ければ無駄な領域が発生することになったが、本実施の
形態では、例えば３つないしは５つの複数の動作ソフト
ウェアを切り替えて実行する場合には、それぞれの個数
分の複数のメモリを並べてメモリ制御信号選択レジスタ
のビット数をメモリの数と同じにして制御を行えばメモ
リ容量の最適化が可能になる。
【００２２】また、複数の動作ソフトウェアの数が増え
た場合にはメモリ制御信号選択レジスタのビット数をメ
モリの数だけ並べても良いが、メモリ制御信号選択レジ
スタとＣＳ選択回路の間にレジスタデコード回路を追加
すれば、メモリ制御信号選択レジスタはより少ないビッ
ト数で実現できる。更に、第１の実施の形態では、アド
レスで分けられる各ブロックのメモリ容量はすべて等し
いために、複数の動作ソフトウェアでそれぞれのソフト
ウェアの格納に必要なメモリ容量が異なる場合にはそれ
ぞれのブロックで無駄が生じてしまうが、本構成によれ
ば、格納するソフトウェアに対応してブロック毎に最適
なメモリ容量を混在させて実現することができる。
た場合にはメモリ制御信号選択レジスタのビット数をメ
モリの数だけ並べても良いが、メモリ制御信号選択レジ
スタとＣＳ選択回路の間にレジスタデコード回路を追加
すれば、メモリ制御信号選択レジスタはより少ないビッ
ト数で実現できる。更に、第１の実施の形態では、アド
レスで分けられる各ブロックのメモリ容量はすべて等し
いために、複数の動作ソフトウェアでそれぞれのソフト
ウェアの格納に必要なメモリ容量が異なる場合にはそれ
ぞれのブロックで無駄が生じてしまうが、本構成によれ
ば、格納するソフトウェアに対応してブロック毎に最適
なメモリ容量を混在させて実現することができる。
【００２３】なお、本実施の形態においては、第１の実
施の形態と同様に、ホストプロセッサとしてＰＣを用い
ているが、ホストプロセッサはＣＰＵあるいはＤＳＰと
拡張バスを搭載したコンピュータでもよい。また、拡張
バスはシステムバスとしてもよい。
施の形態と同様に、ホストプロセッサとしてＰＣを用い
ているが、ホストプロセッサはＣＰＵあるいはＤＳＰと
拡張バスを搭載したコンピュータでもよい。また、拡張
バスはシステムバスとしてもよい。
【００２４】また拡張プロセッサの搭載メモリとして、
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
【００２５】また、リセット信号保持用ＦＦ３０６は、
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、メモリ制御信号選択レジスタ３０５
の出力の変化に基づき自律的にリセット信号を生成する
構成としてもよい。 （実施の形態３）以下、本発明の第３の実施の形態につ
いて、図５、図６を参照しながら説明する。なお図５に
おいて、図１に示して説明した構成要素と同じ構成要素
については、その説明を省略する。
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、メモリ制御信号選択レジスタ３０５
の出力の変化に基づき自律的にリセット信号を生成する
構成としてもよい。 （実施の形態３）以下、本発明の第３の実施の形態につ
いて、図５、図６を参照しながら説明する。なお図５に
おいて、図１に示して説明した構成要素と同じ構成要素
については、その説明を省略する。
【００２６】図５は、本発明にかかる第３の実施の形態
の多機能拡張プロセッサ装置のブロック図である。図６
は、その多機能拡張プロセッサ装置に搭載される６４Ｋ
ＢのＳＲＡＭメモリマップを示す図である。
の多機能拡張プロセッサ装置のブロック図である。図６
は、その多機能拡張プロセッサ装置に搭載される６４Ｋ
ＢのＳＲＡＭメモリマップを示す図である。
【００２７】図５において、５０７はＣＰＵ５０３が有
する１バイトの内部レジスタである。また、ＳＲＡＭ５
０４には、図６にそのアドレスマップを示すように、Ｃ
ＰＵ５０３の２つの動作ソフトウェアＡとＢとが上位と
下位に格納されている。さらにＳＲＡＭ５０４には、そ
の上位アドレス空間と下位アドレス空間のそれぞれに、
レジスタ格納手段として、１バイトずつのＣＰＵ５０３
の内部レジスタのデータ退避用メモリＡとＢとが確保さ
れている。さらにＳＲＡＭ５０４には、その上位アドレ
ス空間と下位アドレス空間のそれぞれに、フラグ保持手
段として、１ビットずつのフラグ保持用メモリＡとＢと
が確保されている。最初の状態では、フラグ保持用メモ
リＢのフラグはセットされていない。また、ＣＰＵ５０
３にはレジスタ選択手段及びフラグ選択手段が含まれて
いる。
する１バイトの内部レジスタである。また、ＳＲＡＭ５
０４には、図６にそのアドレスマップを示すように、Ｃ
ＰＵ５０３の２つの動作ソフトウェアＡとＢとが上位と
下位に格納されている。さらにＳＲＡＭ５０４には、そ
の上位アドレス空間と下位アドレス空間のそれぞれに、
レジスタ格納手段として、１バイトずつのＣＰＵ５０３
の内部レジスタのデータ退避用メモリＡとＢとが確保さ
れている。さらにＳＲＡＭ５０４には、その上位アドレ
ス空間と下位アドレス空間のそれぞれに、フラグ保持手
段として、１ビットずつのフラグ保持用メモリＡとＢと
が確保されている。最初の状態では、フラグ保持用メモ
リＢのフラグはセットされていない。また、ＣＰＵ５０
３にはレジスタ選択手段及びフラグ選択手段が含まれて
いる。
【００２８】ここで、上記第３の実施の形態において、
ＣＰＵ５０３が動作ソフトウェアＡを実行中に、動作ソ
フトウェアＡの実行を一旦中断して動作ソフトウェアＢ
を実行した後、動作ソフトウェアＡの実行を再開する場
合を図５および図６を用いて説明する。
ＣＰＵ５０３が動作ソフトウェアＡを実行中に、動作ソ
フトウェアＡの実行を一旦中断して動作ソフトウェアＢ
を実行した後、動作ソフトウェアＡの実行を再開する場
合を図５および図６を用いて説明する。
【００２９】ある時点で、リセット信号保持用ＦＦ５０
６は１を出力しており、アドレス信号保持用ＦＦ５０５
は０を出力しており、ＣＰＵ５０３は動作ソフトウェア
Ａを実行している。ＣＰＵ５０３で動作している動作ソ
フトウェアＡを一旦中断してＣＰＵ５０３に動作ソフト
ウェアＢを実行させる場合に、ＰＣ５０１は、ＣＰＵ５
０３に内部レジスタ５０７のデータを退避するよう要求
する。ＰＣ５０１から内部レジスタ退避の要求をうけた
ＣＰＵ５０３は、内部レジスタ５０７のデータをデータ
退避用メモリＡに退避した後、動作ソフトウェアＡの実
行を中断したことを示すために、フラグ保持用メモリＡ
にフラグをセットしてＰＣ５０１に内部レジスタ５０７
のデータを退避したことを通知する。ＣＰＵ５０３から
内部レジスタ５０７のデータを退避したことの通知をう
けたＰＣ５０１は、リセット信号保持用ＦＦ５０６に０
を書き込みＣＰＵ５０３をリセット状態にした後、アド
レス信号保持用ＦＦ５０５に１を書き込む。アドレス信
号保持用ＦＦ５０５は１を保持し、１を出力することで
ＣＰＵ５０３がＳＲＡＭ５０４の上位アドレス空間をア
クセスするようにする。
６は１を出力しており、アドレス信号保持用ＦＦ５０５
は０を出力しており、ＣＰＵ５０３は動作ソフトウェア
Ａを実行している。ＣＰＵ５０３で動作している動作ソ
フトウェアＡを一旦中断してＣＰＵ５０３に動作ソフト
ウェアＢを実行させる場合に、ＰＣ５０１は、ＣＰＵ５
０３に内部レジスタ５０７のデータを退避するよう要求
する。ＰＣ５０１から内部レジスタ退避の要求をうけた
ＣＰＵ５０３は、内部レジスタ５０７のデータをデータ
退避用メモリＡに退避した後、動作ソフトウェアＡの実
行を中断したことを示すために、フラグ保持用メモリＡ
にフラグをセットしてＰＣ５０１に内部レジスタ５０７
のデータを退避したことを通知する。ＣＰＵ５０３から
内部レジスタ５０７のデータを退避したことの通知をう
けたＰＣ５０１は、リセット信号保持用ＦＦ５０６に０
を書き込みＣＰＵ５０３をリセット状態にした後、アド
レス信号保持用ＦＦ５０５に１を書き込む。アドレス信
号保持用ＦＦ５０５は１を保持し、１を出力することで
ＣＰＵ５０３がＳＲＡＭ５０４の上位アドレス空間をア
クセスするようにする。
【００３０】次に、ＰＣ５０１は、リセット信号保持用
ＦＦ５０６に１を書き込みＣＰＵ５０３を再度起動させ
る。再起動されたＣＰＵ５０３は、フラグ保持用メモリ
Ｂにフラグがセットされていないため、動作ソフトウェ
アＢをリセットされた状態から実行する。
ＦＦ５０６に１を書き込みＣＰＵ５０３を再度起動させ
る。再起動されたＣＰＵ５０３は、フラグ保持用メモリ
Ｂにフラグがセットされていないため、動作ソフトウェ
アＢをリセットされた状態から実行する。
【００３１】その後、再度動作ソフトウェアＡをＣＰＵ
５０３に実行させるためＰＣ５０１は、ＣＰＵ５０３に
内部レジスタ５０７のデータを退避するよう要求する。
ＰＣ５０１から内部レジスタ退避の要求をうけたＣＰＵ
５０３は、内部レジスタ５０７のデータをデータ退避用
メモリＢに退避した後、動作ソフトウェアの実行を中断
したことを示すために、フラグ保持用メモリＢにフラグ
をセットしてＰＣ５０１に内部レジスタ５０７のデータ
を退避したことを通知する。ＣＰＵ５０３から内部レジ
スタ５０７のデータを退避したことの通知をうけたＰＣ
５０１は、リセット信号保持用ＦＦ５０６に０を書き込
みＣＰＵ５０３をリセット状態にした後、アドレス信号
保持用ＦＦ５０５に０を書き込む。アドレス信号保持用
ＦＦ５０５は０を保持し、０を出力することでＣＰＵ５
０３がＳＲＡＭ５０４の下位アドレス空間をアクセスす
るようにする。そして、ＰＣ５０１は、リセット信号保
持用ＦＦ５０６に１を書き込みＣＰＵ５０３を再度起動
させる。再起動されたＣＰＵ５０３は、フラグ保持用メ
モリＡにフラグがセットされているため、データ退避用
メモリＡから内部レジスタ５０７のデータを復帰し、動
作ソフトウェアＡを中断された状態から実行する。
５０３に実行させるためＰＣ５０１は、ＣＰＵ５０３に
内部レジスタ５０７のデータを退避するよう要求する。
ＰＣ５０１から内部レジスタ退避の要求をうけたＣＰＵ
５０３は、内部レジスタ５０７のデータをデータ退避用
メモリＢに退避した後、動作ソフトウェアの実行を中断
したことを示すために、フラグ保持用メモリＢにフラグ
をセットしてＰＣ５０１に内部レジスタ５０７のデータ
を退避したことを通知する。ＣＰＵ５０３から内部レジ
スタ５０７のデータを退避したことの通知をうけたＰＣ
５０１は、リセット信号保持用ＦＦ５０６に０を書き込
みＣＰＵ５０３をリセット状態にした後、アドレス信号
保持用ＦＦ５０５に０を書き込む。アドレス信号保持用
ＦＦ５０５は０を保持し、０を出力することでＣＰＵ５
０３がＳＲＡＭ５０４の下位アドレス空間をアクセスす
るようにする。そして、ＰＣ５０１は、リセット信号保
持用ＦＦ５０６に１を書き込みＣＰＵ５０３を再度起動
させる。再起動されたＣＰＵ５０３は、フラグ保持用メ
モリＡにフラグがセットされているため、データ退避用
メモリＡから内部レジスタ５０７のデータを復帰し、動
作ソフトウェアＡを中断された状態から実行する。
【００３２】なお、本実施の形態においては、ホストプ
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
【００３３】また、拡張プロセッサの搭載メモリとして
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
【００３４】また、リセット信号保持用ＦＦ５０６は、
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、アドレス信号保持用ＦＦ５０５の出
力の変化に基づき自律的にリセット信号を生成する構成
としてもよい。
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、アドレス信号保持用ＦＦ５０５の出
力の変化に基づき自律的にリセット信号を生成する構成
としてもよい。
【００３５】また、フラグ保持用メモリとデータ退避用
メモリは、それぞれメモリ領域に確保せずにメモリ領域
とは別の専用のレジスタで実現する構成としても良い。 （実施の形態４）以下、本発明の第４の実施の形態につ
いて、図７、図８、図９を参照しながら説明する。
メモリは、それぞれメモリ領域に確保せずにメモリ領域
とは別の専用のレジスタで実現する構成としても良い。 （実施の形態４）以下、本発明の第４の実施の形態につ
いて、図７、図８、図９を参照しながら説明する。
【００３６】図７は、本発明にかかる第４の実施の形態
の多機能拡張プロセッサ装置を有するコンピュータシス
テムのブロック図である。また図８は、その多機能拡張
プロセッサ装置に搭載される３２ＫＢのＳＲＡＭメモリ
マップを示す図であり、図９は、そのＰＣに搭載される
主記憶のメモリマップを示す図である。
の多機能拡張プロセッサ装置を有するコンピュータシス
テムのブロック図である。また図８は、その多機能拡張
プロセッサ装置に搭載される３２ＫＢのＳＲＡＭメモリ
マップを示す図であり、図９は、そのＰＣに搭載される
主記憶のメモリマップを示す図である。
【００３７】図７において、７０１はパーソナルコンピ
ュータ（ＰＣ）、７０２は拡張プロセッサカードであ
る。７０３は、ＰＣ７０１のＣＰＵであり、７０４はＰ
Ｃ７０１の主記憶である。７０５は拡張プロセッサ７０
２に搭載されているＣＰＵであり、７０６は３２ＫＢの
ＳＲＡＭであり、７０７はＩＳＡバスに接続され、ＣＰ
Ｕ７０３とＣＰＵ７０５にＳＲＡＭ７０６を共有させる
メモリコントローラであり、７０８はＣＰＵ７０５の負
論理のリセット入力に接続され、ＰＣ７０１からＩＳＡ
バスを通じて転送されたリセット信号を保持し、出力す
るリセット信号保持用のフリップフロップ（ＦＦ）であ
る。７０９はＣＰＵ７０５が有する１バイトの内部レジ
スタである。また、ＳＲＡＭ７０６には、図８にそのア
ドレスマップを示すように、ＣＰＵ７０５の動作ソフト
ウェアＡが格納されており、さらにＳＲＡＭ７０６には
１バイトのＣＰＵ７０５の内部レジスタ７０９のデータ
退避用メモリＡが確保されている。さらにＳＲＡＭ７０
６には、１ビットのフラグ保持用メモリＡが確保されて
いる。
ュータ（ＰＣ）、７０２は拡張プロセッサカードであ
る。７０３は、ＰＣ７０１のＣＰＵであり、７０４はＰ
Ｃ７０１の主記憶である。７０５は拡張プロセッサ７０
２に搭載されているＣＰＵであり、７０６は３２ＫＢの
ＳＲＡＭであり、７０７はＩＳＡバスに接続され、ＣＰ
Ｕ７０３とＣＰＵ７０５にＳＲＡＭ７０６を共有させる
メモリコントローラであり、７０８はＣＰＵ７０５の負
論理のリセット入力に接続され、ＰＣ７０１からＩＳＡ
バスを通じて転送されたリセット信号を保持し、出力す
るリセット信号保持用のフリップフロップ（ＦＦ）であ
る。７０９はＣＰＵ７０５が有する１バイトの内部レジ
スタである。また、ＳＲＡＭ７０６には、図８にそのア
ドレスマップを示すように、ＣＰＵ７０５の動作ソフト
ウェアＡが格納されており、さらにＳＲＡＭ７０６には
１バイトのＣＰＵ７０５の内部レジスタ７０９のデータ
退避用メモリＡが確保されている。さらにＳＲＡＭ７０
６には、１ビットのフラグ保持用メモリＡが確保されて
いる。
【００３８】また、主記憶７０４には、図９にそのアド
レスマップを示すように、ＣＰＵ７０５の動作ソフトウ
ェアＢが格納されており、ソフトウェアＢの後には、１
ビットのフラグ保持用メモリＢと１バイトのＣＰＵ７０
５の内部レジスタ７０９のデータ退避用メモリＢとが確
保されている。最初の状態では、フラグ保持用メモリＢ
のフラグはセットされていない。また、主記憶７０４に
は、動作ソフトウェアＡを退避させるための動作ソフト
ウェアＡ退避領域（フラグ保持領域及びデータ退避領域
も含む）も確保されている。
レスマップを示すように、ＣＰＵ７０５の動作ソフトウ
ェアＢが格納されており、ソフトウェアＢの後には、１
ビットのフラグ保持用メモリＢと１バイトのＣＰＵ７０
５の内部レジスタ７０９のデータ退避用メモリＢとが確
保されている。最初の状態では、フラグ保持用メモリＢ
のフラグはセットされていない。また、主記憶７０４に
は、動作ソフトウェアＡを退避させるための動作ソフト
ウェアＡ退避領域（フラグ保持領域及びデータ退避領域
も含む）も確保されている。
【００３９】ここで、上記第４の実施の形態において、
ＣＰＵ７０５が動作ソフトウェアＡ実行中に、動作ソフ
トウェアＡの実行を一旦中断して動作ソフトウェアＢを
実行した後、動作ソフトウェアＡの実行を再開する場合
を図７および図８および図９を用いて説明する。
ＣＰＵ７０５が動作ソフトウェアＡ実行中に、動作ソフ
トウェアＡの実行を一旦中断して動作ソフトウェアＢを
実行した後、動作ソフトウェアＡの実行を再開する場合
を図７および図８および図９を用いて説明する。
【００４０】ある時点で、リセット信号保持用ＦＦ７０
８は１を出力しており、ＣＰＵ７０５は動作ソフトウェ
アＡを実行している。ＣＰＵ７０５で動作している動作
ソフトウェアＡを一旦中断してＣＰＵ７０５に動作ソフ
トウェアＢを実行させる場合に、ＰＣ７０１のＣＰＵ７
０３は、ＣＰＵ７０５に内部レジスタ７０９のデータを
退避するよう要求する。ＣＰＵ７０３から内部レジスタ
退避の要求をうけたＣＰＵ７０５は、内部レジスタ７０
９のデータをデータ退避用メモリＡに退避した後、動作
ソフトウェアＡの実行を中断したことを示すために、フ
ラグ保持用メモリＡにフラグをセットしてＣＰＵ７０３
に内部レジスタ７０９のデータを退避したことを通知す
る。ＣＰＵ７０５から内部レジスタ７０９のデータを退
避したことの通知をうけたＣＰＵ７０３は、リセット信
号保持用ＦＦ７０８に０を書き込みＣＰＵ７０５をリセ
ット状態にした後、動作ソフトウェアＡとフラグ保持用
メモリＡとデータ退避用メモリＡとを主記憶７０４の動
作ソフトウェアＡ退避領域に退避する。
８は１を出力しており、ＣＰＵ７０５は動作ソフトウェ
アＡを実行している。ＣＰＵ７０５で動作している動作
ソフトウェアＡを一旦中断してＣＰＵ７０５に動作ソフ
トウェアＢを実行させる場合に、ＰＣ７０１のＣＰＵ７
０３は、ＣＰＵ７０５に内部レジスタ７０９のデータを
退避するよう要求する。ＣＰＵ７０３から内部レジスタ
退避の要求をうけたＣＰＵ７０５は、内部レジスタ７０
９のデータをデータ退避用メモリＡに退避した後、動作
ソフトウェアＡの実行を中断したことを示すために、フ
ラグ保持用メモリＡにフラグをセットしてＣＰＵ７０３
に内部レジスタ７０９のデータを退避したことを通知す
る。ＣＰＵ７０５から内部レジスタ７０９のデータを退
避したことの通知をうけたＣＰＵ７０３は、リセット信
号保持用ＦＦ７０８に０を書き込みＣＰＵ７０５をリセ
ット状態にした後、動作ソフトウェアＡとフラグ保持用
メモリＡとデータ退避用メモリＡとを主記憶７０４の動
作ソフトウェアＡ退避領域に退避する。
【００４１】次に、ＣＰＵ７０３は、動作ソフトウェア
Ｂとフラグ保持用メモリＢとデータ退避用メモリＢとを
ＳＲＡＭ７０６に転送する。そして、ＣＰＵ７０３は、
リセット信号保持用ＦＦ７０８に１を書き込みＣＰＵ７
０５を再度起動させる。再起動されたＣＰＵ７０５は、
フラグ保持用メモリＢにフラグがセットされていないた
め、動作ソフトウェアＢをリセットされた状態から実行
する。
Ｂとフラグ保持用メモリＢとデータ退避用メモリＢとを
ＳＲＡＭ７０６に転送する。そして、ＣＰＵ７０３は、
リセット信号保持用ＦＦ７０８に１を書き込みＣＰＵ７
０５を再度起動させる。再起動されたＣＰＵ７０５は、
フラグ保持用メモリＢにフラグがセットされていないた
め、動作ソフトウェアＢをリセットされた状態から実行
する。
【００４２】その後、再度動作ソフトウェアＡをＣＰＵ
７０５に実行させるためＣＰＵ７０３は、ＣＰＵ７０５
に内部レジスタ７０９のデータを退避するよう要求す
る。ＣＰＵ７０３から内部レジスタ退避の要求をうけた
ＣＰＵ７０５は、内部レジスタ７０９のデータをデータ
退避用メモリＢ（ここでは、ＳＲＡＭ７０６の元のデー
タ退避用メモリＡの領域）に退避した後、動作ソフトウ
ェアの実行を中断したことを示すためにフラグ保持用メ
モリＢ（ここでは、ＳＲＡＭ７０６の元のフラグ保持用
メモリＡの領域）にフラグをセットしてＣＰＵ７０３に
内部レジスタ７０９のデータを退避したことを通知す
る。ＣＰＵ７０５から内部レジスタ７０９のデータを退
避したことの通知をうけたＣＰＵ７０３は、リセット信
号保持用ＦＦ７０８に０を書き込みＣＰＵ７０５をリセ
ット状態にした後、ＳＲＡＭ７０６の動作ソフトウェア
Ｂとフラグ保持用メモリＢとデータ退避用メモリＢとを
主記憶７０４の動作ソフトウェアＢとフラグ保持用メモ
リＢとデータ退避用メモリＢにコピーする。
７０５に実行させるためＣＰＵ７０３は、ＣＰＵ７０５
に内部レジスタ７０９のデータを退避するよう要求す
る。ＣＰＵ７０３から内部レジスタ退避の要求をうけた
ＣＰＵ７０５は、内部レジスタ７０９のデータをデータ
退避用メモリＢ（ここでは、ＳＲＡＭ７０６の元のデー
タ退避用メモリＡの領域）に退避した後、動作ソフトウ
ェアの実行を中断したことを示すためにフラグ保持用メ
モリＢ（ここでは、ＳＲＡＭ７０６の元のフラグ保持用
メモリＡの領域）にフラグをセットしてＣＰＵ７０３に
内部レジスタ７０９のデータを退避したことを通知す
る。ＣＰＵ７０５から内部レジスタ７０９のデータを退
避したことの通知をうけたＣＰＵ７０３は、リセット信
号保持用ＦＦ７０８に０を書き込みＣＰＵ７０５をリセ
ット状態にした後、ＳＲＡＭ７０６の動作ソフトウェア
Ｂとフラグ保持用メモリＢとデータ退避用メモリＢとを
主記憶７０４の動作ソフトウェアＢとフラグ保持用メモ
リＢとデータ退避用メモリＢにコピーする。
【００４３】次に、ＣＰＵ７０３は、動作ソフトウェア
Ａ退避領域に退避されている動作ソフトウェアＡとフラ
グ保持用メモリＡとデータ退避用メモリＡとをＳＲＡＭ
７０６に復帰させる。そして、ＣＰＵ７０３は、リセッ
ト信号保持用ＦＦ７０８に１を書き込みＣＰＵ７０５を
再度起動させる。再起動されたＣＰＵ７０５は、フラグ
保持用メモリＡにフラグがセットされているため、デー
タ退避用メモリＡから内部レジスタ７０９のデータを復
帰し、動作ソフトウェアＡを中断された状態から実行す
る。
Ａ退避領域に退避されている動作ソフトウェアＡとフラ
グ保持用メモリＡとデータ退避用メモリＡとをＳＲＡＭ
７０６に復帰させる。そして、ＣＰＵ７０３は、リセッ
ト信号保持用ＦＦ７０８に１を書き込みＣＰＵ７０５を
再度起動させる。再起動されたＣＰＵ７０５は、フラグ
保持用メモリＡにフラグがセットされているため、デー
タ退避用メモリＡから内部レジスタ７０９のデータを復
帰し、動作ソフトウェアＡを中断された状態から実行す
る。
【００４４】なお、本実施の形態においては、ホストプ
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
ロセッサとしてＰＣを用いているが、ホストプロセッサ
はＣＰＵあるいはＤＳＰと拡張バスを搭載したコンピュ
ータでもよい。また、拡張バスはシステムバスとしても
よい。
【００４５】また、拡張プロセッサの搭載メモリとして
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
ＳＲＡＭに代えてＲＯＭ、ＤＲＡＭを用いてもよい。
【００４６】また、リセット信号保持用ＦＦ７０８は、
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、ホストプロセッサのＳＲＡＭ７０６
に対するアクセスに基づき自律的にリセット信号を生成
する構成としてもよい。
ホストプロセッサから転送されたデータを保持するフリ
ップフロップとし、ホストプロセッサがリセット信号を
生成するとしたが、ホストプロセッサのＳＲＡＭ７０６
に対するアクセスに基づき自律的にリセット信号を生成
する構成としてもよい。
【００４７】また、フラグ保持用メモリとデータ退避用
メモリは、それぞれメモリ領域に確保せずにメモリ領域
とは別の専用のレジスタで実現する構成としても良い。
更に、フラグ保持用メモリとデータ退避用メモリを、動
作させるソフトウェアの数以上を設け、それぞれのソフ
トウェア毎に対応させてもよい。
メモリは、それぞれメモリ領域に確保せずにメモリ領域
とは別の専用のレジスタで実現する構成としても良い。
更に、フラグ保持用メモリとデータ退避用メモリを、動
作させるソフトウェアの数以上を設け、それぞれのソフ
トウェア毎に対応させてもよい。
【００４８】以上のように、拡張プロセッサカードで行
う処理を切替える際に、複数の動作ソフトウェアを拡張
プロセッサに搭載し、かつその切替えを動作ソフトウェ
アを搭載したメモリのアドレス信号の変更のみで行なう
ため、動作ソフトウェアのダウンロードによる待ち時間
が必要でなくなり、複数の動作ソフトウェアを高速に切
替えることが可能になる。
う処理を切替える際に、複数の動作ソフトウェアを拡張
プロセッサに搭載し、かつその切替えを動作ソフトウェ
アを搭載したメモリのアドレス信号の変更のみで行なう
ため、動作ソフトウェアのダウンロードによる待ち時間
が必要でなくなり、複数の動作ソフトウェアを高速に切
替えることが可能になる。
【００４９】又、メモリ制御信号を操作してメモリを選
択することにより動作ソフトウェアの切替えを行うこと
により、アドレス信号での切替えの場合にメモリ領域の
個数が２のベキ乗個に制限される問題を解決し、複数の
動作ソフトウェアを高速に切替えることに加えて動作ソ
フトウェアを格納するメモリの容量の最適化を可能にす
る。
択することにより動作ソフトウェアの切替えを行うこと
により、アドレス信号での切替えの場合にメモリ領域の
個数が２のベキ乗個に制限される問題を解決し、複数の
動作ソフトウェアを高速に切替えることに加えて動作ソ
フトウェアを格納するメモリの容量の最適化を可能にす
る。
【００５０】又、拡張プロセッサカード上の各種プロセ
ッサの内部レジスタ情報を退避、復帰できる機能を有す
ることで、複数の動作ソフトウェアをその実行中に動的
に切替えて処理することが可能になる。
ッサの内部レジスタ情報を退避、復帰できる機能を有す
ることで、複数の動作ソフトウェアをその実行中に動的
に切替えて処理することが可能になる。
【００５１】更に、ホストプロセッサ側の主メモリ領域
に拡張プロセッサカード上のメモリ領域に存在しない別
の動作ソフトウェアを格納しておき、必要な時に応じて
拡張プロセッサカード上のメモリ領域に転送して実行す
ることにより、拡張プロセッサカード側には頻繁に処理
を行う動作プログラムのみを格納するメモリ領域を確保
しておけば良く、拡張プロセッサカード側のメモリ容量
を最小限に抑えることができる。
に拡張プロセッサカード上のメモリ領域に存在しない別
の動作ソフトウェアを格納しておき、必要な時に応じて
拡張プロセッサカード上のメモリ領域に転送して実行す
ることにより、拡張プロセッサカード側には頻繁に処理
を行う動作プログラムのみを格納するメモリ領域を確保
しておけば良く、拡張プロセッサカード側のメモリ容量
を最小限に抑えることができる。
【００５２】なお、上記実施の形態では、いずれも動作
ソフトウェアの個数を２個として説明したが、動作ソフ
トウェアの個数が、これに限定されないことは言うまで
もない。
ソフトウェアの個数を２個として説明したが、動作ソフ
トウェアの個数が、これに限定されないことは言うまで
もない。
【００５３】また、上記実施の形態では、いずれも各動
作ソフトウェアを格納するメモリ容量を３２ＫＢとした
が、各動作ソフトウェアに最適な容量であればよく、こ
れに限定されるものではない。
作ソフトウェアを格納するメモリ容量を３２ＫＢとした
が、各動作ソフトウェアに最適な容量であればよく、こ
れに限定されるものではない。
【００５４】
【発明の効果】以上述べたところから明らかなように本
発明は、動作ソフトウェアの切り替えを高速に行うこと
ができ、動作ソフトウェアを動的に切り替えることがで
きるという長所を有する。
発明は、動作ソフトウェアの切り替えを高速に行うこと
ができ、動作ソフトウェアを動的に切り替えることがで
きるという長所を有する。
【図１】本発明にかかる第１の実施の形態の多機能拡張
プロセッサ装置のブロック図である。
プロセッサ装置のブロック図である。
【図２】同第１の実施の形態の多機能拡張プロセッサ装
置に搭載される６４ＫＢのＳＲＡＭメモリマップを示す
図である。
置に搭載される６４ＫＢのＳＲＡＭメモリマップを示す
図である。
【図３】本発明にかかる第２の実施の形態の多機能拡張
プロセッサ装置のブロック図である。
プロセッサ装置のブロック図である。
【図４】同第２の実施の形態の多機能拡張プロセッサ装
置に搭載される２つの３２ＫＢのＳＲＡＭメモリマップ
を示す図である。
置に搭載される２つの３２ＫＢのＳＲＡＭメモリマップ
を示す図である。
【図５】本発明にかかる第３の実施の形態の多機能拡張
プロセッサ装置のブロック図である。
プロセッサ装置のブロック図である。
【図６】同第３の実施の形態の多機能拡張プロセッサ装
置に搭載される６４ＫＢのＳＲＡＭメモリマップを示す
図である。
置に搭載される６４ＫＢのＳＲＡＭメモリマップを示す
図である。
【図７】本発明にかかる第４の実施の形態の多機能拡張
プロセッサ装置を有するコンピュータシステムのブロッ
ク図である。
プロセッサ装置を有するコンピュータシステムのブロッ
ク図である。
【図８】同第４の実施の形態における多機能拡張プロセ
ッサ装置に搭載される３２ＫＢのＳＲＡＭメモリマップ
を示す図である。
ッサ装置に搭載される３２ＫＢのＳＲＡＭメモリマップ
を示す図である。
【図９】同第４の実施の形態におけるＰＣに搭載される
主記憶のメモリマップを示す図である。
主記憶のメモリマップを示す図である。
１０１、３０１、５０１、７０１ パーソナルコンピュ
ータ（ＰＣ） １０２、３０２、５０２、７０２ 拡張プロセッサカー
ド １０３、３０３、５０３、７０５ ＣＰＵ １０４、５０４ ＳＲＡＭ（６４Ｋ
Ｂ） １０５、５０５ アドレス信号保持用
ＦＦ １０６、３０６、５０６、７０８ リセット信号保持用
ＦＦ ３０４ａ、３０４ｂ、７０６ ＳＲＡＭ（３２Ｋ
Ｂ） ３０５ メモリ制御信号選択
レジスタ ３０７ａ、３０７ｂ ＣＳ選択回路 ５０７、７０９ ＣＰＵ内部レジスタ ７０４ 主記憶 ７０７ メモリコントローラ
ータ（ＰＣ） １０２、３０２、５０２、７０２ 拡張プロセッサカー
ド １０３、３０３、５０３、７０５ ＣＰＵ １０４、５０４ ＳＲＡＭ（６４Ｋ
Ｂ） １０５、５０５ アドレス信号保持用
ＦＦ １０６、３０６、５０６、７０８ リセット信号保持用
ＦＦ ３０４ａ、３０４ｂ、７０６ ＳＲＡＭ（３２Ｋ
Ｂ） ３０５ メモリ制御信号選択
レジスタ ３０７ａ、３０７ｂ ＣＳ選択回路 ５０７、７０９ ＣＰＵ内部レジスタ ７０４ 主記憶 ７０７ メモリコントローラ
Claims (5)
- 【請求項１】 複数の独立したソフトウェアを複数のメ
モリ領域にそれぞれ格納する記憶手段と、拡張バスを介
して接続されるホストプロセッサからの命令に基づい
て、前記複数のメモリ領域のうちの１つを選択するメモ
リ選択手段と、その選択されたメモリ領域に格納された
ソフトウェアを実行するプロセッサと、前記メモリ領域
を選択する際に、前記プロセッサをリセットするリセッ
ト手段とを備え、前記ホストプロセッサの機能を少なく
とも２個以上拡張することを特徴とする多機能拡張プロ
セッサ装置。 - 【請求項２】 複数の前記ソフトウェア毎に対応して、
前記プロセッサのレジスタの内容を退避して格納する複
数のレジスタ格納手段と、前記プロセッサのフラグを保
持する複数のフラグ保持手段と、前記メモリ選択手段の
選択結果に基づき、前記複数のレジスタ格納手段の内一
つを選択するレジスタ選択手段と、前記メモリ選択手段
の選択結果に基づき、前記複数のフラグ保持手段の内一
つを選択するフラグ選択手段とを備え、前記メモリ領域
の選択の際に、今まで動作していたソフトウェアにおけ
るレジスタの内容及びフラグを、それらに対応するレジ
スタ格納手段及びフラグ保持手段に退避し、その退避
後、前記リセット手段が前記プロセッサをリセットし、
前記フラグ選択手段により今回選択されたソフトウェア
に対応するフラグ保持手段にフラグが保持されている場
合は、前記レジスタ選択手段により選択された前記レジ
スタ格納手段からレジスタの内容を復帰させた後、その
ソフトウェアを起動し、フラグが保持されていない場合
は、前記プロセッサの前記リセット後、そのソフトウェ
アを起動することを特徴とする請求項１記載の多機能拡
張プロセッサ装置。 - 【請求項３】 記憶手段は、前記各メモリ領域のアドレ
スがｍビットで表され（ｍは１以上の整数）、前記複数
のメモリ領域が全部で２のｎ乗個あり（ｎは１以上の整
数）、その２のｎ乗個存在する前記メモリ領域が１つの
メモリで構成されるものであって、前記メモリ選択手段
は、前記ホストプロセッサが出力するｎビットの選択デ
ータと前記プロセッサが出力するｍビットのアドレスデ
ータとを連接して得られる（ｍ＋ｎ）ビットのデータを
前記１つのメモリのメモリアドレスとすることで、２の
ｎ乗個の前記メモリ領域のうちの１つを選択することを
特徴とする請求項１、又は２記載の多機能拡張プロセッ
サ装置。 - 【請求項４】 メモリ選択手段は、前記ホストプロセッ
サから出力されるメモリ選択信号と前記プロセッサから
出力されるメモリ制御信号に基づいて、前記メモリ領域
の１つを選択することを特徴とする請求項１、又は２記
載の多機能拡張プロセッサ装置。 - 【請求項５】 ホストプロセッサと、そのホストプロセ
ッサに接続され、ソフトウェア、その各ソフトウェアに
おけるレジスタの内容及びフラグを格納し、前記ソフト
ウェアとは別のソフトウェア、その別のソフトウェアに
おけるレジスタの内容及びフラグの各データを退避して
格納する退避領域を有する主メモリとを有するホストシ
ステムと、 前記ホストプロセッサにバスを介して接続されたプロセ
ッサと、そのプロセッサで動作するソフトウェア、その
ソフトウェアにおけるレジスタの内容及びフラグを格納
するメモリと、前記ホストプロセッサからの命令に基づ
いて、前記メモリに格納されたソフトウェア、レジスタ
の内容及びフラグの各データを前記主メモリの退避領域
に退避格納し、前記主メモリに格納されている前記ソフ
トウェア、レジスタの内容及びフラグの各データを前記
メモリに格納するメモリ制御手段と、前記メモリに前記
主メモリから各データを格納する際に、前記プロセッサ
をリセットし、その格納されたソフトウェアを起動する
リセット手段とを有し、前記メモリ制御手段は、前記ホ
ストプロセッサからの命令に応じて、前記プロセッサの
動作ソフトウェアを前記主メモリ上のソフトウェアと前
記メモリ上のソフトウェアとを入れ換えるものであり、
その入れ換えの際に、今回動作させるソフトウェアのフ
ラグが保持されている場合は、そのソフトウェアのレジ
スタを復帰して起動する多機能拡張プロセッサ装置とを
備えたことを特徴とするコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29583395A JPH09138752A (ja) | 1995-11-14 | 1995-11-14 | 多機能拡張プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29583395A JPH09138752A (ja) | 1995-11-14 | 1995-11-14 | 多機能拡張プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09138752A true JPH09138752A (ja) | 1997-05-27 |
Family
ID=17825780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29583395A Pending JPH09138752A (ja) | 1995-11-14 | 1995-11-14 | 多機能拡張プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09138752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087244A (ja) * | 2005-09-26 | 2007-04-05 | Sony Corp | コプロセッサ及びコンピュータシステム |
-
1995
- 1995-11-14 JP JP29583395A patent/JPH09138752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087244A (ja) * | 2005-09-26 | 2007-04-05 | Sony Corp | コプロセッサ及びコンピュータシステム |
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