JPH07141860A - シンクロナスdramメモリモジュール - Google Patents
シンクロナスdramメモリモジュールInfo
- Publication number
- JPH07141860A JPH07141860A JP5312726A JP31272693A JPH07141860A JP H07141860 A JPH07141860 A JP H07141860A JP 5312726 A JP5312726 A JP 5312726A JP 31272693 A JP31272693 A JP 31272693A JP H07141860 A JPH07141860 A JP H07141860A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- wiring
- memory module
- bank
- synchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
てスキュー整合問題を緩和する。クロック配線の最長の
配線長の長さを短くして動作高速化を図る。 【構成】 プリント基板1の中央にクロックドライバ装
置2を配置し、その左右にバンク1、バンク2に属する
シンクロナスDRAM3を配置する。バンク間で対とな
ったシンクロナスDRAM3のクロック入力端子間をク
ロック配線6で接続し、その配線の中点をクロックドラ
イバ装置2の出力端子と接続する。
Description
して、数倍の高速動作が可能なシンクロナスDRAMを
用いたメモリモジュールに関し、特にメモリモジュール
におけるクロックドライバ半導体装置およびシンクロナ
スDRAMの配置、ならびにクロックドライバ半導体装
置とシンクロナスDRAM間のクロック配線形状に関す
るものである。
として、プリント基板上に、DRAMを複数個搭載した
メモリモジュールが広く用いられて来た。従来のDRA
Mを用いたメモリモジュールでは、図3に示すように、
プリント基板上に複数のDRAM7をバンク毎に分割し
て配置し、各バンクにそれぞれ異なるCAS配線8a、
8b、RAS配線9a、9bを敷設し、メモリモジュー
ルを使用するコンピュータ等の装置本体より、異なった
RASならびにCAS信号を供給し、データの読み出
し、書き込みを行っていた。
PU(Micro Processor Unit)は近年高速化が一段と進
み、現在100MHzで動作するものが市場に提供され
ているが、これに対しDRAMでは記憶容量の面では目
覚ましい発展を遂げているものの高速化の点では改善の
進行は緩やかである。その結果、MPUとDRAMとの
動作速度の乖離が一段と進む傾向にある。この間隙を埋
めるものとして期待されるものの一つにシンクロナスD
RAMがある。
給しこれと同期させることによりMPUと直結できるよ
うにしたものであり、例えばバンクに交互にアクセスす
ることによりプリチャージ時間を隠すようにし、また、
データへの連続アクセス(いわゆるバーストアクセス)
を行いデータの連続出力を可能ならしめることにより高
速動作を実現したものである。
来のメモリモジュールの構成を示す平面図である。すな
わち、従来のメモリモジュールでは、プリント基板(図
示なし)上に第1バンクおよび第2バンクを構成するシ
ンクロナスDRAM3を1列に配置し、各シンクロナス
DRAM3にクロックを供給するクロックドライバ装置
2をシンクロナスDRAM列の一端に配置する。クロッ
クドライバ装置2にはクロック入力配線5が接続されて
おり、この配線を介してコンピュータ等の装置本体から
クロックが供給されている。また、クロック配線6を介
して各シンクロナスDRAM3に接続されており、これ
により各シンクロナスDRAMにクロックが供給され
る。なお、プリント基板上での実際の配線では、クロッ
ク配線6は上下方向に図示の状態よりも稠密な状態に敷
設されている。
各シンクロナスDRAMのアドレス入力端子はアドレス
バスに接続されており、装置本体の指示するアドレスの
セルがアクセスされる。ここで、例えばバンク1とバン
ク2とに異なる番地を割り当てて使用する場合、最上位
ビットのアドレスを用いてバンクの選択を行う。また、
バンク1、バンク2の各番地をメモリエリアの同一番地
に割り当てて各バンクをデータの上位ビットと下位ビッ
トを格納するように使用する場合には、最上位ビットの
アドレスを両バンクに共通にする。
ロナスDRAMメモリモジュールでは、各シンクロナス
DRAMにクロックを供給するクロックドライバ装置が
シンクロナスDRAM列外に配置されていたため、例え
ば各バンクの左端のシンクロナスDRAMでは、バンク
1とバンク2とでクロック配線6の配線長に数倍の差が
生じ、最も差の少ない右端のシンクロナスDRAM間で
も約2倍の配線長の差がある。また、従来のメモリモジ
ュールでは、バンク内において左端と右端とのシンクロ
ナスDRAM間では配線長に数倍の差がある。而して、
配線には配線容量および配線抵抗が寄生しているため、
配線長に差があるとクロックタイミングの遅れに差が生
じることになる。この差は低速のメモリでは問題となる
ことはなかったが、100MHz程度のクロックで動作
を行う高速のメモリでは、クロック遅延の差によりスキ
ュー整合に問題が生じる。すなわち、メモリ内におい
て、クロックタイミングの遅れのばらつきにより他の信
号とのタイミングの余裕を大きくとる必要が生じ結果的
に書き込みおよび読み出し動作の遅れが大きくなる。ま
た、例えば、バンク1により出力されるデータとバンク
2で出力されるデータとの間で同一のビット間でタイミ
ングに差が生じ、あるいは、バンク1とバンク2とにデ
ータの上位ビットと下位ビットの内容とをそれぞれ格納
しているときには、同一データ内でのビットによるタイ
ミングのずれが大きくなり、この出力データを扱う回路
におけるスキュー整合に問題が生じる。
め、本発明によれば、プリント基板上に、クロックドラ
イバによってクロックが供給される複数個のシンクロナ
スDRAMが複数のバンクに分けられて搭載され、互い
に異なるバンクに属する対となるシンクロナスDRAM
メモリモジュールが前記クロックドライバの同一の端子
からクロックが供給されるシンクロナスDRAMメモリ
モジュールにおいて、対となっているシンクロナスDR
AMでは、前記クロックドライバからの配線距離がほぼ
等しいことを特徴とするシンクロナスDRAMメモリモ
ジュールが提供される。
して説明する。図1(a)は、本発明の第1の実施例に
おけるシンクロナスDRAMおよびクロックドライバ装
置のプリント基板上での配置を示す平面図であり、図1
(b)は、本実施例におけるクロック配線の敷設状態を
示すブロック図である。図1(a)に示されるように、
本実施例では、クロックドライバ装置2をプリント基板
1の中央に搭載し、バンク1、バンク2に属するシンク
ロナスDRAM3をそれぞれクロックドライバ装置の左
右に配置してメモリモジュールを構成している。プリン
ト基板1の下側縁部には、端子4が形成されており、ク
ロックドライバ装置2へのクロックの供給、シンクロナ
スDRAM3に対するアドレス信号の供給、データの入
出力等のために用いられている。
対応するシンクロナスDRAM3同士のクロック入力端
子間をクロック配線6にて接続し、さらにその配線の中
点からクロック配線6を引き出してクロックドライバ装
置2の出力端子と接続している。クロックドライバ装置
2に対しては、装置本体より端子4、クロック入力配線
5を介してクロックが供給されている。
は、バンク間の対応するシンクロナスDRAM同士では
クロック配線長が等しくなるため、両者間でクロックの
遅延に差は生じなくなり、そのため、各シンクロナスD
RAM内でのタイミングの合わせ方が容易となる。ま
た、バンク1、バンク2をそれぞれ異なるメモリエリア
の番地を割り当てて使用するとき、同一のビット間での
バンクが異なることによる情報の遅れに差はなくなり、
また、バンク1、バンク2を同一データの上位のビット
と下位のビットとを格納するのに用いる場合、同一デー
タ内でのビット間のタイミングずれが少なくなり、スキ
ュー整合を図ることが容易になる。
のクロック配線長の差が少なくなっており、バンク内で
のクロックタイミング遅れの差が少なくなってスキュー
整合問題が緩和され、また同一データ内でのデータ出力
時のビット間のタイミングのずれが少なくなっている。
さらに、本発明によれば、クロックドライバ装置が、メ
モリモジュールの中央に配置されたことにより最長の配
線長が従来例の場合よりも短縮されており、そのため、
より高速の動作が可能になっている。
ブロック図である。同図において、図1の部分と同等の
部分には同一の参照番号が付されているので重複する説
明は省略するが、本実施例では、シンクロナスDRAM
のバンク数を4つに増加させてメモリー容量の増加を図
っている。本実施例でも、各バンクをメモリエリアの異
なる番地を割り当てて使用することもできるし、2つ乃
至4つのバンクによりデータの一部のビットを記憶させ
るようにすることができる。本実施例においても、バン
ク間の対応するシンクロナスDRAM3間でのクロック
配線長を等しくすることができ、また同一バンク内での
クロック配線長の差を少なくすることができるので、先
の実施例の場合と同様の効果を奏することができる。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、2
乃至4バンク構成のメモリモジュールについて説明した
がバンク数をさらに増加させることができる。また、1
バンクを構成するシンクロナスDRAMの数は1乃至複
数の適宜値にすることができる。さらに、実施例では、
プリント基板上にメモリモジュールのみを形成する例に
ついて説明したが、メモリモジュールを他の半導体装置
とともに同一プリント基板上に搭載することもできる。
また、本発明のおいて用いられるシンクロナスDRAM
のビット構成については格別の制限はなく市場に提供さ
れている製品は何れも使用することができる。また、本
発明のメモリモジュールは、コンピュータの主記憶装置
やVRAMの代替用等に適用することができるものであ
り特に用途が限定されるものではない。
ジュールは、クロックドライバ装置の左右に異なるバン
クに属するシンクロナスDRAMを配置し、バンク間の
対応するシンクロナスDRAM同士のクロック入力端子
間をクロック配線にて接続し、さらにその中点から配線
を引き出してクロックドライバ装置に接続したものであ
るので、以下の効果を奏することができる。
AM同士でのクロック配線長を等しくすることができる
ため、両者間でクロックの遅延に差は生じなくなり、両
者間でのスキュー整合問題は緩和される。また、各バン
クをそれぞれ異なるメモリエリアの番地を割り当てて使
用するとき、同一のビット間でバンクが異なることによ
る情報の遅れに差はなくなり、また、各バンクを同一デ
ータの異なるビット部分のデータを格納するのに用いる
場合、同一データ内でのビット間のタイミングずれが少
なくなり、この出力データを扱う回路におけるスキュー
整合を図ることが容易になる。
ールの中央に配置されたことにより、クロック配線の最
長の配線長を短くすることができ、メモリのより高速な
動作が可能になる。 同一バンク内でのクロック配線の配線長の差を少な
くすることができ、同一データのビット間でのクロック
タイムの遅れの差を少なくすることができるため、で
述べた場合と同様にスキュー整合が容易になり、誤動作
の発生を防止することができる。
ク図。
Claims (4)
- 【請求項1】 プリント基板上に、クロックドライバに
よってクロックが供給される複数個のシンクロナスDR
AMが複数のバンクに分けられて搭載され、互いに異な
るバンクに属する対となるシンクロナスDRAMメモリ
モジュールが前記クロックドライバの同一の端子からク
ロックが供給されるシンクロナスDRAMメモリモジュ
ールにおいて、対となっているシンクロナスDRAMで
は、前記クロックドライバからの配線距離がほぼ等しい
ことを特徴とするシンクロナスDRAMメモリモジュー
ル。 - 【請求項2】 対をなすシンクロナスDRAMのクロッ
ク入力端子同士が接続され、その接続配線の中点が前記
クロックドライバに接続されていることを特徴とする請
求項1記載のシンクロナスDRAMメモリモジュール。 - 【請求項3】 前記クロックドライバがプリント基板の
ほぼ中央に配置され、その左右に、属するバンクの異な
るシンクロナスDRAMが配置されていることを特徴と
する請求項1記載のシンクロナスDRAMメモリモジュ
ール。 - 【請求項4】 対をなすバンクが複数段同一プリント基
板上に搭載され、前記クロックドライバが対をなすバン
クからほぼ等距離の位置に配置されていることを特徴と
する請求項1記載のシンクロナスDRAMメモリモジュ
ール。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05312726A JP3077866B2 (ja) | 1993-11-18 | 1993-11-18 | メモリモジュール |
US08/339,730 US5495435A (en) | 1993-11-18 | 1994-11-14 | Synchronous DRAM memory module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05312726A JP3077866B2 (ja) | 1993-11-18 | 1993-11-18 | メモリモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07141860A true JPH07141860A (ja) | 1995-06-02 |
JP3077866B2 JP3077866B2 (ja) | 2000-08-21 |
Family
ID=18032689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05312726A Expired - Lifetime JP3077866B2 (ja) | 1993-11-18 | 1993-11-18 | メモリモジュール |
Country Status (2)
Country | Link |
---|---|
US (1) | US5495435A (ja) |
JP (1) | JP3077866B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1055668A (ja) * | 1996-08-13 | 1998-02-24 | Fujitsu Ltd | 半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム |
US5805603A (en) * | 1996-07-05 | 1998-09-08 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device realizing high speed and accurate operation |
JP2006066937A (ja) * | 2005-11-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2010251762A (ja) * | 2009-04-15 | 2010-11-04 | Samsung Electronics Co Ltd | パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システム |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3455040B2 (ja) * | 1996-12-16 | 2003-10-06 | 株式会社日立製作所 | ソースクロック同期式メモリシステムおよびメモリユニット |
US5867448A (en) * | 1997-06-11 | 1999-02-02 | Cypress Semiconductor Corp. | Buffer for memory modules with trace delay compensation |
US6134638A (en) * | 1997-08-13 | 2000-10-17 | Compaq Computer Corporation | Memory controller supporting DRAM circuits with different operating speeds |
US6144576A (en) * | 1998-08-19 | 2000-11-07 | Intel Corporation | Method and apparatus for implementing a serial memory architecture |
US6229727B1 (en) * | 1998-09-28 | 2001-05-08 | Cisco Technology, Inc. | Method and apparatus for support of multiple memory devices in a single memory socket architecture |
US5982655A (en) * | 1998-09-29 | 1999-11-09 | Cisco Technology, Inc. | Method and apparatus for support of multiple memory types in a single memory socket architecture |
KR100338779B1 (ko) * | 2000-08-28 | 2002-05-31 | 윤종용 | 버스라인들 간의 스큐를 방지하기 위한 메모리 모듈 |
US6349050B1 (en) * | 2000-10-10 | 2002-02-19 | Rambus, Inc. | Methods and systems for reducing heat flux in memory systems |
US7376279B2 (en) * | 2000-12-14 | 2008-05-20 | Idx Investment Corporation | Three-dimensional image streaming system and method for medical images |
US6674648B2 (en) * | 2001-07-23 | 2004-01-06 | Intel Corporation | Termination cards and systems therefore |
US6631083B2 (en) * | 2001-07-23 | 2003-10-07 | Intel Corporation | Systems with modules and clocking therefore |
US6674649B2 (en) * | 2001-07-23 | 2004-01-06 | Intel Corporation | Systems having modules sharing on module terminations |
US6918078B2 (en) * | 2001-07-23 | 2005-07-12 | Intel Corporation | Systems with modules sharing terminations |
US6771515B2 (en) * | 2001-07-23 | 2004-08-03 | Intel Corporation | Systems having modules with on die terminations |
US6711027B2 (en) * | 2001-07-23 | 2004-03-23 | Intel Corporation | Modules having paths of different impedances |
US6717823B2 (en) * | 2001-07-23 | 2004-04-06 | Intel Corporation | Systems having modules with buffer chips |
US6724082B2 (en) * | 2001-07-23 | 2004-04-20 | Intel Corporation | Systems having modules with selectable on die terminations |
US6751113B2 (en) | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
US20050044302A1 (en) * | 2003-08-06 | 2005-02-24 | Pauley Robert S. | Non-standard dual in-line memory modules with more than two ranks of memory per module and multiple serial-presence-detect devices to simulate multiple modules |
US8250295B2 (en) * | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
US7289386B2 (en) * | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
US7542322B2 (en) * | 2004-09-30 | 2009-06-02 | Intel Corporation | Buffered continuous multi-drop clock ring |
JP2007164599A (ja) * | 2005-12-15 | 2007-06-28 | Elpida Memory Inc | メモリモジュール |
US7724604B2 (en) * | 2006-10-25 | 2010-05-25 | Smart Modular Technologies, Inc. | Clock and power fault detection for memory modules |
US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
US8417870B2 (en) * | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
US10236032B2 (en) * | 2008-09-18 | 2019-03-19 | Novachips Canada Inc. | Mass data storage system with non-volatile memory modules |
US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
US20150033050A1 (en) * | 2013-07-25 | 2015-01-29 | Samsung Electronics Co., Ltd | Semiconductor integrated circuit and computing device including the same |
CN105706064B (zh) | 2013-07-27 | 2019-08-27 | 奈特力斯股份有限公司 | 具有本地分别同步的内存模块 |
CN109147834B (zh) * | 2018-09-27 | 2024-02-13 | 长鑫存储技术有限公司 | 电源系统及半导体封装集合体 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05128214A (ja) * | 1991-11-07 | 1993-05-25 | Nec Corp | 配線処理方式 |
JPH05233092A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | クロック信号分配方法および分配回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5270964A (en) * | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
US5272664A (en) * | 1993-04-21 | 1993-12-21 | Silicon Graphics, Inc. | High memory capacity DRAM SIMM |
-
1993
- 1993-11-18 JP JP05312726A patent/JP3077866B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-14 US US08/339,730 patent/US5495435A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05128214A (ja) * | 1991-11-07 | 1993-05-25 | Nec Corp | 配線処理方式 |
JPH05233092A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | クロック信号分配方法および分配回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805603A (en) * | 1996-07-05 | 1998-09-08 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device realizing high speed and accurate operation |
JPH1055668A (ja) * | 1996-08-13 | 1998-02-24 | Fujitsu Ltd | 半導体集積回路、半導体集積回路モジュール、および、半導体集積回路システム |
JP2006066937A (ja) * | 2005-11-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2010251762A (ja) * | 2009-04-15 | 2010-11-04 | Samsung Electronics Co Ltd | パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システム |
Also Published As
Publication number | Publication date |
---|---|
JP3077866B2 (ja) | 2000-08-21 |
US5495435A (en) | 1996-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07141860A (ja) | シンクロナスdramメモリモジュール | |
US5175835A (en) | Multi-mode DRAM controller | |
US4958322A (en) | Semiconductor pseudo memory module | |
KR100192187B1 (ko) | 단일/이중 인-라인 메모리 모듈에 패키징되는 동기식 메모리 및 제조 방법 | |
US6246629B1 (en) | Semiconductor IC device having a memory and a logic circuit implemented with a single chip | |
US5241222A (en) | Dram interface adapter circuit | |
JPH05314774A (ja) | コンピュータ記憶モジュール回路板 | |
KR100375147B1 (ko) | 회로모듈 | |
CN112116930B (zh) | 在存储器模块的独立层上传送数据信号以及相关方法、系统和设备 | |
US9696941B1 (en) | Memory system including memory buffer | |
US5680364A (en) | Integrated circuit memory device having equally spaced apart cell arrays | |
JP2013020678A (ja) | 半導体記憶装置 | |
US6400626B1 (en) | Memory devices | |
US20020024834A1 (en) | Memory module having programmable logic device and sTSOP | |
JPH10134576A (ja) | 半導体メモリ装置 | |
CN116490925A (zh) | 存储器电路架构 | |
JPH0582746A (ja) | 半導体記憶装置 | |
JPS61217994A (ja) | 半導体記憶装置 | |
JPH0625015Y2 (ja) | 半導体装置 | |
US9281051B2 (en) | Semiconductor package | |
KR19980056135A (ko) | 듀얼포트로 동작하는 싱크로너스 디램 | |
KR940002595Y1 (ko) | Cpu보드상의 이중 포트 기억장치 회로 | |
JPH09218821A (ja) | 情報処理装置およびそのメモリシステム | |
KR20010002116A (ko) | 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로 | |
JP2508245B2 (ja) | 半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080616 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090616 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100616 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110616 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120616 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120616 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130616 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130616 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140616 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term |