TW200945363A - Semiconductor memory device - Google Patents

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TW200945363A
TW200945363A TW098102675A TW98102675A TW200945363A TW 200945363 A TW200945363 A TW 200945363A TW 098102675 A TW098102675 A TW 098102675A TW 98102675 A TW98102675 A TW 98102675A TW 200945363 A TW200945363 A TW 200945363A
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TW
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memory
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act
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Yuji Nakaoka
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Liquid Design Systems Inc
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Description

200945363 六、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置。 【先前技術】 先則，業界已提案一種具備複數個記憶庫，且用以使特 定之記憶庫活性化之半導體記憶裝置。 ❹ 專利文獻1中記载有「叢發長度BL=8時，選擇性地將庫 0用電路7與庫1用電路8活性化之動作」（段落〇〇47)，此外 亦。己載有生成用以將庫0用電路7内之任一區塊活性化之 區塊活性化信號」（段落〇〇4〇)。 又，專利文獻2中記載有「RAS生成單元13中，回應該 信號RASZ’將庫㈣電路5内之任—區塊活性化，同時將 感測放大器19及檢測緩衝器15活性化。」（段落〇〇76)。 [專利文獻1]特開2000-163969號公報（圖4、圖5) [專利文獻2]特開2000_82287號公報 【發明内容】 [發明所欲解決之問題] 通常，專利文獻！及2之任一者所記載之技術，為減少輸 入之插脚數，係經由共通之插脚而分別輸人列位址及行位 址。因此’未能完全指定任意位址。又，若欲使用通用之 DRAM構成各庫’則有必要隨動作頻率增高而改變 寫入與讀取的時序設計’且亦㈣序設計_之問題。 本發明係為解決上述問題而加 促系有，其目的在於 供-種可壓低製造成本且提高隨機存取性，同時可高速 137981.doc 200945363 作之半導體記憶裝置。 [解決問題之技術手段] 本發明之半導體記憶裝置，係包含有：複數個記憶庫， 其具有：排列於列位址方向及行位址方向之複數個記憶 胞；由上述複數個記憶胞中選擇對應於列位址之記憶胞的 列解碼器；及由上述複數個記憶胞中選擇對應行於位址之 記憶胞的行解碼器；列位址輸人機構，其係被輸入供給於 上述列解碼器之列位址；行位址輸人機構，其係、被輸入供 。於上述行解碼器之行位土止；活性化信號輸入機構，其設 於各記憶庫，且被輸入用以將記憶庫活性化之活性化信 號；資料輸入機孝冓，係對於各記憶庫通用地設置，且將所 輸入之資料供給於複數個記憶庫中業已活性化之記憶庫； 資料輸出機構，係、對於各記憶庫共通地設置，且輸出由上 述！已活性化之記憶庫讀取之資料；及控制機構，係於寫 入貝料時’控制上述資料輸人機構以將與寫人指令輸入 時之時脈相同時序時之資料，寫入藉由輸入至上述活性化 信號輸入機構之活性化信號而予以活性化的記憶庫，而於 讀取資料B寺&制上述資料輸出機構，以對於讀取指令輸 寺之時脈為3倍以上之特定讀取等待時間，自藉由上述
活性化信號所輸入棬糂仏λ > Y 機構輸入之活性化信號而予以活性化之 記憶庫讀取資料並輸出資料。 [發明之效果] 本發明之半導體fp丨咅 。t-裝置係可壓低製造成本、提高隨機 存取性且高速地進行動作。 137981.doc 200945363 【實施方式】 以下，茲佐以圖式’詳細說明本發明之較佳實施形態。 圖1係本發明實施形態之半導體記憶裝置的構成圖。半 導體記憶裝置具備：分別記憶資料之記憶庫0〜3 ;被輸入 位址或指令等之輸入緩衝器100 ;被輸入用於寫入記憶庫 0〜3之資料之資料輸入缓衝器：no ;輸出由記憶庫〇〜3讀取 ' 之資料之資料輸出緩衝器120 ;及分別控制資料輸入緩衝 器110之資料輸入以及資料輸出缓衝器12〇之資料輸出的緩 ® 衝器控制電路130。 輸入緩衝器100中分別被輸入14位元之列位址 Αι(ι=4〜17)、4位元之行位址Ai(i=0~3)、時脈CLK、晶片選 擇L號CSB、更新信號ref、64位元之資料掩蔽信號 DMi(i=0〜63)、寫入/啟動信號WEB及動作指令 ACTB0-ACTB3。 列位址及行位址係可分別經由獨立之插脚而同時輸入。 φ 動作指令ACTB0、ACTB1、ACTB2、ACTB3分別係使記憶 庫〇、1、2、3活性化之信號，且分別經由獨立之插脚而經 輸入。 資料輸入緩衝器11 〇係根據寫入資料取入時脈信號 . ICWk(k=0〜3)，將512位元之輸入資料Di(i=〇〜511)供給於 記憶庫0〜3之任一者。具體而言，資料輸入緩衝器11〇在輸 入有ICW0時，取入輸入資料〇丨並供給於記憶庫〇。同樣 地，育料輸入緩衝器110於輸入有ICW1時，係向記憶庫工 供給輸入資料Di，而於輸入有1(：%2時，向記憶庫2供給輸 137981.doc 200945363 入資料Di Di。 於輸入有ICW3時， 向記憶庫0供給輸入資料 貨料輸出緩衝器12〇係赧 '、根據輸出資料鎖存信號 DKk(k=〇〜3)，輸出由記憶 _ , „ J之任思者讀取之5 12位元之 輸出資料DOi(i=0~511)。呈牌& ^ 八體而言，資料輸出緩衝器120 係为別於輸入有DK0之愔报τ， 下輸出記憶庫〇之資料，於輸 入有DK1之情形下輸出記憶 早1您貝枓，於輸入有DK2之情 形下輸出記憶庫2之資料，於輪 、翰入有DK3之情形下輸出記 憶庫3之資料。 緩衝器控制電路130係根據由輸入緩衝器1〇〇供給之時脈 CLK、晶片選擇信號CSB及動作指令ACTB0〜ACTB3，於 寫入動作時生成資料取入時脈信號〗cwk(k=〇〜3)，於讀取 動作日T生成輸出資料鎖存信號DKk(k=〇〜3) ^ 此處’ ICWk係表不取入輸入於資料輸入緩衝器⑽中之 資料的時序。具體上，ICW(m用以將資料取人於記憶庫〇 之信號’ ICW1係用以將資料取人於記憶庫1之信號，謂2 係用以將資料取人於記憶庫2，ICW3係用以將資料取入於 記憶庫3之信號。又，DKk係表示由記憶庫1^讀取並鎖存於 資料輸出緩衝器120之時序。 緩衝器控制電路130於寫入動作時，若供給web/cbs且 供給ACTBk，係以與該ACTBk之時脈相同之時序生成 icwk。又，緩衝器控制電路130於讀取動作時，若被供給 CBS與ACTBk，則於其ACTBki時脈起3個時脈後生成 DKk。 137981.doc 200945363 §己憶庫0〜3分別為相同構成。此處，記憶庫〇具備：產生 列時脈之列時脈產生器10 ;產生行位址之行時脈產生器 20 ’暫時蓄積列位址或計算更新次數之列位址緩衝器/更 新°十數器30 ;暫時蓄積行位址之行位址緩衝器40 ;及暫時 蓄積資料掩蔽之資料掩蔽緩衝器5〇。 再者’記憶庫〇具備：記憶資料之記憶胞陣列71 ;指定 列位址之列解碼器72 ;指定行位址之行解碼器73 ;讀取資 ❹ 料時將蓄積於胞内之電壓放大之感測放大器74 ;及對記憶 胞陣列71進行資料寫入及讀取之資料控制電路60。 列時脈產生器1 〇係根據由輸入緩衝器1 〇〇供給之時脈 CLK、晶片選擇信號CSB、更新信號REF及動作指令 ACTB0產生使列位址同步之列時脈，並將該列時脈供給 於列位址緩衝器/更新計數器3〇及感測放大器74 ^ 行時脈產生器20係根據由輸入缓衝器丨〇〇供給之時脈 CLK、晶片選擇信號CSB、更新信號ref、動作指令 _ ACTB0及寫入/啟動信號WEB，產生使行位址同步之行時 脈，並將該行時脈供給於行位址緩衝器4〇、資料掩蔽緩衝 器50及資料控制電路6〇。 ' 列位址緩衝器/更新計數器3〇係與列時脈產生器10產生 ，之列時脈同步，暫時蓄積由輸入緩衝器1〇〇供給之Μ位元 之列位址八心=4〜17)後，將該列位址供給於列解碼器72。 又’列位址缓衝器/更新計數器3〇係計算記憶胞陣列”之 更新次數。 行位址緩衝器40係與行時脈產生器產生之行時脈同步， 137981.doc 200945363 暫時蓄積由輸入緩衝器100供給之4位元之行位址Ai(i=〇〜3) 後，將該行位址供給於行解碼器73。 資料掩蔽緩衝器50係暫時蓄積由輸入缓衝器100供給之 64位元之資料掩蔽DMi(i=0〜63)後，將該資料掩蔽DMi供 給於資料控制電路6 0。 圖2係顯示資料控制電路60之構成圖。資料控制電路60 具備有將輸入之資料供給於記憶胞陣列71之W放大器61， 及輸出由記憶胞陣列71讀取之資料之D放大器62。 若由W放大器活性化信號WAEk(k=0〜3)或資料掩蔽緩衝 器50而被供給資料掩蔽DM時，W放大器61係予以活性 化。且，W放大器61將由資料輸入緩衝器110供給之512位 元之資料DIKi(i=0~5 11)放大，並將資料IOki輸出於記憶胞 陣列71之後述之整體輸出入線GIO。 若被供給DAMP活性化信號DAEk(k=0〜3)，D放大器係予 以活性化，且讀取記憶胞陣列7 1之後述之整體輸出入線 GIO的資料並放大，並將該資料DOki輸出於資料輸出緩衝 器 120。 又，記憶胞陣列71具有排列成矩陣狀之複數個記憶胞。 列解碼器7 2選擇列位址係選擇列位址。行解碼器7 3選擇行 位址。感測放大器74於資料讀取時放大記憶胞之電壓。 圖3係記憶胞陣列71之詳細構成圖。記憶胞陣列71具 備：排列於列方向之複數條字線WL ;排列於行方向之複 數條行選擇線CSL ;於信號（電壓）供給於行選擇線CSL時 成開啟狀態之第1 FET75 ;於信號（電壓）供給於字線WL# 137981.doc 200945363 時成開啟狀態之第2 FET76 ;對應1個記憶胞之電容器77 ; 及被供給輸出或輸入之資料之局部輸出入線LI〇及整體輪 出入線GIO。 第1 FET75之汲極係連接於局部輸出入線LI〇，其源極連 接於感測放大器74之輸出端子，其閘極連接於行選擇線 ' CSL。 . 感測放大器74具備：輸入資料之資料輸入端子BL;輪 _ 入用以與該資料進行比較之臨限值信號之控制端子/BIj ; 及輸出端子。又，資料輸入端子與輸出端子係短路。感測 放大器74於所輸入之資料為臨限值以上時，經由上述輸出 端子將「1」之信號輸出，於輸入之資料小於臨限值時， 經由上述輸出端子將「〇」之信號輸出。 第2 FET76之汲極係連接於感測放大器74之資料輸入端 子，其閘極連接於字線WL。電容器77其中一方之端子係 連接於第2 FET76之源極，另一端則接地。 φ 若列解碼器72由圖1所示之列位址緩衝器/更新計數器3〇 而供給於列位址時，係將信號輸出至對應其列位址之字線 WL，並於特定時間經過後停止該信號之輸出。又，列解 碼益72具有用以於輸出信號後自動重置該信號之内部延遲 . 元件，俾可僅藉由動作指令而進行動作。又，若行解碼器 73被供給行位址時，將單一之行位址選擇信號供給於對應 其行位址之行選擇線CSL。 如上構成之半導體記憶裝置，係以以下之時序進行資料 之寫入或讀取。圖4係資料之寫入/讀取之時序表。 137981.doc 200945363 此處，作為由外部輸入之資料，包括有Ai(i=0〜17)、 ACTB0〜ACTB3、Dj/DMi。又，作為輸出於外部之資料， 貝4有Qj。位址Ai表示行位址及列位址。且，在時脈0、1、 2…時，輸入位址A(0)、A( 1)、A(2)、…。再者，括弧内之 數字表示對應之時脈。 ACTB0係將記憶庫0活性化之指令，ACTB 1係將記憶庫1 活性化之指令，ACTB2係將記憶庫2活性化之指令， ACTB3係將記憶庫3活性化之指令，且包括有寫入用（W)與 讀取用（R)。 (時脈0〜3之期間） 在時脈0、1、2、3時，依次輸入寫入用之ACTB0、 ACTB1、ACTB2、ACTB3，且依次輸入輸入資料Di(0)、 Di(l)、Di(2)、Di(3)。即，於時脈0〜3，輸入對於記憶庫 0〜3進行資料寫入的指令。藉此進行下一動作。 在時脈 0、1、2、3 時，各 RASB0、RASB1、RASB2、 RASB3係依次由高位準降至低位準，且寫入資料取入時脈 信號ICW0、ICW1、ICW2、ICW3於1時脈期間上升。又， RASB0、RASB1、RASB2、RASB3分別由降^氏再經特定時 間之後，自低位準上升至高位準。其結果，時脈〇、1、 2、3時，輸入資料Di(0)、Di(l)、Di(2)、Di(3)被分別寫入 記憶庫0〜3之記憶胞陣列71。 (時脈4〜7之期間） 在時脈4、5、6、7時，依次輸入讀取用之ACTB0、 ACTB1、ACTB2、ACTB3。即，於時脈4~7輸入來自記憶 137981.doc -10- 200945363 庫0〜3之資料的讀取指令。藉此進行下一動作。 時脈4、5、6、7時，RASB0、RASB1、RASB2、RASB3 依次由高位準降至低位準。且與時脈7、8、9、10同步， 輸出資料鎖存信號DK0、DK1、DK2、DK3於1時脈期間上 升。又，於1時脈經過後之時脈8、9、10、11時，輸出資 料Qi(4)、Qi(5)、Qi(6)、Qi(7)被分別由記憶庫〇〜3之記憶 * 胞陣列71讀出。 參 此處’輸出資料Qi(4)、Qi(5)、Qi(6)、Qi(7)係如圖4所 不，於 ACTBO、ACTB1、ACTB2、ACTB3之4時脈後被輸 出。即’被設定為讀取等待時間RL=4。 (時脈8~11之期間） 在時脈8、9、1〇、^時，依次輸入寫入用之ACTB〇、讀 取用之ACTB1、寫入用之ACTB2、讀取用之ACTB3，且於 時脈8有輸入資料Di⑻被輸入，於時脈1〇有輸入資料 Di( 10)被輸入。即，時脈8〜丨丨被輸入對記憶庫〇之資料進行 ❹ 寫入的指令、進行源於記憶庫1之資料讀取的指令、對記 憶庫2之貧料進行寫入的指令、進行源於記憶庫3之資料讀 取的指令。藉此進行下一動作。 曰守脈 8 9、10、11 時，RASB0、RASB1、RASB2、 ， RASB3依次由高位準降至低位準。與此同步，於時脈8時 ICW0上升1時脈期間、於時脈10ICW2上升㈣脈期間、於 叶脈12時DK1上升4脈期間、於時脈14時〇以上升i時脈 』間其、果於時脈8、1〇時，輸入資料Di(8)、Di(1〇) 被分別寫人記憶庫G、2之記憶胞陣列71。進而於時脈i2、 137981.doc 200945363 14時’輸出資料Qi(9)、Qi(1〇)係分別由記憶庫1、3之記憶 胞陣列71讀取。 此處’輸出資料Qi(9)、Qi(l〇)係如圖4所示，於 ACTB1 ACTB3之4時脈後被輸出。即，被設定為讀取等 待時間RL=4。藉此’即使於每一時脈進行寫入與讀取， 亦可無間隔地進行寫入及讀取。 圖5係用以說明資料之寫入/讀取之另一時序圖。與圖* 比較，追加有寫入/啟動信號WEB /晶片選擇信號CBs之時 序。且，於時脈8令沒有寫入/讀取之任一指令，而於時脈 9 12依-人被輸入讀取、寫入、讀取、寫入之web/csb。 圖4係顯示依寫入、讀取、寫入、讀取之順序的指令輸 入時之情形’而如圖5所示，依讀取、寫入、讀取'寫入 之順序的指令輸人時，同樣地讀取等待時間rl=4，可無 間隔地進行讀取/寫入。 …、 以上，本發明f施形態之半導體記憶裝^資料寫入 時’係可直接寫入與指令信號輸入時之時脈相同的時序之 資料，而於資料讀取時，由指令信號被輸人時之時脈經過 ，定之等待時間後才讀取資料。藉此，即使讀取資料之頻 :增高，各記憶庫僅須於等待時間之時脈數内完成内部動 即可’故可以充分之時間進行電路設計。 上述半導體記憶裝置，由於夂s丨/ 各列位址與行位址之輸入機 ^ 地設置，故可同時輪人列位址與行位址，可完全 地指定任意之位址。 又 上述半導體記憶裝 置具備輸入用以將對應於各記憶 137981.doc 200945363 * 庫之記憶庫加以活性化之ACTBi的插脚，且對於其以外之 信號，具備對於各記憶庫為通用之插脚，可藉由ACTBi而 一次僅將1個記憶庫活性化。 再者，為讓記憶庫連續地活性化，只要空出tRC(任意循 環時間）之期間，且輸入讀取等待時間RL=2次之虛擬時脈 即可。 '更理想者係如圖4所示，可滿足： T(ACTtoACT)2tRC 且 • CLK(ACTtoACT)$RL-2。 此處， T(ACT to ACT):連續讀取指令間之時間 tRC :任意循環時間 CLK(ACT to ACT):連續讀取指令間之時脈數。 此處，係說明對於同一記憶庫進行存取且連續地讀取資 料之情形，然而本發明並非限定與此。即，可對於同一記 g 憶庫進行存取且進行資料之讀取/寫入，亦可進行資料之 寫入/讀取。此時，可為 T(ACT to ACT):連續之讀取/寫入、或寫入/讀取指令間之 '時間 . CLK(ACT to ACT):連續之讀取/寫入、或寫入/讀取指令 間之時脈數。 再者，上述半導體記憶裝置，由於不需增加各記憶庫之 存取速度，故即使以便宜價格之DRAM製程亦可製造。 即，可壓低製造成本。且，越增加記憶庫數越可增加隨機 137981.doc •13· 200945363 存取性。進而，藉由改變讀取等待時間RL，可對應各種頻 率特性。 又，本發明並非限定於上述實施形態，無須贅述，當然 亦適用於在專利請求範圍記載之範圍内而於設計上作更改 者。上述實施形態中，舉例有記憶庫數為4之態樣，然而 s己憶庫數不限定於此。上述實施形態中，舉例有讀取等待 時間RL=4之態樣，然而讀取等待時間RL亦可為3以上。更 理想者，若將記憶庫之數設為η，係可滿足3 $ rl $ n+1。 此時，列解碼器72及行解碼器73可根據讀取等待時間尺[而 更改讀取之時序，緩衝器控制電路13〇亦可根據讀取等待 時間RL來變更輸出資料鎖存信號DKk(k=0〜3)之生成時 序。又’記憶庫之數亦不限定於4個，也可為3個以上。 【圖式簡單說明】 圖1係本發明實施形態之半導體記憶裝置的構成圖； 圖2係顯示資料控制電路之構成圖； 圖3係顯示記憶胞陣列之詳細構成圖； 圖4係用以說明資料寫入/讀取之時序圖； 圖5係用以說明資料寫入/讀取之另一時序圖。 【主要元件符號說明】 0、1、2、3 記憶庫 60 資料控制電路 71 記憶胞陣列 72 列解碼器 73 行解碼器 137981.doc -14- 200945363 74 感測放大器 100 輸入缓衝器 110 資料輸入緩衝器 120 資料輸出缓衝器 130 緩衝器控制電路 ❿ e 137981.doc -15-

Claims (1)

  1. 200945363 七、申請專利範圍： 1. 一種半導體記憶裝置，係包含有： 複數個§己憶庫，其具有：排列於列位址方向及行位址 方向之複數個記憶胞；由上述複數個記憶胞中選擇對應 於列位址之記憶胞的列解碼器；及由上述複數個記憶胞 中選擇對應於行位址之記憶胞的行解碼器； 列位址輸入機構，其係被輸入供給於上述列解碼器之 列位址； 行位址輸入機構，其係被輸入供給於上述行解碼器之 行位址； 活性化信號輸入機構，其設於各記憶庫，且被輸入用 以將記憶庫活性化之活性化信號； 貧料輸入機構，係對於各記憶庫共通地設置，且將所 輸入之資料供給於複數個記憶庫中業已活性化之記憶 庫； ’ 資料輸出機構，係對於各記憶庫共通地設置，且輸出 由上述業已活性化之記憶庫讀取之資料；及 控制機才冓，係於寫入資料肖，控制上述資料輸入機 構，以將與寫入指令輸入時之時脈相同時序時之資料， 寫入藉由輸入至上述活性化信號輸入機構之活性化信號 而予以/舌性化的記憶冑，而於讀取資料時，#制上述資 料輸出機構，以對於讀取指令輸入時之時脈為3倍以上 =定讀取等待時間，自藉由上述活性化信號輪入機構 剧入之活性化信號而予以活性化之記憶庫讀取資料並 137981.doc 200945363 輸出資料。 2. 如請求項1之半導體記憶裝置，其中若將庫數設為η，將 讀取等待時間設為RL，則滿足 3S RLS η+1。 3. 如請求項1或2之半導體記憶裝置，其中於同一之記憶庫 連續進行存取時，若將讀取/讀取、讀取/寫入、寫入/讀 取之任一者為連續之指令間的時間設為T(ACT to ACT)，將任意循環時間設為tRC，將讀取/讀取、讀取/ 寫入、寫入/讀取之上述任一者為連續之指令間的時脈數 設為CLK(ACT to ACT)，則滿足 T(ACT to ACT) ^ tRC J. CLK(ACT to ACT)g RL-2。 137981.doc
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US9406362B2 (en) * 2013-06-17 2016-08-02 Micron Technology, Inc. Memory tile access and selection patterns

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW430815B (en) * 1998-06-03 2001-04-21 Fujitsu Ltd Semiconductor integrated circuit memory and, bus control method
JP4000233B2 (ja) * 1998-06-03 2007-10-31 富士通株式会社 半導体記憶装置及びデータバス制御方法
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
JP4198271B2 (ja) * 1998-06-30 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置
JP3957421B2 (ja) * 1999-02-10 2007-08-15 エルピーダメモリ株式会社 半導体記憶装置
JP2001273774A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体記憶装置
JP4127054B2 (ja) * 2003-01-14 2008-07-30 ソニー株式会社 半導体記憶装置
JP4099499B2 (ja) * 2005-08-10 2008-06-11 株式会社システム・ファブリケーション・テクノロジーズ 半導体装置

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