KR20040081017A - 메모리 - Google Patents

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KR20040081017A
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Abstract

디스터브 현상을 억제하는 것이 가능한 메모리를 제공한다. 이 메모리는 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 접속된 제1 기억 수단을 포함한 메모리로서, 판독 동작 및 재기입 동작을 통하여 적어도 비선택 워드선에 접속된 모든 제1 기억 수단에, 서로 역방향의 소정의 전압이 실질적으로 동일한 횟수로 인가되거나 또는 전압이 실질적으로 인가되지 않는다.

Description

메모리{MEMORY}
본 발명은 메모리에 관한 것으로, 특히 용량 수단 및 저항 수단을 포함하는 메모리에 관한 것이다.
종래, 1 트랜지스터 방식의 강유전체 메모리의 비선택 셀에서 발생하는 디스터브 현상을 경감하는 방법이 제안되고 있다. 이 디스터브 현상을 경감하는 방법은, 예를 들면 일본 특개평 10-64255호 공보에 제안되어 있다. 이 일본 특개평10-64255호 공보의 데이터 기입 공정에서는, 우선 제1 수순으로서 선택 셀의 워드선에 +V, 그 이외의 워드선에 1/3V, 선택 셀의 비트선에 0V, 그 이외의 비트선에 2/3V의 전압을 인가한다. 계속해서, 제2 수순으로서 선택 셀의 워드선에 0V, 그 이외의 워드선에 1/3V, 선택 셀의 비트선에 1/3V, 그 이외의 비트선에 0V의 전압을 인가한다. 또한, 상기 제1 수순에서, 선택 셀의 워드선에 -V, 그 이외의 워드선에 -1/3V, 선택 셀의 비트선에 0V, 그 이외의 비트선에 -2/3V를 각각 인가한 경우, 그에 이어서 행해지는 제2 수순에서는, 선택 셀의 워드선에 0V, 그 이외의 워드선에 -1/3V, 선택 셀의 비트선에 -1/3V, 그 이외의 비트선에 0V를 각각 인가한다. 이에 의해, 비선택 셀의 대부분의 셀에는 제1 수순과 제2 수순을 통하여, 극성이 다른 1/3V의 전압이 1회씩 인가되기 때문에 데이터 기입 시의 디스터브 현상을 대폭 저감할 수 있다.
그러나, 상기 일본 특개평 10-64255호 공보에 개시된 기술에서는, 비선택 셀 중, 선택 셀과 워드선 및 비트선을 공유하는 메모리 셀에 관해서는, 제2 수순에서 전압이 인가되지 않기 때문에, 이들 셀의 디스터브 현상을 회피할 수 없다고 하는 문제점이 있었다. 또한, 상기 일본 특개평 10-64255호 공보에서는 판독 시의 디스터브 현상을 저감시키는 방법에 관해서는 전혀 기재되어 있지 않다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 하나의 목적은 디스터브 현상을 억제하는 것이 가능한 메모리를 제공하는 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 전압 생성 회로(1/3Vcc·2/3Vcc 생성 회로)의 구성예를 도시하는 도면.
도 3은 본 발명의 제1 실시 형태에 따른 메모리 셀 어레이의 선택 워드선과 선택 워드선에 접속된 메모리 셀에 기억된 데이터를 도시하는 도면.
도 4는 본 발명의 제1 실시 형태에 따른 메모리 셀 어레이의 셀 영역의 정의를 도시하는 도면.
도 5는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 6은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 7은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 8은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 9는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 10은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 11은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 12는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제3 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 13은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제4 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 14는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 15는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 16은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 17은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제3 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 18은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제4 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 19∼도 21은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 다른 전압 파형도.
도 22는 데이터 판별 회로의 일례를 도시하는 도면.
도 23은 본 발명의 제1 실시 형태의 제1 변형예에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 24는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 전압 파형도.
도 25는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 26은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 27은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 28∼도 30은 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 다른 전압 파형도.
도 31은 본 발명의 제1 실시 형태의 제2 변형예에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 32는 본 발명의 제1 실시 형태의 제3 변형예에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 33 및 도 34는 본 발명의 제1 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 다른 전압 파형도.
도 35는 본 발명의 제1 실시 형태의 제4 변형예에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 36은 본 발명의 제1 실시 형태의 제5 변형예에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 37은 본 발명의 제2 실시 형태에 따른 리드 증폭기의 구성예를 도시하는 도면.
도 38은 본 발명의 제2 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 전압 파형도.
도 39는 본 발명의 제3 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 40은 본 발명의 제3 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 전압 파형도.
도 41은 본 발명의 제3 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 전압 파형도.
도 42는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리에 이용하는 전압 생성 회로(1/2Vcc 생성 회로)의 구성을 도시한 회로도.
도 43은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 전압 파형도.
도 44는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 45는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 46은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 47은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 48은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 49는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제3 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 50은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 51은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 52는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 53은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작 시의 제3 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 54 및 도 55는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 다른 전압 파형도.
도 56은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시에 메모리 셀 어레이에 발생하는 전위차를 도시하는 도면.
도 57은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시의 제1 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 58은 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작 시의 제2 셀 영역의 메모리 셀의 분극 변화를 도시하는 도면.
도 59∼도 62는 본 발명의 제4 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 다른 전압 파형도.
도 63은 본 발명의 제5 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 다른 전압 파형도.
도 64는 본 발명의 제6 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 전압 파형도.
도 65는 본 발명의 제6 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리의 판독 및 재기입 동작을 설명하기 위한 전압 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 로우 디코더
3 : 컬럼 디코더
4 : 로우 어드레스 버퍼
5 : 컬럼 어드레스 버퍼
6 : 라이트 증폭기
7 : 입력 버퍼
8 : 리드 증폭기
9 : 출력 버퍼
10 : 전압 생성 회로
11 : 데이터 판별 회로
12 : NOR 회로
13 : 버퍼 회로
상기 목적을 달성하기 위해서, 본 발명의 제1 국면에 따른 메모리는 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 접속되고 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고 있고, 선택한 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작을 통하여, 적어도 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에, 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는다.
이 제1 국면에 따른 메모리에서는, 상기한 바와 같이 판독 동작 및 재기입 동작을 통하여, 적어도 선택 워드선 이외의 워드선에 접속된 모든 제1 기억 수단에 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않기 때문에, 적어도 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 판독 동작 시의 분극 열화를 억제할 수 있다. 이에 의해, 제1 기억 수단에서의 판독 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 선택 제1 기억 수단에 대하여 행해지는 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작은, 판독 동작과, 판독 동작에서 제2 데이터가 판독된 선택 제1 기억 수단에 대하여 제1 데이터를 기입하는 동작과, 그 후 판독 동작에서 제2 데이터가 판독된 선택 제1 기억 수단에 대하여 제2 데이터를 기입하는 동작을 포함하고, 제1 데이터를 기입하는 동작과 제2 데이터를 기입하는 동작을 통하여, 판독 동작에서 제1 데이터가 판독된 선택 제1 기억 수단에, 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는다. 이와 같이 구성하면, 선택한 워드선에 접속된 제1 기억 수단 중, 제1 데이터가 판독된 제1 기억 수단에 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않기 때문에, 선택한 워드선에 접속된 메모리 셀 중, 제1 데이터가 판독된 제1 기억 수단에 대해서도 분극 열화를 억제할 수 있다. 이에 의해, 비선택의 제1 기억 수단뿐만 아니라, 선택한 워드선에 접속된 제1 기억 수단 중 제1 데이터가 판독된 제1 기억 수단에 대해서도 판독 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 판독 동작 및 재기입 동작을 통하여, 적어도 실질적으로 모든 비선택 제1 기억 수단에는 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가된다. 이와 같이 구성하면, 적어도 실질적으로 모든 비선택 제1 기억 수단에서, 용이하게 판독 동작 시의 분극 열화를 억제할 수 있다.
이 경우에, 바람직하게는 판독 동작 및 재기입 동작을 통하여, 비선택 제1 기억 수단 외에, 제1 데이터가 기억된 선택 제1 기억 수단에도 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩인가된다. 이와 같이 구성하면, 제1 데이터가 기억된 선택 제1 기억 수단에서도, 용이하게 판독 동작 시의 분극 열화를 억제할 수 있다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 제1 방향의 전계를 공급하는 전압 펄스는 제1 기간동안 인가되고, 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스는 제2 기간동안 인가되고, 제1 기간과 제2 기간은 실질적으로 동일하다. 이와 같이 구성하면, 적어도 실질적으로 모든 비선택 제1 기억 수단에 대하여 제1 방향의 전계를 공급하는 전압 펄스에 의해 발생하는 분극량의 변화량과, 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스에 의해 발생하는 분극량의 변화량을 실질적으로 같게 할 수 있다.
상기 제1 국면에 따른 메모리에서, 판독 동작 및 재기입 동작 시에, 선택 제1 기억 수단에는 소정의 전압이 인가되고, 비선택 제1 기억 수단에는 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되도록 해도 된다.
이 경우에, 비선택 제1 기억 수단에는 소정의 전압의 실질적으로 1/3의 전압 및 1/2의 전압 중 어느 하나가 인가되도록 해도 된다.
상기 제1 국면에 따른 메모리에서, 워드선과 비트선을 실질적으로 동일한 전위로 한 후에 판독 동작을 개시하도록 해도 된다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 판독 동작에서 비트선을 부유 상태로 한 후, 비트선을 고정 전위로 한다. 이와 같이 구성하면, 그 비트선의 고정 전위를 선택 워드선 이외의 워드선의 전위와 동일하게 함으로써 판독 동작 시에 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에 전압이 인가되지 않는다. 따라서, 판독 시에서 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 디스터브 현상을 억제할 수 있다.
이 경우에, 바람직하게는 판독 동작에서 비트선을 부유 상태로 하는 기간은, 그 기간에서의 비선택 제1 기억 수단의 분극량의 변화량이 재기입 동작에서의 비선택 제1 기억 수단의 분극량의 변화량에 비하여 충분히 작아지도록 짧은 기간으로 설정되어 있다. 이와 같이 구성하면, 용이하게 판독 동작의 비트선을 부유 상태로 하는 기간에서 비선택 제1 기억 수단에 발생하는 분극량의 변화량을, 재기입 동작에서 비선택 제1 기억 수단에 발생하는 분극량의 변화량에 대하여 실질적으로 무시할 수 있을 정도로 작게 할 수 있다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 판독 동작에서 비트선에 발생한 전압을 증폭한 후, 그 증폭한 전압과 참조 전압을 비교함으로써, 선택 제1 기억 수단으로부터 판독된 데이터가 제1 데이터 또는 제2 데이터 중 어느 것인지를 판별하는 판독 데이터 판별 회로를 더 포함한다. 이와 같이 구성하면, 참조 전압을 판독 동작에서 비트선에 발생하는 제1 데이터 판독 전압을 증폭한 전압과 제2 데이터 판독 전압을 증폭한 전압과의 사이의 값으로 설정할 수 있으므로, 판독 동작에서 비트선에 발생하는 전압을 증폭하지 않고 참조 전압과 비교하는 경우에 비하여, 참조 전압으로서 설정해야 할 전압의 범위가 커진다. 이에 의해, 참조 전압을 용이하게 생성할 수 있다.
상기 제1 국면에 따른 메모리에서, 제1 기억 수단과는 별도로 형성되고, 대응하는 제1 기억 수단과는 반대 극성의 데이터가 기억되는 제2 기억 수단을 더 포함하고, 판독 동작에서 비트선에 발생한 전압과 제2 기억 수단으로부터 데이터를 판독함으로써 생성된 참조 전압을 비교함으로써, 선택 제1 기억 수단으로부터 판독된 데이터가 제1 데이터 또는 제2 데이터 중 어느 것인지를 판별하도록 해도 된다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 강유전체막을 포함한다. 이와 같이 구성하면, 강유전체막을 포함하는 제1 기억 수단에서 판독 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제1 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 저항 소자를 포함한다. 이와 같이 구성하면, 저항 소자를 포함하는 제1 기억 수단에서 판독 동작 시의 디스터브 현상을 억제할 수 있다.
본 발명의 제2 국면에 따른 메모리는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고, 선택한 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 판독 동작으로 판독한 데이터가 판독 동작 후에 선택 제1 기억 수단에 보유되어 있는 데이터와 동일할 때에 재기입 동작을 행하지 않는다.
이 제2 국면에 따른 메모리에서는, 상기한 바와 같이 판독한 데이터가 판독 동작 후에 선택 제1 수단에 보유되어 있는 데이터와 동일할 때에, 재기입 동작을 행하지 않도록 구성함으로써, 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 판독 동작 시의 분극 열화가 발생하지 않음과 함께, 판독에 필요한 동작의 횟수를 저감할 수 있다. 이에 의해, 디스터브 현상을 억제하면서 제1 기억 수단에서의 판독 시의 동작 횟수를 저감할 수 있다.
상기 제2 국면에 따른 메모리에서, 워드선과 비트선을 실질적으로 동일한 전위로 한 후에, 판독 동작을 개시하도록 해도 된다.
상기 제2 국면에 따른 메모리에서, 바람직하게는 판독 동작에서 비트선을 부유 상태로 한 후 비트선을 고정 전위로 한다. 이와 같이 구성하면, 그 비트선의 고정 전위를 선택 워드선 이외의 워드선의 전위와 동일하게 함으로써 판독 동작 시에 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에 전압이 인가되지 않는다. 이에 의해, 판독 시에 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 디스터브 현상을 억제할 수 있다.
이 경우에, 바람직하게는 판독 동작에서 비트선을 부유 상태로 하는 기간은, 그 기간에서의 비선택 제1 기억 수단의 분극량의 변화량이 재기입 동작에서의 비선택 제1 기억 수단의 분극량의 변화량에 비하여 충분히 작아지도록 짧은 기간으로 설정되어 있다. 이와 같이 구성하면, 용이하게, 판독 동작의 비트선을 부유 상태로 하는 기간에서 비선택 제1 기억 수단에 발생하는 분극량의 변화량을 재기입 동작에서 비선택 제1 기억 수단에 발생하는 분극량의 변화량에 대하여 실질적으로 무시할 수 있을 정도로 작게 할 수 있다.
상기 제2 국면에 따른 메모리에서, 바람직하게는 선택 제1 기억 수단에 대하여 행해지는 판독 동작으로 판독된 실질적으로 모든 데이터가 판독 동작 후에 선택 제1 기억 수단에 보유되어 있는 데이터와 동일할 때에 소정의 신호를 출력하는 데이터 판별 회로를 더 포함하고, 데이터 판별 회로로부터 소정의 신호가 출력된 경우에, 재기입 동작은 행해지지 않는다. 이와 같이 구성하면, 용이하게 선택 제1기억 수단에 대하여 행해지는 판독 동작으로 판독된 실질적으로 모든 데이터가 판독 동작 후에 선택 제1 기억 수단에 보유되어 있는 데이터와 동일할 때에 재기입 동작을 행하지 않도록 하는 것이 가능하다.
상기 제2 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 강유전체막을 포함한다. 이와 같이 구성하면, 강유전체막을 포함하는 제1 기억 수단에 있어서, 판독 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제2 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 저항 소자를 포함한다. 이와 같이 구성하면, 저항 소자를 포함하는 제1 기억 수단에서, 판독 동작 시의 디스터브 현상을 억제할 수 있다.
본 발명의 제3 국면에 따른 메모리는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고 있고, 선택한 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 적어도 하나의 동작으로 이루어지는 기입 동작을 통하여, 적어도 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에, 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는다.
이 제3 국면에 따른 메모리에서는, 상기한 바와 같이 구성함으로써, 기입 동작에 있어서, 적어도 선택 워드선 이외의 워드선에 접속된 모든 제1 기억 수단에 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않기 때문에, 기입 동작 시에, 적어도 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 분극 열화를 억제할 수 있다. 이에 의해, 기입 동작 시에, 적어도 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 디스터브 현상을 억제할 수 있다.
상기 제3 국면에 따른 메모리에서, 바람직하게는 선택 제1 기억 수단에 대하여 행해지는 적어도 하나의 동작으로 이루어지는 기입 동작은, 선택 제1 기억 수단 모두에 제1 데이터를 기입하는 동작과, 기입해야 할 데이터가 제2 데이터인 선택 제1 기억 수단에 대하여 제1 데이터를 기입하는 동작과, 그 후 기입해야 할 데이터가 제2 데이터인 선택 제1 기억 수단에 대하여 제2 데이터를 기입하는 동작을 포함하고, 제1 데이터를 기입하는 동작과 제2 데이터를 기입하는 동작을 통하여, 제1 데이터를 기입해야 할 선택 제1 기억 수단에 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는다. 이와 같이 구성하면, 기입 동작에서도, 선택한 워드선에 접속된 제1 기억 수단 중, 제1 데이터를 기입해야 할 제1 기억 수단에, 제1 방향의 전계를 공급하는 소정 크기의 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않기 때문에, 선택한 워드선에 접속된 제1 기억 수단 중, 제1 데이터가 판독된 제1 기억 수단에 대해서도 분극 열화를 억제할 수 있다. 이에 의해, 비선택의 제1 기억 수단뿐만 아니라, 선택한 워드선에 접속된 제1 기억 수단 중 제1 데이터가 판독된 제1 기억 수단에 대해서도 기입 시의 디스터브 현상을 억제할 수 있다.
상기 제3 국면에 따른 메모리에서, 바람직하게는 기입 동작을 통하여, 적어도 실질적으로 모든 비선택 제1 기억 수단에는 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가된다. 이와 같이 구성하면, 적어도 실질적으로 모든 비선택 제1 기억 수단에서, 용이하게 기입 동작 시의 분극 열화를 억제할 수 있다.
이 경우에, 바람직하게는 기입 동작을 통하여 비선택 제1 기억 수단 외에 제1 데이터가 기억된 선택 제1 기억 수단에도 제1 방향의 전계를 공급하는 전압 펄스와 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가된다. 이와 같이 구성하면, 제1 데이터가 기억된 선택 제1 기억 수단에서도, 용이하게 기입 동작 시의 분극 열화를 억제할 수 있다.
상기 제3 국면에 따른 메모리에서, 기입 동작 시에, 선택 제1 기억 수단에는 소정의 전압이 인가되고, 비선택 제1 기억 수단에는 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되도록 해도 된다.
이 경우에, 비선택 제1 기억 수단에는 소정의 전압의 실질적으로 1/3의 전압 및 1/2의 전압 중 어느 하나를 인가되도록 해도 된다.
상기 제3 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 강유전체막을 포함한다. 이와 같이 구성하면, 강유전체막을 포함하는 제1 기억 수단에 있어서, 기입 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제3 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 저항 소자를 포함한다. 이와 같이 구성하면, 저항 소자를 포함하는 제1 기억 수단에 있어서, 기입 동작 시의 디스터브 현상을 억제할 수 있다.
본 발명의 제4 국면에 따른 메모리는, 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고, 선택한 워드선에 접속된 선택 제1 기억 수단에 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만일 때에 기입 동작은 한번의 동작으로 완료하고, 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만이 아닐 때에 기입 동작은 복수의 동작으로 완료된다.
이 제4 국면에 따른 메모리는, 상기한 바와 같이 기입 동작에서 선택 제1 기억 수단에 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만 일 때에, 기입 동작은 1개의 동작으로 완료됨으로써, 선택 워드선 이외의 워드선에 접속된 모든 비선택의 제1 기억 수단에서의 기입 동작 시의 분극 열화가 발생하지 않음과 함께, 기입에 필요한 동작의 횟수를 저감할 수 있다. 이에 의해, 디스터브 현상을 억제하면서, 제1 기억 수단에서의 기입 시의 동작 횟수를 저감할 수 있다.
상기 제4 국면에 따른 메모리에서, 기입 동작 시에, 선택 제1 기억 수단에는 소정의 전압이 인가되고, 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에는 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되도록 해도 된다.
이 경우에, 비선택 제1 기억 수단에는 소정의 전압의 실질적으로 1/3의 전압및 1/2의 전압 중 어느 하나가 인가되도록 해도 된다.
상기 제4 국면에 따른 메모리에서, 바람직하게는 기입 동작에 있어서 선택 제1 기억 수단에 기입해야 할 실질적으로 모든 데이터가 실질적으로 제1 데이터 또는 제2 데이터만 일 때에 소정의 신호를 출력하는 데이터 판별 회로를 더 포함한다. 이와 같이 구성하면, 데이터 판별 회로로부터 소정의 신호가 출력된 경우에만 기입 동작을 한번의 동작으로 완료하도록 하면, 용이하게 제1 기억 수단에 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만일 때에 기입 동작을 한번의 동작으로 완료시킬 수 있다.
상기 제4 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 강유전체막을 포함한다. 이와 같이 구성하면, 강유전체막을 포함하는 제1 기억 수단에서, 기입 동작 시의 디스터브 현상을 억제할 수 있다.
상기 제4 국면에 따른 메모리에서, 바람직하게는 제1 기억 수단은 저항 소자를 포함한다. 이와 같이 구성하면, 저항 소자를 포함하는 제1 기억 수단에서, 기입 동작 시의 디스터브 현상을 억제할 수 있다.
<실시 형태>
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태는, 단순 매트릭스형 강유전체 메모리의 임의의 워드선 WL에 접속된 모든 메모리 셀에 대하여 일괄하여 행해지는 판독-재기입 동작 및 기입 동작에 관한 것이다.
우선, 도 1을 참조하여, 제1 실시 형태의 단순 매트릭스 방식의 강유전체 메모리의 전체 구성에 대하여 설명한다. 제1 실시 형태의 강유전체 메모리는 메모리 셀 어레이(1)와, 로우 디코더(2)와, 컬럼 디코더(3)와, 로우 어드레스 버퍼(4)와, 컬럼 어드레스 버퍼(5)와, 라이트 증폭기(6)와, 입력 버퍼(7)와, 전압 감지 증폭기로 이루어지는 리드 증폭기(8)와, 출력 버퍼(9)와, 전압 생성 회로(10)를 구비하고 있다.
메모리 셀 어레이(1)는 강유전체 캐패시터(도시하지 않음)만으로 이루어지는 단순 매트릭스 방식의 메모리 셀을 복수개 포함하고 있다. 이 강유전체 캐패시터는, 본 발명의 「제1 기억 수단」의 일례이다. 메모리 셀 어레이(1)의 워드선 WL에는 로우 디코더(2)가 접속되어 있고, 비트선 BL에는 컬럼 디코더(3)가 접속되어 있다. 로우 디코더(2) 및 컬럼 디코더(3)에는 전압 생성 회로(10)가 접속되어 있다. 이 전압 생성 회로(10)는 비선택 워드선 WL(비선택 WL) 및 특정한 비트선 BL에 대하여 1/3Vcc 및 2/3Vcc을 인가 가능하도록 구성되어 있다. 이 경우의 특정한 비트선 BL은 선택 워드선 WL(선택 WL)에 접속되어 있는 메모리 셀 중 데이터 「0」을 보유하는 메모리 셀이 접속되어 있는 비트선 BL을 의미한다. 또한, 로우 디코더(2) 및 컬럼 디코더(5)는 선택 WL 및 특정한 비트선 BL에 대하여, Vcc 및 0V를 인가 가능하도록 구성되어 있다. 이 경우의 특정한 비트선 BL은 선택 WL에 접속되어 있는 메모리 셀 중 데이터 「1」을 보유하는 메모리 셀이 접속되어 있는 비트선 BL을 의미한다. 또한, Vcc는 전원 전압 또는 전원 전압에 기초하여 생성된 전압이다.
또한, 도 2에 도시한 바와 같이, 1/3Vcc 및 2/3Vcc 생성 회로(이하, 1/3Vcc·2/3Vcc 생성 회로라 함)로 이루어지는 전압 생성 회로(10)는 2개의 1/2Vcc 생성 회로(40a, 40b)를 조합하여 구성되어 있다. 이 1/2Vcc 생성 회로(40a, 40b)는 2개의 전압 입력 단자(50a(50b), 51a(51b))와, 하나의 전압 출력 단자(52a(52b))를 갖고 있다. 종래의 1/2Vcc 생성 회로는, 후술하는 바와 같이 한쪽의 전압 입력 단자에 Vcc를 인가함과 함께, 다른 쪽의 전압 입력 단자에 0V를 인가함으로써, 1/2Vcc 생성 회로의 전압 출력 단자에, 양 전압의 중간인 1/2Vcc의 전압이 발생하도록 구성되어 있다. 이에 대하여, 제1 실시 형태에 따른 1/3·2/3Vcc 생성 회로에서는, 도 2에 도시한 바와 같이 한쪽의 1/2Vcc 생성 회로(40a)의 전압 입력 단자(50a)에는 Vcc가 인가되어 있다. 또한, 한쪽의 1/2Vcc 생성 회로(40a)의 전압 입력 단자(51a)는 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 출력 단자(52b)와 접속하고 있다. 또한, 한쪽의 1/2Vcc 생성 회로(40a)의 전압 출력 단자(52a)는 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 입력 단자(50b)와 접속하고 있다. 또한, 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 입력 단자(51b)에는 0V가 인가되어 있다. 이와 같이 구성함으로써, 1/3Vcc·2/3Vcc 생성 회로의 한쪽의 전압 출력 단자(62a)(한쪽의 1/2Vcc 생성 회로(40a)의 전압 출력 단자(52a))로부터는 Vcc와 1/3Vcc의 중간 전압인 2/3Vcc가 얻어진다. 또한, 다른 쪽의 전압 출력 단자(62b)(다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 출력 단자(52b))로부터는 2/3Vcc과 0V의 중간 전압인 1/3Vcc가 얻어진다.
다음으로, 도 3∼도 18을 참조하여, 제1 실시 형태의 단순 매트릭스 방식의강유전체 메모리에서의 판독-재기입 동작에 대하여 설명한다. 제1 실시 형태에서는, 도 3에 도시한 바와 같이, 선택 WL이 워드선 WL3이라고 한다. 또한, 이 선택 WL(워드선 WL3)에 접속된 메모리 셀 중 비트선 BL3 및 비트선 BL5에 접속된 메모리 셀에는 데이터 「1」이 기억되어 있고, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에는 데이터 「0」이 기억되어 있는 것으로 한다. 또한, 도 4에 도시한 바와 같이, 선택 WL에 접속되어 있는 메모리 셀 중, 데이터 「0」을 기억하고 있는 메모리 셀군을 제1 셀 영역, 선택 WL에 접속되어 있는 메모리 셀 중, 데이터 「1」을 기억하고 있는 메모리 셀군을 제2 셀 영역으로 한다. 또한, 비선택 WL에 접속된 메모리 셀 중, 비트선 BL3 및 비트선 BL5에 접속된 메모리 셀군을 제3 셀 영역, 비선택 WL에 접속된 메모리 셀 중, 비트선 BL3 및 비트선 BL5 이외의 비트선에 접속된 메모리 셀군을 제4 셀 영역으로 한다. 즉, 제1 셀 영역 및 제2 셀 영역의 메모리 셀이 선택 셀이고, 제3 셀 영역 및 제4 셀 영역의 메모리 셀이 비선택 셀이다. 또한, 제1 셀 영역 및 제2 셀 영역에 포함되는 메모리 셀은 본 발명의 「선택 제1 기억 수단」의 일례이고, 제3 셀 영역 및 제4 셀 영역에 포함되는 메모리 셀은 본 발명의 「비선택 제1 기억 수단」의 일례이다.
(1) 판독-재기입 동작
도 5에 도시한 바와 같이, 판독-재기입 동작은 T1, T2 및 T3의 기간에 행해진다. T2 및 T3의 기간은 각각의 기간에서 서로 역방향의 전계를 메모리 셀에 공급한 경우에, 메모리 셀에서 발생하는 분극의 변화량이 같아지도록 결정한다. 통상, T2 및 T3의 기간은 T초로 동일하다. 또한, T1∼T3의 기간에서 행하는 각 동작은 연속하여 행해도 되고, 각각 독립하여 행해도 된다. t1은 모든 비트선 BL을 부유 상태로 하는 기간을 나타내고 있고, t1을 개시하는 타이밍은 선택 WL에 Vcc를 인가하는 타이밍과 동일하거나 또는 수 nsec∼수십 nsec 정도 빨라도 된다.
이하에, T1∼T3의 기간에서의 각 동작에 대하여 설명한다. 스탠바이 상태에서는 워드선 WL 및 비트선 BL은 0V로 한다. 이 상태가 본 발명에서의 「워드선과 비트선을 실질적으로 동일한 전위로 한 상태」의 일례이다.
(판독 동작)
도 5에 도시한 T1의 기간에서는, 데이터의 판독을 행한다. 우선, 스탠바이 상태로부터, 모든 비트선 BL을 부유 상태로 한다. 그리고, 이와 동일한 타이밍이거나 또는 수 nsec∼수십nsec 지연시켜 선택 WL(WL3)을 Vcc로 한다. 이 상태에서, 전체 비트선 BL의 전압을 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 데이터 「0」 또는 「1」의 판정은, 선택 BL의 전위와, 별도로 생성된 참조 전위를 전압 감지 증폭기인 리드 증폭기(8)(도 1 참조)에 의해 비교하여 증폭함으로써 행한다. 이 t1의 기간에서, 제1 셀 영역∼제4 셀 영역(도 4 참조)의 메모리 셀에는 도 6의 위쪽 도면에 도시한 바와 같은 전위차가 발생한다.
도 4 및 도 6을 참조하여, 제1 셀 영역의 메모리 셀에는 Vcc-Vr0(「0」 데이터 판독 전위)의 전위차가 t1의 기간동안 인가된다. 또한, 제2 셀 영역의 메모리 셀에는 Vcc-Vr1(「1」 데이터 판독 전위)의 전위차가 t1의 기간동안 인가된다. 또한, 제3 셀 영역의 메모리 셀에는 -Vr1의 전위차가 t1의 기간동안 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 -Vr0의 전위차가 t1의 기간동안 인가된다.
이 때, 비트선 BL 방향의 셀 수를 많게 하여, 비트선 BL 전체의 부하 용량을 크게 함으로써, 「1」 데이터 판독 전위 Vr1 및 「0」 데이터 판독 전위 Vr0을 항(抗)전압보다도 작게 할 수 있다. 항전압이란 강유전체막 내부를 분극 반전시키기 위해서 필요한 최소의 전압을 말한다. 따라서, 항전압보다도 작은 전압을 강유전체막에 장시간 인가한다고 해도, 분극 상태가 반전하지는 않는다. 이에 의해, Vr1 및 Vr0을 항전압보다도 작은 전압으로 설정함으로써, 확실하게 제3 및 제4 셀 영역의 메모리 셀의 분극 상태의 열화를 억제할 수 있다.
상기한 바와 같이, t1의 기간에서는, 전체 비트선 BL에 발생한 전압을 리드 증폭기(8)로 참조 전위와 비교하고, 그 비교 결과를 증폭함으로써 데이터의 판별을 행한다. 따라서, 전체 비트선 BL에 발생한 전압을 보다 빠르게 리드 증폭기(8)에 전달하도록 하면, t1의 기간은 충분히 짧게 할 수 있다. 구체적으로는, 전체 비트선 BL로부터 리드 증폭기(8)까지의 배선 길이를 짧게 함으로써 배선 부하 용량을 작게 하면, 전체 비트선 BL에 발생한 전압을 보다 빠르게 리드 증폭기(8)에 전달할 수 있다. 이와 같이 t1의 기간을 충분히 짧게 함으로써, t1의 기간에 비선택 WL에 접속된 모든 메모리 셀(제3 및 제4 셀 영역의 메모리 셀)에 -Vr1 또는 -Vr0의 전위차가 인가됨으로써 발생하는 분극 상태의 열화 및 개선을, 후의 T2 및 T3의 기간에 행해지는 동작에 의해서 발생하는 분극 상태의 열화 및 개선과 비교하여 실질적으로 무시할 수 있도록 충분히 작게 할 수 있다. 여기서, 분극 상태의 열화는 강유전체 캐패시터에 축적되어 있는 전하량이 감소하는 것을 말하며, 분극 상태의 개선은 감소한 전하량이 증가하는 것을 말한다.
t1의 기간의 경과 후, 모든 비트선 BL을 0V로 한다. 또한, 이 경우의 비트선 BL의 0V가 본 발명에서의 「고정 전위」의 일례이다. 또한, 이 기간이 t1 이외의 T1의 기간에 상당하고, 각 메모리 셀 어레이에서의 전위차 분포는 도 6의 아래쪽 도면에 도시된 바와 같다. 도 4 및 도 6을 참조하여, 제1 및 제2 셀 영역의 메모리 셀(선택 셀)에는 Vcc의 전위차가 T1-t1의 기간동안 인가되고, 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않는다.
이 T1의 기간의 경과 후, 선택 WL인 워드선 WL3의 전압을 0V로 하여 스탠바이 상태로 복귀함으로써, 판독 동작을 완료된다. T1의 기간에서, 제1 셀 영역 및 제2 셀 영역의 메모리 셀(선택 셀)의 분극 변화는 각각 도 7 및 도 8에 도시된 바와 같이 된다. 즉, 도 7에 도시한 바와 같이 판독 동작에 의해 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀의 데이터는 파괴되지 않는다. 한편, 도 8에 도시한 바와 같이 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀의 데이터 「1」은 파괴되어 데이터 「0」이 기입된 상태가 된다. 따라서, 제2 셀 영역의 메모리 셀에 데이터 「1」을 재기입할 필요가 있다. 제1 실시 형태에서는 이 재기입 동작을 T2, T3의 기간에서 행한다.
(재기입 동작)
스탠바이 상태로부터, 도 5에 도시한 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되어 있는 비트선 BL3 및 BL5를 0V, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 2/3Vcc로 한다. 이 경우, T2의 기간인 T초 동안에, 도 9에 도시하는 전위차가제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 1/3Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 -1/3Vcc의 전위차가 인가된다.
이 T2의 기간의 경과 후, 도 5에 도시한 바와 같이 다시 스탠바이 상태로 되돌아간다. T2의 기간에서, 제1∼제4 셀 영역의 메모리 셀의 분극 변화는 각각 도 10∼도 13에 도시된 바와 같다. 도 10에 도시한 바와 같이, 제1 셀 영역의 메모리 셀에는, T2의 기간동안, 1/3Vcc의 전위차가 인가되기 때문에, 분극 상태가 개선된다. 또한, 도 11에 도시한 바와 같이 T1의 기간에 데이터 「0」이 기입된 제2 셀 영역의 메모리 셀에는 T2의 기간동안, Vcc의 전위차가 인가되기 때문에, 다시 데이터 「0」이 기입된다. 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)은 기억하고 있는 데이터의 내용에 따라 분극 상태의 개선 또는 열화가 발생한다. 구체적으로는, 도 12에 도시한 바와 같이 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 개선이 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 열화가 발생한다. 또한, 도 13에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다.
다음으로, 스탠바이 상태로부터 도 5에 도시한 T3의 기간에서 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되어 있는 비트선 BL3 및 BL5을 Vcc, 그 이외의 비트선(BL0∼2,4, 6, 7)을 1/3Vcc로 한다. 이 경우, T3의 기간인 T초동안, 도 14에 도시하는 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 -1/3Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 -Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 1/3Vcc의 전위차가 인가된다.
또, 상기 T2 및 T3의 기간에서의 특별한 경우로서, 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「0」이 판독된 경우에는 워드선 WL 및 비트선 BL에 도 19에 도시한 바와 같은 전압을 인가한다. 즉, T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 2/3Vcc로 한다. 또한, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/3Vcc로 한다. 또한, T2 및 T3의 기간에서의 별도의 특별한 경우로서, 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「1」이 판독된 경우에는 워드선 WL 및 비트선 BL에 도 20에 도시한 바와 같은 전압을 인가한다. 즉, T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 0V로 한다. 또한, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 Vcc로 한다.
T3의 기간의 경과 후, 도 5에 도시한 바와 같이 다시 스탠바이 상태로 되돌아가서, 일련의 판독-재기입 동작이 종료한다. 또한, T3의 기간에서, 제1∼제4 셀영역의 메모리 셀의 분극 변화는 각각 도 15∼도 18에 도시된 바와 같다. 도 15에 도시한 바와 같이, 제1 셀 영역의 메모리 셀은 T3의 기간동안, -1/3Vcc의 전위차가 인가되기 때문에, 분극 상태가 열화한다. 또한, 도 16에 도시한 바와 같이 제2 셀 영역의 메모리 셀에는 T3의 기간동안, -Vcc의 전위차가 인가되기 때문에, 데이터 「1」이 기입된다. 이에 의해, 판독 동작에 의해 파괴된 데이터 「1」의 재기입이 완료된다. 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에서는 T2의 기간과 마찬가지로, 기억하고 있는 데이터의 내용에 따라 분극 상태의 개선 또는 열화가 발생한다. 구체적으로는, 도 17에 도시한 바와 같이 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다. 또한, 도 18에 도시한 바와 같이, 제4 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 개선이 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 열화가 발생한다.
즉, 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리에서는 판독-재기입 동작을 통하여, 선택 WL(WL3)에 접속되어 있는 메모리 셀 중, 데이터 「1」을 보유하고 있는 메모리 셀 이외의 모든 메모리 셀(제1 및 제3 및 제4 셀 영역의 메모리 셀)에서 분극 상태의 개선과 열화가 반드시 1회씩 발생한다. 따라서, 판독-재기입 동작을 반복함으로써, 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않는다.
제1 실시 형태에서는, 상기한 바와 같이 판독 및 재기입 동작을 통하여 선택 WL(WL3)에 접속되어 있는 메모리 셀 중 「1」을 보유하고 있던 메모리 셀 이외의모든 메모리 셀(제1, 제3 및 제4 셀 영역의 메모리 셀)에 서로 역방향의 전압(±1/3Vcc)이 1회씩 인가되기 때문에, 판독 동작 시의 분극 열화를 억제할 수 있다. 이에 의해, 모든 비선택 셀(제3 및 제4 셀 영역의 메모리 셀) 및 선택 셀 중 데이터 「0」을 보유하고 있던 제1 셀 영역의 메모리 셀의 디스터브 현상을 억제할 수 있다.
또한, 특별한 경우로서 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「0」이 판독된 경우, 이 판독 동작에 의해 데이터가 파괴되는 제1 및 제2 셀 영역의 메모리 셀은 존재하지 않는다. 즉, 판독 동작에 의해 판독된 모든 데이터는 판독 후에 선택 WL에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 보유되어 있는 모든 데이터와 동일하다. 또한, 이 판독 동작으로, 실질적으로 분극 상태의 열화가 발생하는 비선택 셀(제3 및 제4 셀 영역의 메모리 셀)은 존재하지 않는다. 따라서, 이 특별한 경우에는, 도 19에 도시한 전압 파형 대신에, 도 21에 도시한 전압 파형과 같이, 상기한 T2 및 T3의 동작은 행하지 않아도 된다.
도 21에 도시한 바와 같이 재기입 동작(T2 및 T3의 동작)을 행하지 않도록 하기 위해서는, T1의 기간에 행해지는 판독 동작에 의해, 선택 WL인 워드선 WL3에 접속되어 있는 제1 셀 영역 및 제2 셀 영역의 모든 메모리 셀(선택 셀)로부터 데이터 「0」이 판독된 것을 검출할 필요가 있다.
도 22에, 선택 셀로부터의 데이터가 모두 「0」인 것을 검출하여 플래그 신호를 출력하기 위한 데이터 판별 회로의 일례를 나타낸다. 도 22를 참조하여, 데이터 판별 회로(11)는 각 비트선에 대응하는 복수의 입력 신호가 입력되는 NOR 회로(12)와, NOR 회로(12)의 출력 신호가 입력되고, 플래그 신호를 출력하는 버퍼 회로(13)로 구성되어 있다. 즉, 이 데이터 판별 회로(11)는 각 비트선에 대응하는 복수의 입력 신호가 모두 데이터 「0」인 경우에만, 플래그 신호 출력으로서 「1」을 출력하고, 그 이외인 경우에는, 플래그 신호 출력으로서 「0」을 출력한다. 이 데이터 판별 회로(11)를 도 1에 도시한 제1 실시 형태의 단순 매트릭스형 강유전체 메모리에 추가한 구성을 갖는 제1 실시 형태의 제1 변형예에 따른 강유전체 메모리가 도 23에 도시되어 있다. 도 23을 참조하여, 이 제1 실시 형태의 제1 변형예에 따른 단순 매트릭스형 강유전체 메모리에서는, 리드 증폭기(8)의 출력을 데이터 판별 회로(11)에 입력하고, 데이터 판별 회로(11)의 플래그 신호 출력을 라이트 증폭기(6)에 입력하도록 구성되어 있다. 그리고, 리드 증폭기(8)로부터의 복수의 출력 신호가 모두 데이터 「0」인 경우에만, 라이트 증폭기(6)에 플래그 출력 신호 「1」이 입력되기 때문에, 라이트 증폭기(6)는, 플래그 출력 신호가 「1」일 때에만, 재기입 동작을 행하지 않도록 로우 디코더(2) 및 컬럼 디코더(3)가 제어된다. 따라서, 선택 WL인 워드선 WL3에 접속되어 있는 제1 셀 영역 및 제2 셀 영역의 모든 메모리 셀(선택 셀)로부터 데이터 「0」이 판독되었을 때에, 재기입 동작을 행하지 않도록 할 수 있으므로, 판독 시의 동작 횟수를 저감할 수 있다.
(2) 기입 동작
제1 실시 형태에서의 기입 동작의 설명에서는, 도 3에 도시한 바와 같이 선택 WL이 WL3이고, 선택 WL에 접속된 메모리 셀 중 비트선 BL3 및 비트선 BL5에 데이터 「1」을, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 데이터 「0」을 기입하는 경우를 상정하고 있다. 또한, 각 셀 영역의 정의는 도 4와 마찬가지이다.
기입 동작은 도 24의 T1의 기간에 행해지는 일괄 「0」 기입 동작, T2의 기간에 행해지는 보상 동작, 및 T3의 기간에 행해지는 「1」 기입 동작을 통하여 행해진다. T2와 T3의 기간은 T초로 동일하다. 또한, T1∼T3의 기간에 행해지는 각 동작은 연속하여 행해도 되고 각각 독립하여 행해도 된다. 이하에, 각 동작에 대하여 설명을 행한다.
(일괄 「0」 기입 동작)
도 24에 도시한 T1의 기간에서는, 선택 WL인 WL3에 접속된 모든 메모리 셀에 대하여 데이터 「0」의 기입을 행한다. 우선, 스탠바이 상태로부터, WL3만을 Vcc로 한다. 이 때, 각 메모리 셀에서의 전위차 분포는 도 25에 도시된 바와 같다. 즉, 제1 및 제2 셀 영역의 메모리 셀(선택 셀)에는 Vcc 전위차가 T1의 기간동안 인가되고, 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않는다.
이 T1의 기간의 경과 후, WL3의 전압을 0V로 하여 스탠바이 상태로 복귀함으로써, 일괄 「0」 기입 동작을 완료된다. T1의 기간에서, 제1 및 제2 셀 영역의 메모리 셀에서의 분극 상태의 변화는 각각 도 26 및 도 27에 도시된 바와 같이 된다. 즉, 데이터 「0」이 보유되어 있는 제1 셀 영역 및 데이터 「1」이 보유되어 있는 제2 셀 영역의 메모리 셀에는, 모두 데이터 「0」이 기입된다. 또한, 제3 및제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않기 때문에 분극 상태의 변화는 없다.
(보상 동작)
도 24에 도시한 T2의 기간에서는, 후술하는 T3의 기간에 행해지는 「1」 기입 동작에 의해 분극 상태의 열화가 발생하는 메모리 셀에 대하여 미리 분극 상태를 개선해두기 위한 동작(보상 동작)을 행한다.
스탠바이 상태로부터, 도 24에 도시하는 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc, 데이터 「1」을 기입해야 할 메모리 셀이 접속된 비트선 BL3 및 BL5를 0V, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 2/3Vcc로 한다. 이 경우, T2의 기간인 T초동안, 도 9에 도시한 판독-재기입 동작과 마찬가지의 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 1/3Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 -1/3Vcc의 전위차가 인가된다.
이 T2의 기간의 경과 후, 다시 스탠바이 상태로 되돌아간다. T2의 기간에서, 제1∼제4 셀 영역의 메모리 셀에서의 분극 상태의 변화는, 판독-재기입 동작과 마찬가지로, 각각 도 10∼도 13에 도시된 바와 같이 된다. 즉, 제1 셀 영역의 메모리 셀은 분극 상태가 개선되고(도 10 참조), 제2 셀 영역의 메모리 셀에는 다시 데이터 「0」이 기입된다(도 11 참조). 또한, 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 개선이 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 열화가 발생한다(도 12 참조). 또한, 제4 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다(도 13 참조).
(「1」 기입 동작)
스탠바이 상태로부터, 도 24에 도시한 T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc, 데이터 「1」을 기입해야 할 메모리 셀이 접속된 비트선 BL3 및 BL5을 Vcc, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 1/3Vcc로 한다. 이 경우, T3의 기간인 T초동안, 도 13에 도시한 판독-재기입 동작과 마찬가지의 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 -1/3Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 -Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 1/3Vcc의 전위차가 인가된다.
또, 상기 T2 및 T3의 기간에서의 특별한 경우로서, 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「0」을 기입하는 경우에는, 도 28에 도시한 바와 같이 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 2/3Vcc로 함과 함께, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/3Vcc로 한다. 또한, T2 및 T3의 기간에서의 별도의 특별한 경우로서, 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「1」을 기입하는 경우에는 도 29에 도시한 바와 같이, T2의기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 0V로 함과 함께, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 2/3Vcc로 하고, 모든 비트선 BL(BL0∼7)을 Vcc로 한다.
T3의 기간의 경과 후, 다시 스탠바이 상태로 되돌아간다. T3의 기간에서, 제1∼제4 셀 영역의 메모리 셀에서의 분극 상태의 변화는, 판독-재기입 동작과 마찬가지로, 도 15∼도 18에 도시된 바와 같이 된다. 즉, 제1 셀 영역의 메모리 셀은 분극 상태가 열화하고(도 15 참조), 제2 셀 영역의 메모리 셀에는 원하는 데이터 「1」이 기입된다(도 16 참조). 또한, 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다(도 17 참조). 또한, 제4 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 개선이 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 열화가 발생한다(도 18 참조).
보상 동작 및 「1」 기입 동작에서의 각 셀 영역의 메모리 셀의 분극 상태의 열화 및 개선 상황을 이하의 표 1에 도시한다.
T1의 기간 T2의 기간 T3의 기간
제1 셀 영역의 메모리 셀 「0」 기입 ×
제2 셀 영역의 메모리 셀 「0」 기입 「0」 기입 「1」 기입
제3 셀 영역의 메모리 셀 「0」 보유 - ×
「1」 보유 - ×
제4 셀 영역의 메모리 셀 「0」 보유 - ×
「1」 보유 - ×
-: 분극 상태의 변화 없음
: 분극 상태의 개선
×: 분극 상태의 열화
표 1에서 알 수 있듯이, T3의 종료 후에 분극 상태가 열화하고 있는 메모리 셀, 즉 제1 셀 영역의 메모리 셀, 제3 셀 영역에서 데이터 「0」을 보유하고 있던 메모리 셀, 및 제4 셀 영역에서 데이터 「1」을 보유하고 있던 메모리 셀은 모두 보상 동작 시에 분극 상태가 개선된 메모리 셀이다. 또한, 반대로 T3 종료 후에 분극 상태가 개선되어 있는 메모리 셀은 모두 보상 동작 시에 분극 상태가 열화한 메모리 셀이다.
이와 같이, 제1 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리에서는 기입 동작을 통하여 선택 WL(WL3) 이외의 워드선(WL0∼2, 4∼7)에 접속되어 있는 메모리 셀(제3 및 제4 셀 영역의 메모리 셀), 및 선택 WL에 접속되어 있는 메모리 셀 중 데이터 「0」을 기입해야 할 메모리 셀(제1 셀 영역의 메모리 셀)에서, 분극 상태의 개선과 열화가 반드시 1회씩 발생한다. 따라서, 기입 동작을 반복함으로써, 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않고, 선택 WL(WL3) 이외의 비선택의 워드선(WL0∼2, 4∼7)에 접속된 모든 비선택 셀(제3 및 제4 셀 영역의 메모리 셀), 및 선택 WL에 접속되어 있는 메모리 셀 중 데이터 「0」을 기입해야 할 메모리 셀(제1 셀 영역의 메모리 셀)의 디스터브 현상을 억제할 수 있다.
또한, 특별한 경우로서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「0」을 기입하는 경우, 상기한 일괄 「0」 기입 동작(T1의 기간)에 의해 제1 및 제2 셀 영역의 메모리 셀에 대하여 데이터 「0」의기입이 행해진다. 또한, 이 일괄 「0」 기입 동작으로, 분극 상태의 열화가 발생하는 비선택 셀(제3 및 제4 셀 영역의 메모리 셀)은 존재하지 않게 된다. 따라서, 이 특별한 경우에서는, 도 28에 도시한 전압 파형 대신에, 도 30에 도시한 전압 파형과 같이, 상기한 T2 및 T3의 동작은 행하지 않도록 해도 된다.
도 30에 도시한 바와 같이, 보상 동작(T2의 동작) 및 「1」 기입 동작(T3의 동작)을 행하지 않도록 하기 위해서는, 적어도 보상 동작(T2의 동작)을 개시하기까지, 선택 WL인 워드선 WL3에 접속되어 있는 제1 셀 영역 및 제2 셀 영역의 모든 메모리 셀(선택 셀)에 기입해야 할 데이터가 「0」인 것을 검출할 필요가 있다. 이 검출을 행하는 회로로는 도 22에 도시한 데이터 판별 회로(11)와 동일한 회로를 이용할 수 있다. 이 데이터 판별 회로(11)를 포함하는 제1 실시 형태의 제2 변형예에 따른 강유전체 메모리가 도 31에 도시되어 있다. 도 31을 참조하여, 이 제1 실시 형태의 제2 변형예에 따른 강유전체 메모리는, 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터를 데이터 판별 회로(11)에 입력하고, 데이터 판별 회로(11)의 플래그 신호 출력을 라이트 증폭기(6)에 입력하도록 구성되어 있다. 그리고, 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터가 모두 데이터 「0」인 경우에만, 라이트 증폭기(6)에 플래그 출력 신호 「1」이 입력된다. 라이트 증폭기(6)는, 플래그 출력 신호가 「1」일 때에만, 보상 동작(T2의 동작) 및 「1」 기입 동작(T3의 동작)을 행하지 않도록 로우 디코더(2) 및 컬럼 디코더(3)를 제어한다. 따라서, 선택 WL인 워드선 WL3에 접속되어 있는 제1 셀 영역 및 제2 셀 영역의 모든 메모리 셀(선택 셀)에 데이터 「0」이 기입될 때에, 보상 동작(T2의동작) 및 「1」 기입 동작(T3의 동작)을 행하지 않도록 할 수 있으므로, 기입 시의 동작 횟수를 저감할 수 있다.
또, 도 32에 도시하는 제1 실시 형태의 제3 변형예와 같이, 리드 증폭기(8)의 출력 및 메모리 제어 회로의 출력인 기입 데이터 중 어느 한쪽을 선택하여 데이터 판별 회로(11)에 입력하도록 해도 된다. 이 제3 변형예에 따른 강유전체 메모리는 리드 증폭기(8)의 출력 및 메모리 제어 회로의 출력인 기입 데이터 중 어느 한쪽을 선택하여 데이터 판별 회로(11)에 입력하기 위한 선택 회로(14)를 구비하고 있다. 선택 회로(14)에는 리드 증폭기(8)의 출력 신호와, 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터와, 기입 허가 신호 WE가 입력되어 있다. 여기서, WE 신호는 기입 동작 시(T1∼T3의 동작 완료까지)에 「1」이 되고, 그 이외일 때에 「0」이 되는 신호로, 도시하지 않은 메모리 제어 회로에 의해서 생성된다. 이 경우, 선택 회로(14)는 WE 신호가 「1」인 경우에 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터를 출력하고, WE 신호가 「0」인 경우에, 리드 증폭기(8)의 출력 신호를 출력한다. 즉, 기입 동작 시(T1∼T3의 동작 완료까지)에는, 데이터 판별 회로(11)에 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터가 입력된다. 한편, 기입 동작 시 이외에는 데이터 판별 회로(11)에 리드 증폭기(8)의 출력 신호가 입력된다.
따라서, 라이트 증폭기(6)는 데이터 판별 회로(11)의 플래그 신호 출력을 확인함으로써, 선택 셀의 판독 데이터가 모두 데이터 「0」인 경우 및 선택 셀에의 기입 데이터가 모두 「0」인 경우의 양쪽에서, T2 및 T3의 동작을 행하지 않도록로우 디코더(2) 및 컬럼 디코더(3)를 제어할 수 있다. 이에 의해, 모든 선택 셀로부터 데이터 「0」이 판독된 경우와, 모든 선택 셀에 데이터 「0」을 기입하는 경우와의 양쪽의 경우에 대하여, T2 및 T3의 동작을 행하지 않도록 할 수 있다. 또한, 이 제3 변형예의 선택 회로(14) 이외의 회로 구성은 도 23 및 도 31에 도시한 제1 및 제2 변형예와 완전히 동일하다.
또한, 판독-재기입 동작과 기입 동작을 어떠한 순서로 조합하여 행한다고 해도, 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않는다.
이상의 설명은, 기입 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지는 경우를 상정한 것이지만, 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작으로서도 마찬가지의 효과를 얻을 수 있다. 이 경우의 인가 전압 파형을 도 33에 도시한다. 도 33에서는 선택 WL을 워드선 WL3으로 하고 있다. 그리고, 이 선택 WL(WL3)에 접속된 메모리 셀 중, 비트선 BL3과 비트선 BL5에 접속된 메모리 셀에 데이터 「0」을 기입함과 함께, 그 이외의 비트선(BL0∼2, BL4, BL6, BL7)에 접속된 메모리 셀에 데이터 「1」을 기입하고 있다.
기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지는 경우의 특별한 예로서, 선택 셀에 모두 데이터 「1」을 기입하는 경우, 일괄 「1」 기입 동작(T1의 기간)에 의해 분극 상태의 열화가 발생하는 비선택 셀(제3 및 제4 셀 영역의 메모리 셀)은 존재하지 않는다. 따라서, 이 특별한 경우에서는, 도 33에 도시한 전압 파형 대신에, 도 34에 도시한 전압 파형과 같이, T2 및 T3의 동작은 행하지 않도록 해도 된다.
도 34에 도시한 바와 같이 기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지는 경우에, 선택 셀에 모두 데이터 「1」을 기입할 때에 보상 동작(T2의 동작) 및 「0」 기입 동작(T3의 동작)을 행하지 않도록 하기 위해서는, 도 35에 도시하는 제1 실시 형태의 제4 변형예와 같이, 데이터 판별 회로(11)에 입력되는 기입 데이터를 반전하기 위한 인버터 회로(15)를 추가할 필요가 있다.
또한, 기입 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지고, 또한 선택 셀에의 기입 데이터가 모두 데이터 「0」인 경우와, 기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지고, 또한 선택 셀로의 기입 데이터가 모두 데이터 「1」인 경우와, 판독 동작에서 선택 셀로부터의 판독 데이터가 모두 데이터 「0」인 경우와의 모든 경우에, T2 및 T3의 동작을 행하지 않도록 한 제1 실시 형태의 제5 변형예에 따른 단순 매트릭스형의 강유전체 메모리가 도 36에 도시된다.
도 36을 참조하여, 이 제1 실시 형태의 제5 변형예에 따른 강유전체 메모리는, 도 32에 도시한 제3 변형예에 따른 강유전체 메모리와 동일한 회로 구성 외에, 도시하지 않은 메모리 제어 회로로부터 출력되는 기입 데이터를 반전하는 인버터 회로(15)와, 도시하지 않은 메모리 제어 회로에서 생성되는 선택 신호 SL에 따라서, 인버터 회로(15)의 출력 또는 기입 데이터를 선택하여 출력하는 제2 선택 회로(16)를 구비하고 있다. 여기서, 선택 신호 SL은, 기입 시의 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지는 경우에 「0」, 기입시의 동작이 일괄 「1」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지는 경우에 「1」이 되는 신호이다. 제2 선택 회로(16)는 선택 신호 SL이 「0」인 경우에 기입 데이터를 그대로 출력하고, 선택 신호 SL이 「1」인 경우에 기입 데이터를 반전한 데이터를 출력한다. 따라서, WE를 「1」이라고 상정하면, 데이터 판별 회로(11)는 기입 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지고, 또한 선택 셀로의 기입 데이터가 모두 데이터 「0」인 경우에는 플래그 신호 「1」을 출력하고, 기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지고, 또한 선택 셀로의 기입 데이터가 모두 데이터 「1」인 경우에는 플래그 신호 「1」을 출력한다. 이에 의해, 이 제1 실시 형태의 제5 변형예에서는 라이트 증폭기(6)는 플래그 신호가 「1」인 경우에, T2 및 T3의 동작을 행하지 않도록 로우 디코더(2) 및 컬럼 디코더(3)를 제어할 수 있다.
(제2 실시 형태)
이 제2 실시 형태에서는, 상기 제1 실시 형태에 따른 크로스 포인트형 강유전체 메모리의 전체 구성에 있어서, 리드 증폭기를 비트선 BL이 거의 0V 그대로 데이터를 판별할 수 있도록 한 예에 대하여 설명한다.
도 37은 제2 실시 형태의 리드 증폭기의 회로 구성을 도시한다. 도 37을 참조하여, 이 제2 실시 형태의 리드 증폭기(8a)에서는 제1 저항(16)의 일단은 비트선 BL에 접속되어 있고, 제1 저항(16)의 타단은 연산 증폭기(18)의 반전 입력단에 접속되어 있다. 이 리드 증폭기(8a)는 본 발명의 「판독 데이터 판별 회로」의 일례이다. 또한, 연산 증폭기(18)의 비반전 입력단은 0V에 접지되어 있다. 따라서, 반전 입력단은 연산 증폭기(18)의 가상 접지(imaginary short)에 의해, 초기 상태로 0V가 된다. 연산 증폭기(18)의 출력은 제2 저항(17)을 통하여 반전 입력에 피드백되어 있다. 이에 의해, 비트선 BL은 연산 증폭기(18)에 의해 거의 0V가 되도록 제어된다. 이 제2 실시 형태에서는, 비트선 BL을 입력으로 하는 반전 증폭기가 구성되고 있다. 또한, 연산 증폭기(13)의 출력은 비교기(19)에 의해 참조 전압 Vref와 비교된다. 그리고 비교 결과는 래치 회로(20)에 입력된다. OEV는 데이터 출력이 유효인지 무효인지를 제어하는 단자로, 래치 회로에 입력 연결되어 있다. 이 OEV가 「1」일 때, 데이터 출력은 비교기(19)의 출력과 무관하게 「0」으로 되어 무효로 된다. 반대로 OEV가 「0」일 때, 데이터 출력은 유효가 된다. 구체적으로는, 비교기(19)의 출력이 「0」인 경우, 데이터 출력은 「0」으로 유지되고, 비교기(19)의 출력이 「1」로 변화한 경우, 데이터 출력은 「1」로 변화한다. 이 후, 데이터 출력은 OEV가 「1」이 될 때까지, 비교기(19)의 출력 변화와는 무관하게 「1」이 된다. 즉, OEV가 「0」일 때, 데이터 출력은 비교기(19)의 출력의 일시적인 변화에 수반하여, 「0」으로부터 「1」로 변화하여 이것이 유지된다.
종래의 리드 증폭기에서는, 비트선 BL에 발생한 전위와 참조 전압을 직접 비교하여, 판독한 데이터의 「0」, 「1」을 판별한다. 구체적으로는, 상기한 제1 실시 형태에 기재한 데이터 「0」이 판독되는 비트선 BL에 발생하는 전압 Vr0과, 데이터 「1」이 판독되는 비트선 BL에 발생하는 전압 Vr1과의 중간 전압을 참조 전압으로서 생성한다. 그리고, 비트선 BL에 발생하는 전압이 참조 전압보다도 큰 경우, 데이터 「0」이 판독된 것으로 하고, 비트선 BL에 발생하는 전압이 참조 전압보다 작은 경우, 데이터 「1」이 판독된 것으로 한다. 일반적으로, Vr0과 Vr1과는 매우 가까운 값이다. 따라서, 데이터를 올바르게 판별하기 위해서는, 참조 전압을 정확하게 생성하는 것이 요구된다.
이에 대하여, 제2 실시 형태의 리드 증폭기(8a)에서는 비트선 BL에 발생한 전위를 연산 증폭기(18)에 의해 증폭한 전압과 참조 전압 Vref를 비교하여, 판독한 데이터 「0」, 「1」을 비교한다. 따라서, 참조 전압 Vref를, 데이터 「0」이 판독되는 비트선 BL에 발생하는 전압을 연산 증폭기에 의해 증폭한 전압과, 데이터 「1」이 판독되는 비트선 BL에 발생하는 전압을 연산 증폭기에 의해 증폭한 전압과의 사이로 설정하면 된다. 이 경우, 참조 전압으로서 설정해야 할 전압의 범위가 종래에 비하여 커지기 때문에, 종래에 비하여 참조 전압의 생성이 용이하게 된다.
또한, 이 제2 실시 형태에서는 상기 제1 실시 형태의 판독-기입 동작에서의, 전체 비트선을 부유 상태로 하는 동작이 불필요해지기 때문에 고속 동작이 가능하다.
도 38을 참조하여, 이 제2 실시 형태에서는 판독-재기입 동작은 T1∼T3의 기간에 행해지지만, 제1 실시 형태에서의 t1의 기간을 준비할 필요가 없다. 왜냐하면, 상기한 바와 같이 제2 실시 형태에 따른 리드 증폭기(8a)에서는 전체 비트선을 부유 상태로 하지 않고 비트선 BL의 데이터 판별이 가능하기 때문이다.
(판독 동작)
도 38에 도시한 바와 같이, 스탠바이 상태로부터, T1의 기간에서, 선택 WL인WL3를 Vcc로 한다. 이 때에, 메모리 셀 어레이에서의 전위차 분포는 도 25에 도시한 제1 실시 형태의 기입 동작 시의 T1의 기간에서의 전위차와 마찬가지의 분포가 된다. 즉, T1의 기간에서, WL3에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 Vcc의 전위차가 발생하고, 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않는다. 이 상태에서, 도 37에 도시한 리드 증폭기(8a)에 의해, 전체 비트선 BL의 전압 변화를 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 경우, 전체 비트선 BL은 연산 증폭기(18)에 의해 0V가 되도록 제어되고 있기 때문에, 전체 비트선 BL의 전압 변화는 미소하다. 이 미소한 전압 변화를 연산 증폭기(18)에 의해 증폭한 후, 참조 전위와 비교함으로써 데이터의 판별을 행한다. 이에 의해, 비트선 BL이 거의 0V의 상태에서, 데이터의 판독을 행하는 것이 가능하게 된다.
이 후, WL3를 0V로 하여 판독 동작을 완료된다. 이 판독 동작에 의해, 제1 실시 형태인 경우와 마찬가지로, 제1 및 제2 셀 영역의 메모리 셀에 데이터 「0」이 기입되기 때문에, 데이터 「1」이 보유되어 있는 제2 셀 영역의 메모리 셀의 데이터가 파괴된다. 제2 셀 영역의 메모리 셀에의 데이터 「1」의 재기입 동작은 T2와 T3의 기간에 행한다.
(재기입 동작)
T2와 T3의 기간에서의 워드선 WL 및 비트선 BL로의 인가 전압 및 각 메모리 셀에서의 분극 상황의 변화는 제1 실시 형태인 경우와 동일하다.
이상과 같이 본 발명의 제2 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리는 t1의 기간을 준비할 필요가 없기 때문에, 비트선을 제어하기 위한 제어 회로(예를 들면 도 1에서의 컬럼 디코더(3))의 구성이 간단해진다. 또한, 메모리 셀 어레이에 도 6의 위쪽 도면에 도시하는 전위차가 발생하지 않기 때문에, 분극 상태가 열화하는 메모리 셀을 보다 삭감할 수 있다.
한편, 제2 실시 형태의 기입 동작은 제1 실시 형태인 경우와 동일하다.
(제3 실시 형태)
이 제3 실시 형태는 단순 매트릭스형 강유전체 메모리에 관하여, 판독 시에 필요한 참조 전압을 데이터 기억용과는 별도로 형성된 더미 셀로부터 데이터를 판독함으로써 생성하도록 구성한 메모리에 관한 것이다.
우선, 도 39를 참조하여, 제3 실시 형태에서의 단순 매트릭스형 강유전체 메모리의 전체 구성에 대하여 설명한다. 제3 실시 형태에서의 단순 매트릭스형 강유전체 메모리는, 메모리 셀 어레이(1a)와, 더미 셀 어레이(1b)와, 로우 디코더(2a, 2b)와, 컬럼 디코더(3a, 3b)와, 로우 어드레스 버퍼(4a, 4b)와, 컬럼 어드레스 버퍼(5a, 5b)와, 라이트 증폭기(6a, 6b)와, 입력 버퍼(7)와, 전압 감지 증폭기로 이루어지는 리드 증폭기(8)와, 출력 버퍼(9)와, 전압 생성 회로(10)를 구비하고 있다. 이 전압 생성 회로(10)는 1/3Vcc 및 2/3Vcc를 인가 가능하도록 구성되어 있다(도 2 참조). 도면에서, 워드선 WLm과 비트선 BLn과의 교점에 위치하는 메모리 셀에는 워드선 WLmd와 비트선 BLnd와의 교점에 위치하는 더미의 메모리 셀(더미 셀)이 대응한다. 또한, 제3 실시 형태에 있어서 메모리 셀 및 더미 셀은 강유전체 캐패시터(도시하지 않음)만으로 이루어진다. 이 경우, 메모리 셀을 구성하는 강유전체 캐패시터는 본 발명의 「제1 기억 수단」의 일례이고, 더미 셀을 구성하는 강유전체 캐패시터는 본 발명의 「제2 기억 수단」의 일례이다.
(1) 기입 동작
메모리 셀 어레이에서, 선택 WL을 WL3로 하고, 이 선택 WL(WL3)에 접속된 메모리 셀 중 비트선 BL3과 BL5에 접속된 메모리 셀에 데이터 「1」, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 「0」을 기입하는 경우에 대해 설명한다. 이 때, 더미 셀에는 메모리 셀과 반대 극성의 데이터를 기입한다. 즉, 선택 WL인 WL3d에 접속된 더미 셀 중 비트선 BL3d와 BL5d에 접속되어 있는 더미 셀에 데이터 「0」을, 그 이외의 비트선(BL0d∼2d, 4d, 6d, 7d)에 접속된 더미 셀에 「1」을 기입한다.
도 40에는 메모리 셀 및 더미 셀에 상기한 데이터를 기입할 때의 인가 전압 파형의 일례가 도시되어 있다. 도 40을 참조하여, 메모리 셀 어레이에 대한 인가 전압은 도 24에 도시하는 것과 동일하고, 기입 동작에 의해 메모리 셀의 분극 상태가 계속 열화하지는 않는다. 따라서, 기입 동작 시에, 적어도 선택 WL(WL3) 이외의 워드선(WL0∼2, 4∼7)에 접속된 모든 비선택의 메모리 셀에서의 디스터브 현상을 억제할 수 있다. 또한, 더미 셀 어레이에 대한 인가 전압은 도 33에 도시하는 것과 동일하고, 기입 동작에 의해 더미 셀의 분극 상태가 계속 열화하지는 않는다. 따라서, 기입 동작 시에, 적어도 선택 WL(WL3d) 이외의 워드선(WL0d∼2d, 4d∼7d)에 접속된 모든 비선택의 더미 셀에서의 디스터브 현상을 억제할 수 있다. 또한, 도 40에 도시한 예에서는 더미 셀에 대한 기입 동작을 일괄 「1」 기입 동작→보상동작→「0」 기입 동작의 순으로 행하고 있지만, 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해도 마찬가지의 효과가 얻어진다.
(2) 판독-재기입 동작
선택 WL이 WL3이고, 선택 WL(BL3)에 접속된 메모리 셀 중, 비트선 BL3과 BL5에 접속된 메모리 셀에 데이터 「1」이, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 데이터 「0」이 기억되어 있는 경우에 대해 설명한다. 이 때, 상기한 바와 같이 메모리 셀과 대응하는 더미 셀에는 메모리 셀과 반대 극성의 데이터가 기억되어 있다. 즉, 워드선 WL3d와 비트선 BL3d 및 BL5d의 교점에 위치하는 메모리 셀에 데이터 「0」이, 워드선 WL3d와 그 이외의 비트선(BL0d∼2d, 4d, 6d, 7d)와의 교점에 위치하는 메모리 셀에 데이터 「1」이 각각 기억되어 있다.
도 41을 참조하여, 우선 스탠바이 상태로부터, 모든 비트선 BL0∼BLn 및 BL0d∼BLnd를 부유 상태로 하고, 동일한 타이밍에서 선택 WL인 WL3 및 WL3d를 Vcc로 한다. 이 상태에서, 메모리 셀 어레이의 각 비트선(BL0∼BLn)의 전위와 더미 셀 어레이의 각 비트선(BL0d∼BLnd)의 전위를 전압 감지 증폭기인 리드 증폭기(8)에서 비교하여 증폭함으로써 데이터의 판별을 행한다. 예를 들면, BL3의 전위는 데이터 「1」을 기억한 메모리 셀의 전하에 의해 Vr1이 되고, BL3d의 전위는 데이터 「0」을 기억한 더미 셀의 전하에 의해 Vr0(<Vr1)이 되기 때문에, BL3의 전위와 BL3d의 전위를 비교하면 BL3의 전위쪽이 크다. 이 경우, BL3와 BL3d의 교점에 위치하는 메모리 셀의 데이터는 「1」로 한다. 또한, 반대로 BL3의 전위가 BL3d의 전위보다도 작은 경우, BL3와 BL3의 교점에 위치하는 메모리 셀의 데이터는 「0」으로 한다.
그 후, 모든 비트선을 0V로 한다. 이 때, 메모리 셀 어레이에서 BL3에 접속되어 있는 모든 메모리 셀 및 더미 셀 어레이에서 BL3d에 접속되어 있는 모든 더미 셀에는 T1-t1의 기간동안, Vcc의 전압이 인가된다. 따라서, 이들 셀에는 데이터 「0」이 기입된다.
다음으로, WL3 및 WL3d를 0V로 하여 스탠바이 상태로 되돌아간다. T2와 T3의 기간에 행해지는 메모리 셀 어레이 및 더미 셀 어레이에 대한 재기입 동작은 제1 실시 형태인 경우와 마찬가지이며, 얻어지는 효과도 마찬가지다.
(제4 실시 형태)
이 제4 실시 형태는 단순 매트릭스형의 강유전체 메모리의 임의의 워드선 WL에 접속된 모든 메모리 셀에 대하여 일괄하여 행해지는 판독-재기입 동작 및 기입 동작에 관한 것으로, 소정의 전압을 기입 전압의 1/2의 전압으로 한 것이다.
이 제4 실시 형태에 따른 단순 매트릭스형 강유전체 메모리에서는, 도 1에 도시한 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10) 대신에, 도 42에 도시한 바와 같이, 1/2Vcc 생성 회로로 이루어지는 전압 생성 회로(10a)를 이용한다. 도 42를 참조하여, 제4 실시 형태에 따른 전압 생성 회로(10a)를 구성하는 1/2Vcc 생성 회로에서는, 한쪽의 전압 입력 단자(50)에 Vcc를 인가함과 함께, 다른 쪽의 전압 입력 단자(51)에 0V를 인가한다. 이에 의해, 1/2Vcc 생성 회로의 전압 출력 단자(52)에는 0V와 Vcc와의 중간인 1/2Vcc의 전압이 생성된다. 제4 실시 형태의 그 밖의 전체 구성은 도 1에 도시한 제1 실시 형태의 전체 구성과 마찬가지이다.
다음으로, 도 43∼도 53을 참조하여, 제4 실시 형태의 단순 매트릭스 방식의 강유전체 메모리에서의 판독-재기입 동작에 대하여 설명한다. 또한, 이 제4 실시 형태에서는, 도 3에 도시한 바와 같이 선택 WL이 워드선 WL3이라고 한다. 또한, 이 선택 WL(워드선 WL3)에 접속된 메모리 셀 중 비트선 BL3 및 비트선 BL5에 접속된 메모리 셀에는 데이터 「1」이 기억되어 있고, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 데이터 「0」이 기억되어 있는 것으로 한다. 또한, 도 4에 도시한 바와 같이, 선택 WL에 접속되어 있는 메모리 셀 중, 데이터 「0」을 기억하고 있는 메모리 셀군을 제1 셀 영역, 선택 WL에 접속되어 있는 메모리 셀 중, 데이터 「1」을 기억하고 있는 메모리 셀군을 제2 셀 영역으로 한다. 또한, 비선택 WL에 접속된 메모리 셀 중, 비트선 BL3 및 비트선 BL5에 접속된 메모리 셀군을 제3 셀 영역, 비선택 WL에 접속된 메모리 셀 중, 비트선 BL3 및 비트선 BL5 이외의 비트선에 접속된 메모리 셀군을 제4 셀 영역으로 한다. 즉, 제1 셀 영역 및 제2 셀 영역의 메모리 셀이 선택 셀이고, 제3 셀 영역 및 제4 셀 영역의 메모리 셀이 비선택 셀이다.
(1) 판독-재기입 동작
도 43에 도시한 바와 같이, 판독-재기입 동작은 T1, T2 및 T3의 기간에서 행해진다. T2 및 T3의 기간은 각각의 기간에서 서로 역방향의 전계를 메모리 셀에 공급한 경우에, 메모리 셀에서 발생하는 분극의 변화량이 같아지도록 결정한다. 통상, T2 및 T3의 기간은 T초로 동일하다. 또한, T1∼T3의 기간에 행하는 각 동작은 연속하여 행해도 되고, 각각 독립하여 행해도 된다. t1은 모든 비트선 BL을 부유 상태로 하는 기간을 나타내고 있고, t1을 개시하는 타이밍은 선택 WL에 Vcc를 인가하는 타이밍과 동일하거나 또는 수 nsec∼수십 nsec 정도 빨라도 된다.
이하에, T1∼T3의 기간에서의 각 동작에 대하여 설명한다. 스탠바이 상태에서는 워드선 WL 및 비트선 BL은 0V로 한다.
(판독 동작)
도 43에 도시한 T1의 기간에서는 데이터 판독을 행한다. 우선, 스탠바이 상태로부터, 모든 비트선 BL을 부유 상태로 하고, 동일한 타이밍이거나 또는 수 nsec∼수십 nsec 지연시켜 선택 WL(WL3)을 Vcc로 한다. 이 상태에서 전체 비트선 BL의 전압을 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 데이터 「0」 또는 「1」의 판정은, 선택 BL의 전위와, 별도로 생성된 참조 전위를 전압 감지 증폭기인 리드 증폭기(8)(도 1 참조)에 의해 비교하여 증폭함으로써 행한다. 이 t1의 기간에서, 제1 셀 영역∼제4 셀 영역(도 4 참조)의 메모리 셀에는 도 6의 위쪽 도면에 도시한 바와 같은 이하의 전위차가 발생한다.
도 4 및 도 6을 참조하여, 제1 셀 영역의 메모리 셀에는 Vcc-Vr0(「0」 데이터 판독 전위)의 전위차가 t1의 기간동안 인가된다. 또한, 제2 셀 영역의 메모리 셀에는 Vcc-Vr1(「1」 데이터 판독 전위)의 전위차가 t1의 기간동안 인가된다. 또한, 제3 셀 영역의 메모리 셀에는 -Vr1의 전위차가 t1의 기간동안 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 -Vr0의 전위차가 t1의 기간동안 인가된다.
이 때, 비트선 BL 방향의 셀 수를 많게 하여, 비트선 BL 전체의 부하 용량을크게 함으로써 「1」 데이터 판독 전위 Vr1 및 「0」 데이터 판독 전위 Vr0을 항전압보다도 작게 할 수 있다. 항전압은 강유전체막 내부를 분극 반전시키기 위해서 필요한 최소의 전압을 말한다. 따라서, 항전압보다도 작은 전압을 강유전체막에 장시간 인가한다고 해도 분극 상태가 반전하지는 않는다. 이에 의해, Vr1 및 Vr0을 항전압보다 작은 전압으로 설정함으로써, 확실하게 제3 및 제4 셀 영역의 메모리 셀의 분극 상태의 열화를 억제할 수 있다.
상기 제1 실시 형태에서 기재한 바와 같이, t1의 기간은 충분히 짧게 하는 것이 가능하다. t1의 기간을 충분히 짧게 함으로써 제3 및 제4 셀 영역의 메모리 셀에서, t1의 기간에 발생하는 분극 상태의 변화는 실질적으로 무시할 수 있다.
t1의 기간의 경과 후, 모든 비트선 BL을 0V로 한다. 이 기간이 t1 이외의 T1의 기간에 상당하고, 각 메모리 셀 어레이에서의 전위차 분포는 도 6의 아래쪽 도면에 도시된 바와 같다. 도 4 및 도 6을 참조하여, 제1 및 제2 셀 영역의 메모리 셀(선택 셀)에는 Vcc의 전위차가 T1-t1의 기간동안 인가되고, 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않는다.
이 T1의 기간의 경과 후, 선택 WL인 워드선 WL3의 전압을 0V로 하여 스탠바이 상태로 복귀함으로써, 판독 동작을 완료된다. T1의 기간에서, 제1 셀 영역 및 제2 셀 영역의 메모리 셀(선택 셀)의 분극 변화는 각각 도 44 및 도 45에 도시된 바와 같이 된다. 즉, 도 44에 도시한 바와 같이 판독 동작에 의해, 데이터 「0」이 기억되어 있던 제1 셀 영역의 메모리 셀의 데이터는 파괴되지 않는다. 그 한편, 도 45에 도시한 바와 같이, 데이터 「1」이 기억되어 있던 제2 셀 영역의 메모리 셀의 데이터 「1」은 파괴되어 데이터 「0」이 기입된 상태가 된다. 따라서, 제2 셀 영역의 메모리 셀에 데이터 「1」을 재기입할 필요가 있다. 제4 실시 형태에서는, 이 재기입 동작을 T2, T3의 기간에 행한다.
(재기입 동작)
스탠바이 상태로부터, 도 43에 도시한 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되어 있는 비트선 BL3 및 BL5를 0V, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 1/2Vcc로 한다. 이 경우, T2의 기간인 T초동안, 도 46에 도시하는 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 1/2Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않는다.
T2의 기간 경과 후, 다시 스탠바이 상태로 되돌아간다. 또한, T2의 기간에서, 제1∼제4 셀 영역의 메모리 셀의 분극 변화는, 각각 도 47∼도 49에 도시된 바와 같다. 도 47에 도시한 바와 같이, 제1 셀 영역의 메모리 셀에는 T2의 기간동안, 1/2Vcc의 전위차가 인가되기 때문에, 분극 상태가 개선된다. 또한, 도 48에 도시한 바와 같이, T1의 기간에 데이터 「0」이 기입된, 제2 셀 영역의 메모리 셀에는, T2의 기간동안, Vcc의 전위차가 인가되기 때문에, 다시 데이터 「0」이 기입된다. 제3 셀 영역의 메모리 셀은 기억하고 있는 데이터의 내용에 따라서, 분극 상태의 개선 또는 열화가 발생한다. 구체적으로는, 도 49에 도시한 바와 같이 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 개선이 발생하고,「1」을 보유하고 있던 경우 분극 상태의 열화가 발생한다. 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않기 때문에, 분극 상태의 변화는 없다.
다음으로, 스탠바이 상태로부터, 도 43에 도시한 T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc, 판독 동작에서 데이터 「1」이 판독된 메모리 셀에 접속되어 있는 비트선 BL3 및 BL5를 Vcc, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 1/2Vcc로 한다. 이 경우, T3의 기간인 T초동안, 도 50에 도시하는 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 -1/2Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 -Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않는다.
또, 상기 T2 및 T3의 기간에서의 특별한 경우로서 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「0」이 판독된 경우에는 워드선 WL 및 비트선 BL에 도 54에 도시한 바와 같은 전압을 인가한다. 즉, T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/2Vcc로 한다. 또한, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/2Vcc로 한다. 또한, T2 및 T3의 기간에서의 별도의 특별한 경우로서, 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「1」이 판독된 경우에는 워드선 WL 및 비트선 BL에 도 55에 도시한 바와 같은 전압을 인가한다. 즉, T2의 기간에서, 선택 WL(WL3)을Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 0V로 한다. 또한, T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 Vcc로 한다.
T3의 기간의 경과 후, 도 43에 도시한 바와 같이 다시 스탠바이 상태로 되돌아가고, 일련의 판독-재기입 동작이 종료한다. 또한, T3의 기간에서, 제1∼제4 셀 영역의 메모리 셀의 분극 변화는 각각 도 51∼도 53과 같이 된다. 도 51에 도시한 바와 같이, 제1 셀 영역의 메모리 셀은 T3의 기간동안, -1/2Vcc의 전위차가 인가되기 때문에 분극 상태가 열화한다. 또한, 도 52에 도시한 바와 같이, 제2 셀 영역의 메모리 셀에는 T3의 기간동안 -Vcc의 전위차가 인가되기 때문에, 데이터 「1」이 기입된다. 이에 의해, 판독 동작에 의해 파괴된 데이터 「1」의 재기입이 완료된다. 제3 셀 영역의 메모리 셀에는 T2의 기간과 마찬가지로, 기억하고 있는 데이터의 내용에 따라, 분극 상태의 개선 또는 열화가 발생한다. 구체적으로는, 도 53에 도시한 바와 같이, 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다. 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않기 때문에, 분극 상태의 변화는 없다.
즉, 제4 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리에서는 판독-재기입 동작을 통하여, 선택 WL(WL3)에 접속되어 있는 메모리 셀 중 데이터 「0」을 보유하고 있던 메모리 셀(제1 셀 영역의 메모리 셀)에서 분극 상태의 개선과 열화가 반드시 1회씩 발생한다. 또한, 선택 WL(WL3) 이외의 워드선(WL0∼2, 4∼7)과, 판독 동작에 의해 데이터 「1」이 판독된 비트선 BL3 및 BL5 이외의 비트선(BL0∼2, 4, 6, 7)과의 교점에 위치하는 메모리 셀(제4 셀 영역의 메모리 셀)에는 전압이 전혀 인가되지 않는다. 따라서, 판독-재기입 동작을 반복함으로써 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않는다.
제4 실시 형태에서는, 상기한 바와 같이 판독 및 재기입을 통하여 선택 WL(WL3)에 접속되어 있는 메모리 셀 중 「0」을 보유하고 있던 메모리 셀(제1 셀 영역의 메모리 셀)과, 비선택 WL(WL0∼2, 4∼7)에 접속된 메모리 셀 중 판독 동작 시에 데이터 「1」이 판독된 메모리 셀이 접속된 비트선 BL3 및 BL5에 접속된 메모리 셀(제3 셀 영역의 메모리 셀)과, 서로 역방향의 전압(±1/2Vcc)이 일회씩 인가되기 때문에, 판독 동작 시의 분극 열화를 억제할 수 있다. 또한, 판독 및 기입을 통하여, 비선택 WL(WL0∼2, 4∼7)에 접속된 메모리 셀 중 판독 동작 시에 데이터 「1」이 판독된 비트선 BL3 및 BL5 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀(제4 셀 영역의 메모리 셀)에는 전위차가 발생하지 않는다. 이에 의해, 모든 비선택 셀(제3 및 제4 셀 영역의 메모리 셀) 및 선택 셀 중 데이터 「0」을 보유하고 있던 제1 셀 영역의 메모리 셀의 디스터브 현상을 억제할 수 있다.
또한, 특별한 경우로서, 판독 동작에서 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)로부터 데이터 「0」이 판독된 경우, 이 판독 동작에 의해 데이터가 파괴되는 제1 및 제2 셀 영역의 메모리 셀은 존재하지 않는다. 즉, 판독 동작에 의해 판독된 모든 데이터는 판독 후에 선택 WL에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 보유되어 있는 모든 데이터와 동일하다. 또한, 이 판독 동작으로 실질적으로 분극 상태의 열화가 발생하는 비선택 셀(제3 및 제4 셀 영역의 메모리 셀)은 존재하지 않는다. 따라서, 이 특별한 경우에는, 제1 실시 형태의 경우와 마찬가지로, 도 21에 도시한 바와 같이, 상기한 T2 및 T3의 동작은 행하지 않도록 해도 된다.
이와 같이, 제4 실시 형태에 따른 단순 매트릭스형 강유전체 메모리에서, 선택 셀로부터 판독 데이터가 모두 데이터 「0」인 경우에 재기입 동작(T2 및 T3의 동작)을 행하지 않도록 하기 위해서는, 도 23에 도시한 제1 실시 형태의 제1 변형예에 따른 회로를 구성하는 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10)를, 도 42에 도시하는 1/2Vcc 생성 회로(10a)로 치환하면 된다. 이 때, 재기입 동작(T2 및 T3의 동작)을 행하지 않는 경우의 회로 동작은 제1 실시 형태의 제1 변형예에서 설명한 회로 동작과 완전히 동일하고, 얻어지는 효과도 완전히 동일하다.
(2) 기입 동작
기입 동작의 T1의 기간에서, 메모리 셀 어레이에 인가되는 전위차의 분포는, 도 25에 도시한 제1 실시 형태인 경우와 마찬가지이다. 제4 실시 형태에서의 기입 동작의 설명에서는, 도 3에 도시한 바와 같이 선택 WL이 WL3이고, 선택 WL(WL3)에 접속된 메모리 셀 중 비트선 BL3 및 비트선 BL5에 데이터 「1」을, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 데이터 「0」을 기입하는 경우를 상정하고 있다. 또한, 각 셀 영역의 정의는 제1 실시 형태(도 4 참조)와 마찬가지이다.
기입 동작은 도 56의 T1의 기간에 행해지는 일괄 「0」 기입 동작, T2의 기간에 행해지는 보상 동작 및 T3의 기간에 행해지는 「1」 기입 동작을 통하여 행해진다. T2 및 T3의 기간은 각각의 기간에서 서로 역방향의 전계를 메모리 셀에 공급한 경우에 메모리 셀에서 발생하는 분극의 변화량이 같아지도록 결정한다. 통상, T2 및 T3의 기간은 T초로 동일하다. 또한, T1∼T3의 기간에 행해지는 각 동작은 연속하여 행해도 되고, 각각 독립하여 행해도 된다. 이하에, 각 동작에 대하여 설명을 행한다.
(일괄 「0」 기입 동작)
도 56에 도시한 T1의 기간에서는 선택 WL인 WL3에 접속된 모든 메모리 셀에 대하여 데이터 「0」의 기입을 행한다. 우선, 스탠바이 상태로부터, WL3만을 Vcc로 한다. 이 때, 각 메모리 셀에서의 전위차 분포는 도 25에 도시된 바와 같다. 즉, 제1 및 제2 셀 영역의 메모리 셀(선택 셀)에는 Vcc 전위차가 T1의 기간동안 인가되고, 제3 및 제4 셀 영역의 메모리 셀(비선택 셀)에는 전위차가 발생하지 않는다.
이 T1의 기간의 경과 후, WL3의 전압을 0V로 하여 스탠바이 상태로 복귀함으로써, 일괄 「0」 기입 동작을 완료된다. T1의 기간에서, 제1 및 제2 셀 영역의 메모리 셀에서의 분극 상태의 변화는, 각각 도 57 및 도 58에 도시된 바와 같이 된다. 즉, 데이터 「0」이 보유되어 있는 제1 셀 영역 및 데이터 「1」이 보유되어 있는 제2 셀 영역의 메모리 셀에는 모두 데이터 「0」이 기입된다. 제3 및 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않기 때문에, 분극 상태의 변화는 없다.
(보상 동작)
도 56에 도시한 T2의 기간에서는, 후술하는 T3의 기간에 행해지는 「1」 기입 동작에 의해 분극 상태의 열화가 발생하는 메모리 셀에 대하여 미리 분극 상태를 개선해 두기 위한 동작(보상 동작)을 행한다.
스탠바이 상태로부터, 도 56에 도시하는 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc, 데이터 「1」을 기입해야 할 메모리 셀이 접속된 비트선 BL3 및 BL5을 0V, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 1/2Vcc로 한다. 이 경우, T2의 기간인 T초동안 판독-재기입 동작과 마찬가지의 도 46에 도시하는 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 1/2Vcc, 제2 셀 영역의 메모리 셀에는 Vcc가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않는다.
T2의 기간의 경과 후, 다시 스탠바이 상태로 되돌아간다. T2의 기간에서, 제1∼제4 셀 영역의 메모리 셀에서의 분극 상태의 변화는 판독-재기입 동작과 마찬가지로, 각각 도 47∼49에 도시된 바와 같다. 즉, 제1 셀 영역의 메모리 셀은, 분극 상태가 개선되고(도 47 참조), 제2 셀 영역의 메모리 셀에는 다시 데이터 「0」이 기입된다(도 48 참조). 또한, 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우, 분극 상태의 개선이 발생하고, 「1」을 보유하고 있던 경우, 분극 상태의 열화가 발생한다(도 49 참조). 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않기 때문에, 분극 상태의 변화는 없다.
(「1」 기입 동작)
스탠바이 상태로부터, 도 56에 도시한 T3의 기간에서, 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc, 데이터 「1」을 기입해야 할 메모리 셀이 접속된 비트선 BL3 및 BL5을 Vcc, 그 이외의 비트선(BL0∼2, 4, 6, 7)을 1/2Vcc로 한다. 이 경우, T3의 기간인 T초동안, 판독-재기입 동작과 마찬가지의 도 50에 도시하는 전위차가 제1∼제4 셀 영역의 메모리 셀에 인가된다. 즉, 제1 셀 영역 및 제3 셀 영역의 메모리 셀에는 -1/2Vcc의 전위차가 인가되고, 제2 셀 영역의 메모리 셀에는 -Vcc의 전위차가 인가된다. 또한, 제4 셀 영역의 메모리 셀에는 0V의 전위차가 인가된다.
또, 상기 T2 및 이 T3의 기간에서의 특별한 경우로서, 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「0」을 기입하는 경우에는, 도 59에 도시한 바와 같이 T2의 기간에서, 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/2Vcc로 함과 함께, T3의 기간에서 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 1/2Vcc로 한다. 또한, T2 및 T3의 기간에서의 다른 특별한 경우로서, 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「1」을 기입하는 경우에는 도 60에 도시한 바와 같이, T2의 기간에서 선택 WL(WL3)을 Vcc, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고, 모든 비트선 BL(BL0∼7)을 0V로 함과 함께, T3의 기간에서 선택 WL(WL3)을 0V, 비선택 WL(WL0∼2, 4∼7)을 1/2Vcc로 하고 모든 비트선 BL(BL0∼7)을 Vcc로 하다.
T3의 기간의 경과 후, 다시 스탠바이 상태로 되돌아간다. T3의 기간에서,제1∼제4 셀 영역의 메모리 셀에서의 분극 상태의 변화는, 판독-재기입 동작과 마찬가지로, 각각 도 51∼도 53에 도시된 바와 같다. 즉, 제1 셀 영역의 메모리 셀은 분극 상태가 열화하고(도 51 참조), 제2 셀 영역의 메모리 셀에는 원하는 데이터 「1」이 기입된다(도 52 참조). 또한, 제3 셀 영역의 메모리 셀이 「0」을 보유하고 있던 경우 분극 상태의 열화가 발생하고, 「1」을 보유하고 있던 경우 분극 상태의 개선이 발생한다(도 53 참조). 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않기 때문에, 분극 상태의 변화는 없다.
보상 동작 및 「1」기입 동작에서의 각 셀 영역의 메모리 셀의 분극 상태의 열화 및 개선 상황을 이하의 표 2에 도시한다.
T1의 기간 T2의 기간 T3의 기간
제1 셀 영역의 메모리 셀 「0」 기입 ×
제2 셀 영역의 메모리 셀 「0」 기입 「0」 기입 「1」 기입
제3 셀 영역의 메모리 셀 「0」 보유 - ×
「1」 보유 - ×
제4 셀 영역의 메모리 셀 「0」 보유 - - -
「1」 보유 - - -
-: 분극 상태의 변화 없음
: 분극 상태의 개선
×: 분극 상태의 열화
표 2에서 알 수 있듯이, T3의 종료 후에 분극 상태가 열화하고 있는 메모리 셀, 즉 제1 셀 영역의 메모리 셀, 제3 셀 영역에서 「0」을 보유하고 있던 메모리 셀, 및 제4 셀 영역에서 데이터 「1」을 보유하고 있던 메모리 셀은 모두 보상 동작 시에 분극 상태가 개선된 메모리 셀이다. 또한, 반대로 T3 종료 후에 분극 상태가 개선되어 있는 메모리 셀은, 모두 보상 동작 시에 분극 상태가 열화한 메모리 셀이다.
이와 같이, 제4 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리에서는, 기입 동작을 통하여, 선택 WL(WL3)에 접속되어 있는 메모리 셀 중 「0」을 보유하고 있던 메모리 셀(제1 셀 영역의 메모리 셀)과, 비선택 WL(WL0∼2, 4∼7)에 접속된 메모리 셀 중 판독 동작 시에 데이터 「1」이 판독된 메모리 셀이 접속된 비트선 BL3 및 BL5에 접속된 메모리 셀(제3 셀 영역의 메모리 셀)과, 서로 역방향의 전압(±1/2Vcc)이 1회씩 인가되기 때문에, 기입 시의 분극 열화를 억제할 수 있다. 또한, 기입 동작을 통하여, 비선택 WL(WL0∼2, 4∼7)에 접속된 메모리 셀 중 판독 동작 시에 데이터 「1」이 판독된 비트선 BL3 및 BL5 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀(제4 셀 영역의 메모리 셀)에는 전위차가 발생하지 않는다. 따라서, 기입 동작을 반복함으로써, 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않는다. 이에 의해, 모든 비선택 셀(제3 및 제4 셀 영역의 메모리 셀) 및 선택 셀 중 데이터 「0」을 보유하고 있던 제1 셀 영역의 메모리 셀의 디스터브 현상을 억제할 수 있다.
또한, 특별한 경우로서, 선택 WL(WL3)에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 데이터 「0」을 기입하는 경우, 일괄 「0」 기입 동작에 의해, 제1 및 제2 셀 영역의 메모리 셀에 대하여 데이터 「0」의 기입이 행해진다. 또한, 이 일괄 「0」 기입 동작으로, 분극 상태의 열화가 발생하는 비선택 셀(제3및 제4 셀 영역의 메모리 셀)은 존재하지 않는다. 따라서, 이 특별한 경우에는, 도 59에 도시한 전압 파형 대신에, 도 61에 도시한 전압 파형과 같이, 상기한 T2 및 T3의 동작은 행하지 않도록 해도 된다.
도 61에 도시한 바와 같이, 제4 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리에서, 선택 셀에의 기입 데이터가 모두 데이터 「0」인 경우에, 보상 동작(T2의 동작) 및 「1」 기입 동작(T3의 동작)을 행하지 않도록 하기 위해서는, 도 31에 도시한 제1 실시 형태의 제2 변형예에 따른 회로를 구성하는 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10)를, 도 42에 도시하는 1/2Vcc 생성 회로(10a)로 치환하면 된다. 이 때, 보상 동작(T2의 동작) 및 「1」 기입 동작(T3의 동작)을 행하지 않는 경우의 회로 동작은 제1 실시 형태의 제2 변형예에서 설명한 회로 동작과 완전히 동일하고, 얻어지는 효과도 완전히 동일하다.
또한, 이 제4 실시 형태에 따른 단순 매트릭스형 강유전체 메모리에서, 선택 셀의 판독 데이터가 모두 데이터 「0」인 경우 및 선택 셀에의 기입 데이터가 모두 「0」인 경우의 양쪽에 있어서, T2 및 T3의 동작을 행하지 않도록 하기 위해서는, 도 32에 도시한 제1 실시 형태의 제3 변형예에 따른 회로를 구성하는 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10)를, 도 42에 도시하는 1/2Vcc 생성 회로(10a)로 치환하면 된다.
또한, 판독-재기입 동작과 기입 동작을 어떠한 순서로 조합하여 행한다고 해도, 분극 상태가 계속 열화하는 메모리 셀은 존재하지 않는다. 또한 제1 실시 형태에서 기재한 판독-재기입 동작과 기입 동작, 및 제4 실시 형태에서 기재한 판독-재기입 동작과 기입 동작을 어떠한 순서로 조합하여 행한다고 해도, 분극이 계속 열화하는 메모리 셀은 존재하지 않는다.
이상의 설명은, 기입 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지는 경우를 상정한 것이지만, 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해진 경우에도, 완전히 마찬가지의 효과를 얻을 수 있다. 이 경우의 인가 전압 파형을 도 62에 도시한다. 도 62에서는, 선택 WL을 워드선 WL3으로 하고 있다. 그리고, 이 선택 WL(WL3)에 접속된 메모리 셀 중, 비트선 BL3과 비트선 BL5에 접속된 메모리 셀에 데이터 「0」을 기입함과 함께, 그 이외의 비트선(BL0∼2, BL4, BL6, BL7)에 접속된 메모리 셀에 데이터 「1」을 기입하고 있다.
기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지는 경우의 특별한 예로서, 선택 셀에 모두 데이터 「1」을 기입하는 경우, 일괄 「1」 기입 동작(T1의 기간)에 의해 분극 상태의 열화가 발생하는 비선택 셀(제3 및 제4 셀 영역의 메모리 셀)은 존재하지 않는다. 따라서, 이 특별한 경우에는, 도 62에 도시한 전압 파형 대신에, 도 34에 도시한 전압 파형과 같이, T2 및 T3의 동작은 행하지 않도록 해도 된다.
이와 같이, 기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지는 경우에, 선택 셀에 모두 데이터 「1」을 기입할 때에 보상 동작(T2의 동작) 및 「0」 기입 동작(T3의 동작)을 행하지 않도록 하기 위해서는 상기한 제1 실시 형태와 동일하게, 데이터 판별 회로(11)에 입력되는 기입 데이터를반전하기 위한 인버터 회로(15)를 추가할 필요가 있다(도 35 참조). 이 경우, 도 35의 회로 구성에 있어서, 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10)를 도 42에 도시하는 1/2Vcc 생성 회로(10a)로 치환하면 된다.
또한, 기입 동작이 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해지고, 또한 선택 셀에의 기입 데이터가 모두 데이터 「0」인 경우와, 기입 동작이 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행해지고, 또한 선택 셀로의 기입 데이터가 모두 데이터 「1」인 경우와, 판독 동작에서 선택 셀로부터의 판독 데이터가 모두 데이터 「0」인 경우와의 모든 경우에, T2 및 T3의 동작을 행하지 않는 단순 매트릭스형 강유전체 메모리는 도 36에 도시한, 제1 실시 형태의 제5 변형예에 따른 회로 구성에서, 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10)를 도 42에 도시하는 1/2Vcc 생성 회로(10a)로 치환하는 것으로 실현된다. 이 경우의 회로 동작은 제1 실시 형태의 제5 변형예에서 설명한 회로 동작과 동일하다.
(제5 실시 형태)
이 제5 실시 형태에서는, 상기 제4 실시 형태에 따른 크로스 포인트형의 강유전체 메모리의 전체 구성에서, 리드 증폭기를 BL이 거의 0V인 상태로 데이터를 판별할 수 있도록 한 예에 대하여 설명한다.
리드 증폭기의 회로 구성은 제2 실시 형태에 기재한 구성과 동일하다(도 37 참조).
도 63을 참조하여, 이 제5 실시 형태에서는 판독-재기입 동작은 T1∼T3의 기간에 행해지지만, 제1 실시 형태에서의 t1의 기간을 준비할 필요가 없다. 왜냐하면, 상기한 바와 같이 제5 실시 형태에 따른 리드 증폭기(8a)(도 37 참조)에서는, 전체 비트선을 부유 상태로 하지 않고 비트선의 데이터 판별이 가능하기 때문이다.
(판독 동작)
도 63에 도시한 바와 같이, 스탠바이 상태로부터, T1의 기간에서, 선택 WL인 WL3를 Vcc로 한다. 이 때, 메모리 셀 어레이에서의 전위차 분포는, 도 25에 도시한 제1 실시 형태의 기입 동작 시의 T1의 기간에서의 전위차와 마찬가지의 분포가 된다. 즉, T1의 기간에서, WL3에 접속된 모든 메모리 셀(제1 및 제2 셀 영역의 메모리 셀)에 Vcc의 전위차가 발생하고, 제3 및 제4 셀 영역의 메모리 셀에는 전위차가 발생하지 않는다. 이 상태에서, 리드 증폭기(8a)에 의해 전체 비트선 BL의 전압 변화를 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다.
이 후, WL3를 0V로 하여 판독 동작을 완료된다. 이 판독 동작에 의해 제4 실시 형태인 경우와 마찬가지로, 제1 셀 영역 및 제2 셀 영역의 메모리 셀에 데이터 「0」이 기입되기 때문에, 데이터 「1」이 보유되어 있는 제2 셀 영역의 메모리 셀의 데이터가 파괴된다. 제2 셀 영역의 메모리 셀에의 데이터 「1」의 재기입 동작은, T2와 T3의 기간에 행한다.
(재기입 동작)
T2과 T3의 기간에서의 워드선 WL 및 비트선 BL로의 인가 전압과, 각 메모리 셀에서의 분극 상황의 변화는 제4 실시 형태인 경우와 동일하다.
이상과 같이 본 발명의 제5 실시 형태에 따른 단순 매트릭스 방식의 강유전체 메모리는 t1의 기간을 준비할 필요가 없기 때문에, 비트선을 제어하기 위한 제어 회로(예를 들면 도 1에서의 컬럼 디코더(3))의 구성이 간단해진다. 또한, 메모리 셀 어레이에 도 6의 위쪽 도면에 도시하는 전위차가 발생하지 않기 때문에, 분극 상태가 열화하는 메모리 셀을 보다 삭감할 수 있다.
또, 제5 실시 형태의 기입 동작에 관해서는, 제4 실시 형태인 경우와 동일하다.
(제6 실시 형태)
이 제6 실시 형태는 단순 매트릭스형 강유전체 메모리에 관하여, 판독 시에 필요한 참조 전압을, 데이터 기억용과는 별도로 형성된 더미 셀로부터 데이터를 판독함으로써 생성하도록 구성한 메모리에 관한 것으로, 소정의 전압을 데이터 기입 전압의 1/2의 전압으로 한 것이다.
이 제6 실시 형태에 따른 단순 매트릭스형 강유전체 메모리의 전체 구성은, 도 39에 도시한 1/3Vcc·2/3Vcc 생성 회로로 이루어지는 전압 생성 회로(10) 대신에, 도 42에 도시한 제4 실시 형태와 마찬가지의 1/2Vcc 생성 회로로 이루어지는 전압 생성 회로(10a)를 이용한다.
(1) 기입 동작
메모리 셀 어레이에 있어서, 선택 WL을 WL3으로 하고, 이 선택 WL(WL3)에 접속된 메모리 셀 중 비트선 BL3과 BL5에 접속된 메모리 셀에 데이터 「1」, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 「0」을 기입하는 경우에 대해 설명한다. 이 때, 더미 셀에는 메모리 셀과 반대 극성의 데이터를 기입한다. 즉,선택 WL인 WL3d에 접속된 더미 셀 중, 비트선 BL3d와 BL5d에 접속되어 있는 더미 셀에 데이터 「0」을, 그 이외의 비트선(BL0d∼2d, 4d, 6d, 7d)에 접속된 더미 셀에 「1」을 기입한다.
도 64를 참조하여, 메모리 셀 어레이에 대한 인가 전압은 도 56에 도시하는 것과 동일하고, 기입 동작에 의해 메모리 셀의 분극 상태가 계속 열화하지는 않는다. 따라서, 기입 동작 시에, 적어도 선택 WL(WL3) 이외의 워드선(WL0∼2, 4∼7)에 접속된 모든 비선택의 메모리 셀에서의 디스터브 현상을 억제할 수 있다. 또한, 더미 셀 어레이에 대한 인가 전압은 도 62에 도시하는 것과 동일하고, 기입 동작에 의해 더미 셀의 분극 상태가 계속 열화하지는 않는다. 따라서, 기입 동작 시에, 적어도 선택 WL(WL3d) 이외의 워드선(WL0d∼2d, 4d∼7d)에 접속된 모든 비선택의 더미 셀에서의 디스터브 현상도 억제할 수 있다.
또한, 도 64에 도시한 예에서는 더미 셀에 대한 기입 동작을 일괄 「1」 기입 동작→보상 동작→「0」 기입 동작의 순으로 행하고 있지만, 일괄 「0」 기입 동작→보상 동작→「1」 기입 동작의 순으로 행해도 마찬가지의 효과가 얻어진다.
(2) 판독-재기입 동작
선택 WL이 WL3이고, 이에 접속된 메모리 셀 중 비트선 BL3과 BL5에 접속된 메모리 셀에 데이터 「1」이, 그 이외의 비트선(BL0∼2, 4, 6, 7)에 접속된 메모리 셀에 데이터 「0」이 기억되어 있는 경우에 대해 설명한다. 이 때, 상기한 바와 같이 메모리 셀과 대응하는 더미 셀에는 메모리 셀과 반대 극성의 데이터가 기억되어 있다. 즉, 워드선 WL3d와 비트선 BL3d 및 BL5d의 교점에 위치하는 메모리 셀에데이터 「0」이, 워드선 WL3d와 그 이외의 비트선(BL0d∼2d, 4d, 6d, 7d)과의 교점에 위치하는 메모리 셀에 데이터 「1」이 각각 기억되어 있다.
도 65를 참조하여, 우선 스탠바이 상태로부터, 모든 비트선 BL0∼BLn 및 BL0d∼BLnd를 부유 상태로 하고, 동일한 타이밍에서 선택 WL인 WL3 및 WL3d를 Vcc로 한다. 이 상태에서, 메모리 셀 어레이의 각 비트선(BL0∼BLn)의 전위와 더미 셀 어레이의 각 비트선(BL0d∼BLnd)의 전위를 전압 감지 증폭기인 리드 증폭기(8)에서 비교하여 증폭함으로써 데이터의 판별을 행한다. 예를 들면, BL3의 전위는, 데이터 「1」을 기억한 메모리 셀의 전하에 의해 Vr1이 되고, BL3d의 전위는 데이터 「0」을 기억한 더미 셀의 전하에 의해 Vr0(<Vr1)이 되기 때문에, BL3의 전위와 BL3d의 전위를 비교하면 BL3의 전위쪽이 크다. 이 경우, BL3와 BL3d의 교점에 위치하는 메모리 셀의 데이터는 「1」로 한다. 또한, 반대로 BL3의 전위가 BL3d의 전위보다도 작은 경우, BL3와 BL3의 교점에 위치하는 메모리 셀의 데이터는 「0」으로 한다.
그 후, 모든 비트선을 0V로 한다. 이 때, 메모리 셀 어레이에 있어서 BL3에 접속되어 있는 모든 메모리 셀 및 더미 셀 어레이에 있어서 BL3d에 접속되어 있는 모든 더미 셀에는 T1-t1의 기간동안, Vcc의 전압이 인가된다. 따라서, 이들 셀에는 데이터 「0」이 기입된다.
다음으로, WL3 및 WL3d를 0V로 하여 스탠바이 상태로 되돌아간다. T2와 T3의 기간에 행해지는 메모리 셀 어레이 및 더미 셀 어레이에 대한 재기입 동작은, 제4 실시 형태 등의 경우와 마찬가지로, 얻어지는 효과도 마찬가지이다.
또, 금회 개시된 실시 형태는 모든 점에서 예시이고 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시 형태가 아니고, 특허 청구 범위에 의해 나타나고, 또한 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
상기한 제1∼6 실시 형태에서는, 기억 수단으로서의 메모리 셀이 강유전체 박막을 갖는 용량 소자에 의해서 구성되어 있는 경우에 대해 설명했지만, 기억 수단으로서의 메모리 셀이 저항 소자로 구성되어 있는 경우에 대해서도 마찬가지의 효과가 얻어진다.
또한, 상기의 제1∼6 실시 형태의 설명에서는, 모두 강유전체 메모리에 대하여 설명했지만, 본 발명은 이것에 한하지 않고, 비트선과 워드선과의 사이에 기억 수단이 되는 용량 수단 또는 저항 수단이 접속되어 있는 메모리이면, 다른 메모리라도 된다.
이와 같이, 본 발명은 간섭 현상을 억제할 수 있는 메모리를 제공할 수 있다.

Claims (35)

  1. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하며,
    선택한 상기 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작을 통하여, 적어도 상기 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에, 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는 메모리.
  2. 제1항에 있어서,
    상기 선택 제1 기억 수단에 대하여 행해지는 상기 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작은,
    판독 동작과,
    상기 판독 동작에서 제2 데이터가 판독된 상기 선택 제1 기억 수단에 대하여 제1 데이터를 기입하는 동작과,
    그 후, 상기 판독 동작에서 상기 제2 데이터가 판독된 상기 선택 제1 기억수단에 대하여 상기 제2 데이터를 기입하는 동작을 포함하고,
    상기 제1 데이터를 기입하는 동작과 상기 제2 데이터를 기입하는 동작을 통하여, 상기 판독 동작에서 제1 데이터가 판독된 상기 선택 제1 기억 수단에, 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는 메모리.
  3. 제1항에 있어서,
    상기 판독 동작 및 상기 재기입 동작을 통하여, 적어도 실질적으로 모든 상기 비선택 제1 기억 수단에는 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가되는 메모리.
  4. 제3항에 있어서,
    상기 판독 동작 및 상기 재기입 동작을 통하여, 상기 비선택 제1 기억 수단 외에 상기 제1 데이터가 기억된 상기 선택 제1 기억 수단에도, 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가되는 메모리.
  5. 제1항에 있어서,
    상기 제1 방향의 전계를 공급하는 전압 펄스는 제1 기간에 인가되고,
    상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스는 제2 기간에 인가되고,
    상기 제1 기간과 상기 제2의 기간은 실질적으로 동일한 메모리.
  6. 제1항에 있어서,
    상기 판독 동작 및 상기 재기입 동작 시에 상기 선택 제1 기억 수단에는 소정의 전압이 인가되고, 상기 비선택 제1 기억 수단에는 상기 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되는 메모리.
  7. 제6항에 있어서,
    상기 비선택 제1 기억 수단에는 상기 소정의 전압의 실질적으로 1/3의 전압 및 1/2의 전압 중 어느 하나가 인가되는 메모리.
  8. 제1항에 있어서,
    상기 워드선과 상기 비트선을 실질적으로 동일 전위로 한 상태 후에 상기 판독 동작을 개시하는 메모리.
  9. 제1항에 있어서,
    상기 판독 동작에서 상기 비트선을 부유 상태로 한 후, 상기 비트선을 고정 전위로 하는 메모리.
  10. 제9항에 있어서,
    상기 판독 동작에서 상기 비트선을 부유 상태로 하는 기간은, 상기 기간에서의 상기 비선택 제1 기억 수단의 분극량의 변화량이 상기 재기입 동작에서의 상기 비선택 제1 기억 수단의 분극량의 변화량에 비하여 충분히 작아지도록 짧은 기간으로 설정되어 있는 메모리.
  11. 제1항에 있어서,
    상기 판독 동작에서 상기 비트선에 발생한 전압을 증폭한 후, 그 증폭한 전압과 참조 전압을 비교함으로써 상기 선택 제1 기억 수단으로부터 판독된 데이터가 제1 데이터 또는 제2 데이터 중 어느 것인지를 판별하는 판독 데이터 판별 회로를 더 포함하는 메모리.
  12. 제1항에 있어서,
    상기 제1 기억 수단과는 별도로 형성되고, 대응하는 상기 제1 기억 수단과는 반대 극성의 데이터가 기억되는 제2 기억 수단을 더 포함하고,
    상기 판독 동작에서 상기 비트선에 발생한 전압과 상기 제2 기억 수단으로부터 데이터를 판독함으로써 생성된 참조 전압을 비교함으로써, 상기 선택 제1 기억 수단으로부터 판독된 데이터가 제1 데이터 또는 제2 데이터 중 어느 것인지를 판별하는 메모리.
  13. 제1항에 있어서,
    상기 제1 기억 수단은 강유전체막을 포함하는 메모리.
  14. 제1항에 있어서,
    상기 제1 기억 수단은 저항 소자를 포함하는 메모리.
  15. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고,
    선택한 상기 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 판독 동작으로 판독한 데이터가 상기 판독 동작 후에 상기 선택 제1 기억 수단에 보유되어 있는 데이터와 동일할 때에는 재기입 동작을 행하지 않는 메모리.
  16. 제15항에 있어서,
    상기 워드선과 상기 비트선을 실질적으로 동일 전위로 한 상태 후에 상기 판독 동작을 개시하는 메모리.
  17. 제15항에 있어서,
    상기 판독 동작에서 상기 비트선을 부유 상태로 한 후, 상기 비트선을 고정 전위로 하는 메모리.
  18. 제17항에 있어서,
    상기 판독 동작에서 상기 비트선을 부유 상태로 하는 기간은, 상기 기간에서의 상기 비선택 제1 기억 수단의 분극량의 변화량이 상기 재기입 동작에서의 상기 비선택 제1 기억 수단의 분극량의 변화량에 비하여 충분히 작아지도록 짧은 기간으로 설정되어 있는 메모리.
  19. 제15항에 있어서,
    상기 선택 제1 기억 수단에 대하여 행해지는 판독 동작으로 판독된 실질적으로 모든 데이터가 상기 판독 동작 후에 상기 선택 제1 기억 수단에 보유되어 있는 데이터와 동일할 때에 소정의 신호를 출력하는 데이터 판별 회로를 더 포함하고,
    상기 데이터 판별 회로로부터 상기 소정의 신호가 출력된 경우에는 상기 재기입 동작은 행하지 않는 메모리.
  20. 제15항에 있어서,
    상기 제1 기억 수단은 강유전체막을 포함하는 메모리.
  21. 제15항에 있어서,
    상기 제1 기억 수단은 저항 소자를 포함하는 메모리.
  22. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고,
    선택한 상기 워드선에 접속된 선택 제1 기억 수단에 대하여 행해지는 적어도 하나의 동작으로 이루어지는 기입 동작을 통하여, 적어도 상기 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에, 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는 메모리.
  23. 제22항에 있어서,
    상기 선택 제1 기억 수단에 대하여 행해지는 적어도 하나의 동작으로 이루어지는 기입 동작은,
    상기 선택 제1 기억 수단의 모두에 제1 데이터를 기입하는 동작과,
    기입해야 할 데이터가 제2 데이터인 상기 선택 제1 기억 수단에 대하여 상기 제1 데이터를 기입하는 동작과,
    그 후, 기입해야 할 데이터가 상기 제2 데이터인 상기 선택 제1 기억 수단에대하여 상기 제2 데이터를 기입하는 동작을 포함하고,
    상기 제1 데이터를 기입하는 동작과 상기 제2 데이터를 기입하는 동작을 통하여, 상기 제1 데이터를 기입해야 할 상기 선택 제1 기억 수단에, 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 각각 실질적으로 동일한 횟수로 인가되거나, 또는 실질적으로 전압 펄스가 인가되지 않는 메모리.
  24. 제22항에 있어서,
    상기 기입 동작을 통하여, 적어도 실질적으로 모든 상기 비선택 제1 기억 수단에는, 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가되는 메모리.
  25. 제24항에 있어서,
    상기 기입 동작을 통하여, 상기 비선택 제1 기억 수단 외에, 상기 제1 데이터가 기억된 상기 선택 제1 기억 수단에도, 상기 제1 방향의 전계를 공급하는 전압 펄스와 상기 제1 방향과 반대 방향의 전계를 공급하는 전압 펄스가 1회씩 인가되는 메모리.
  26. 제22항에 있어서,
    상기 기입 동작 시에, 상기 선택 제1 기억 수단에는 소정의 전압이 인가되고, 상기 비선택 제1 기억 수단에는 상기 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되는 메모리.
  27. 제26항에 있어서,
    상기 비선택 제1 기억 수단에는 상기 소정의 전압의 실질적으로 1/3의 전압 및 1/2의 전압 중 어느 하나가 인가되는 메모리.
  28. 제22항에 있어서,
    상기 제1 기억 수단은 강유전체막을 포함하는 메모리.
  29. 제22항에 있어서,
    상기 제1 기억 수단은 저항 소자를 포함하는 메모리.
  30. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선과의 사이에 접속되고, 제1 데이터 또는 제2 데이터를 보유하는 제1 기억 수단을 포함하고,
    선택한 상기 워드선에 접속된 선택 제1 기억 수단에 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만 일 때에는 기입 동작은 1개의 동작으로 완료하고, 상기 기입해야 할 데이터가 실질적으로 제1 데이터 또는 제2 데이터만이아닐 때에는 기입 동작은 복수의 동작으로 완료하는 메모리.
  31. 제30항에 있어서,
    상기 기입 동작 시에, 상기 선택 제1 기억 수단에는 소정의 전압이 인가되고, 상기 선택 제1 기억 수단 이외의 제1 기억 수단인 비선택 제1 기억 수단에는 상기 소정의 전압의 m/n(m, n은 양의 정수)의 전압이 인가되는 메모리.
  32. 제31항에 있어서,
    상기 비선택 제1 기억 수단에는 상기 소정의 전압의 실질적으로 1/3의 전압 및 1/2의 전압 중 어느 하나가 인가되는 메모리.
  33. 제30항에 있어서,
    상기 기입 동작에서 상기 선택 제1 기억 수단에 기입해야 할 실질적으로 모든 데이터가 실질적으로 제1 데이터 또는 제2 데이터만일 때에 소정의 신호를 출력하는 데이터 판별 회로를 더 포함하는 메모리.
  34. 제30항에 있어서,
    상기 제1 기억 수단은 강유전체막을 포함하는 메모리.
  35. 제30항에 있어서,
    상기 제1 기억 수단은 저항 소자를 포함하는 메모리.
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