CN102640282A - 非易失性半导体存储装置及其删除方法 - Google Patents

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Abstract

非易失性半导体存储装置具有：用于对存储单元MC的漏极侧进行共通连接的第一位线LBL；用于对存储单元晶体管MT的控制栅进行共通连接的字线WL；用于对第二位线MBL的电位进行控制的列译码器12；用于对字线的电位进行控制的行译码器14；第一晶体管SST，设在第一位线和第二位线之间，源极与第一位线连接，漏极经由第二位线与列译码器连接；用于对第一晶体管的栅极的电位进行控制的第一控制部23。存储单元形成在第一阱26上，第一晶体管形成在与第一阱电性分离的第二阱74PS上，第一晶体管的栅绝缘膜的膜厚度，比设在行译码器内的与字线连接的第二晶体管的栅绝缘膜的膜厚度薄。

Description

非易失性半导体存储装置及其删除方法
技术领域
本发明涉及非易失性半导体存储装置及其删除方法。
背景技术
近年来，提出了具有存储单元的非易失性半导体存储装置，该存储单元具有选择晶体管(select transistor)和存储单元晶体管(memory cell transistor)。
在这样的非易失性半导体存储装置中，通过列译码器、行译码器来适当选择位线、字线、源线等，由此选择存储单元，针对所选择的存储单元进行信息的读取、写入、删除等。
背景技术如下所述。
现有技术文献
专利文献
专利文献1：JP特开2000-235797号公报
专利文献2：JP特开2005-268621号公报
专利文献3：JP特开2004-228396号公报
发明内容
发明要解决的问题
然而，在提出的非易失性半导体存储装置中，有时未必能够实现足够快的动作速度。
本发明的目的在于，提供一种动作速度快的非易失性半导体存储装置及其删除方法。
用于解决问题的手段
根据实施方式的一个观点，提供1.一种非易失性半导体存储装置，其特征在于，具有：存储单元阵列，由具有存储单元晶体管的多个存储单元排列为矩阵状而成；多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接；多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接；列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位；行译码器，与所述多个字线相连接，用于控制所述多个字线的电位；多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接；第一控制部，控制所述多个第一晶体管的栅极的电位。所述存储单元晶体管，形成在第一阱上；所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；还具有：第一电压施加部，对所述第一阱施加电压；第二电压施加部，对所述第二阱施加电压；所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接。
根据实施方式的其它观点，提供一种非易失性半导体存储装置的删除方法，该非易失性半导体存储装置具有：存储单元阵列，由具有存储单元晶体管的多个存储单元排列为矩阵状而成；多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接；多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接；列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位；行译码器，与所述多个字线相连接，用于控制所述多个字线的电位；多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接；第一控制部，控制所述多个第一晶体管的栅极的电位。所述存储单元晶体管，形成在第一阱上；所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接。所述的非易失性半导体存储装置的删除方法的特征在于，将所述第一阱设定为第一电位，将所述第一晶体管的栅电极设定为比所述第一电位低的第二电位或悬浮电位，将所述第二阱设定为比所述第一电位低的第三电位，同时删除已写入所述存储单元的信息。
发明的効果
通过公开的非易失性半导体存储装置及其删除方法，使第一阱和第二阱电性分离，在第二阱上形成第一晶体管。因此，在对已写入存储单元晶体管中的信息进行删除时，能够将与对第一阱施加的电压不同的电压施加在第二阱上。因此，在删除信息时，即使在对第一阱施加了比较大的电压的情况下，也能够使对第一晶体管施加的电压比较小。因此，在使用低电压晶体管作为第一晶体管的情况下，在删除时也能够防止第一晶体管区中产生破坏。由与能够使用低电压晶体管来作为第一晶体管，因此，在对已写入存储单元晶体管的信息进行读取时，能够得到充分大的读取电流。因此，能够对已写入存储单元晶体管的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。
附图说明
图1是表示第一实施方式的非易失性半导体存储装置的电路图。
图2是第一实施方式的非易失性半导体存储装置的剖面图。
图3是表示第一实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。
图4是图3的A-A’剖面图。
图5是图3的B-B’剖面图。
图6是表示第一实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性(击穿电压)以及晶体管的栅绝缘膜的膜厚的图。
图7是表示第一实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。
图8是表示第一实施方式的非易失性半导体存储装置的删除方法的时序图。
图9是表示第一实施方式的非易失性半导体存储装置的删除方法的剖面图。
图10是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其一)。
图11是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其二)。
图12是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其三)。
图13是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其四)。
图14是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其五)。
图15是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其六)。
图16是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其七)。
图17是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其八)。
图18是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其九)。
图19是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十)。
图20是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十一)。
图21是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十二)。
图22是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十三)。
图23是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十四)。
图24是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十五)。
图25是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十六)。
图26是表示第一实施方式的变形例的非易失性半导体存储装置的剖面图。
图27是表示第二实施方式的非易失性半导体存储装置的电路图。
图28是第二实施方式的非易失性半导体存储装置的剖面图。
图29是表示第二实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。
图30是图29的C-C’剖面图。
图31是图29的D-D’剖面图。
图32是图29的E-E’剖面图。
图33是第二实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
图34是表示第二实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。
图35是表示第二实施方式的非易失性半导体存储装置的删除方法的时序图。
图36是表示第二实施方式的非易失性半导体存储装置的删除方法的剖面图。
图37是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其一)。
图38是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其二)。
图39是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其三)。
图40是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其四)。
图41是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其五)。
图42是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其六)。
图43是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其七)。
图44是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其八)。
图45是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其九)。
图46是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十)。
图47是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十一)。
图48是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十二)。
图49是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十三)。
图50是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十四)。
图51是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十五)。
图52是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十六)。
图53是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十七)。
图54是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十八)。
图55是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十九)。
图56是表示第三实施方式的非易失性半导体存储装置的电路图。
图57是表示第三实施方式的非易失性半导体存储装置的剖面图。
图58是表示第三实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
图59表示是第三实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。
图60是表示第三实施方式的非易失性半导体存储装置的删除方法的剖面图。
图61是表示第四实施方式的非易失性半导体存储装置的电路图。
图62是表示第四实施方式的非易失性半导体存储装置的剖面图。
图63是表示第四实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
图64是表示第四实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。
图65表示是第四实施方式的非易失性半导体存储装置的删除方法的剖面图。
图66是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其一)。
图67是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其二)。
图68是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其三)。
图69是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其四)。
图70是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其五)。
图71是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其六)。
图72是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其七)。
图73是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其八)。
图74是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其九)。
图75是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十)。
图76是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十一)。
图77是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十二)。
图78是表示第四实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其十三)。
图79是表示参考例的非易失性半导体存储装置的电路图。
图80是表示参考例的非易失性半导体存储装置的剖面图。
具体实施方式
图79是表示参考例的非易失性半导体存储装置的电路图。图80是表示参考例的非易失性半导体存储装置的剖面图。
如图79所示，参考例的非易失性半导体存储装置具有多个存储单元MC，所述存储单元MC具有存储单元晶体管MT。由排列为矩阵状的多个存储单元MC，形成了存储单元阵列。存储单元阵列被分为多个区(sector)SCT。
存在于同一列的多个存储单元晶体管MT的漏极，被局部位线(local bitline)LBL共通地连接在一起。存在于同一行的多个存储单元晶体管MT的控制栅，被字线WL共通地连接在一起。多个存储单元晶体管MT的源极，分别与源线电连接。
在各区SCT内设有多个区选择晶体管SST。用于对存在于同一列的多个存储单元晶体管MT的漏极进行共通连接(common connection)的局部位线LBL，分别与区选择晶体管SST的源极相连接。存在于同一列的多个区选择晶体管SST的漏极，被主位线MBL共通地连接在一起。局部位线LBL经由区选择晶体管SST而连接至主位线MBL。区选择晶体管SST的栅极被区选择线SSL共通地连接在一起。
用于对区选择晶体管SST的漏极进行共通连接的多个主位线MBL，连接至列译码器212。在列译码器212上连接有读出放大器(sense amplifier)213，该读出放大器213用于检测在主位线MBL上流动的电流。用于对存储单元晶体管MT的控制栅进行共通连接的多个字线WL，连接至行译码器214。用于对区选择晶体管SST的栅极进行共通连接的多个区选择线SSL，连接至控制电路223。
如图80所示，在半导体衬底220上，形成有用于确定元件区域的元件分离区域222。在存储单元阵列区域202内形成有N型阱(N型的扩散层)224和P型阱226，该N型阱(N型的扩散层)224形成在半导体衬底220内，该P型阱226形成在该N型阱224内。如图79所示，P型阱226经由布线而与第一电压施加电路215相连接。
在P型阱226上，隔着沟道绝缘膜228a而形成有浮栅230a。在浮栅230a上，隔着绝缘膜232a而形成有控制栅234a。在具有浮栅230a和控制栅234a的层叠体两侧的半导体衬底220内，形成有源极/漏极扩散层236a、236c。这样一来，形成了具有浮栅230a、控制栅234a和源极/漏极扩散层236a、236c的存储单元晶体管MT。存储单元晶体管MT的源极扩散层236连接至源线SL。
在形成了区选择晶体管的区域207中的半导体衬底220内，形成有P型阱274P。在P型阱274P上，隔着栅绝缘膜276而形成有栅电极234d。在栅电极234d的两侧的半导体衬底220内，形成有源极/漏极扩散层304。这样一来，形成了具有栅电极234d和源极/漏极扩散层304的区选择晶体管SST。区选择晶体管SST的源极扩散层304，经由局部位线LBL而连接至存储单元晶体管MT的漏极扩散层236c。
在形成了列译码器的区域217中的半导体衬底220内，形成有P型阱274P。在P型阱274P上，隔着栅绝缘膜278而形成有栅电极234d。在栅电极278的两侧的半导体衬底220内，形成有源极/漏极扩散层304。这样一来，形成了具有栅电极234d和源极/漏极扩散层304的NMOS晶体管312。
NMOS晶体管312的源极扩散层304，经由主位线MBL而连接至区选择晶体管SST的漏极扩散层304。NMOS晶体管312的漏极扩散层304连接至列译码器的内部电路。
对已写入存储单元晶体管MT的信息进行删除时，将主位线MBL的电位置为悬浮(floating)。另外，将区选择线SSL的电位置为0V。
接着，通过电压施加电路215，将P型阱226的电位例如设为9V。
接着，将成为删除对象的第一区SCT1内的存储单元MC所连接的字线WL11、WL12的电位，例如设为-9V。另一方面，将不是删除对象的第二区SCT2内的存储单元MC所连接的字线WL21、WL22的电位，例如置为悬浮。
如果将字线WL11、WL12的电位例如设为-9V，则会从存储单元晶体管MT的浮栅30a放出电荷。由此，成为在存储单元晶体管MT的浮栅30a上无电荷蓄积的状态，从而删除存储单元晶体管MT的信息。
这样一来，在参考例的非易失性半导体存储装置中，在对已写入存储单元晶体管MT的信息进行删除时，对P型阱226例如施加9V左右的比较高的电压。对P型阱226施加的电压，经由局部位线LBL而被施加至区选择晶体管SST的源极扩散层304。因此，在对已写入存储单元晶体管MT的信息进行删除时，对区选择晶体管SST施加了比较大的电压。因此，作为区选择晶体管SST，需要使用耐压性(击穿电压)比较高的高耐压性晶体管。
然而，高耐压性晶体管比低电压晶体管的驱动电流小。因此，如参考例的非易失性半导体存储装置那样，在使用高耐压性晶体管来作为区选择晶体管SST的情况下，对已写入存储单元晶体管MT的信息进行读取时，无法获得充分大的读取电流。因此，在参考例的非易失性半导体存储装置中，难以对已写入存储单元晶体管MT的信息进行高速判断，因此，难以对已写入存储单元晶体管MT的信息进行高速读取。
[第一实施方式]
利用图1至图25，来说明第一实施方式的非易失性半导体存储装置及其读取方法、写入方法、删除方法以及该非易失性半导体存储装置的制造方法。
(非易失性半导体存储装置)
首先，利用图1以及图2来说明本实施方式的非易失性半导体存储装置。图1是表示本实施方式的非易失性半导体存储装置的电路图。图2是本实施方式的非易失性半导体存储装置的剖面图。
如图1所示，本实施方式的非易失性半导体存储装置具有多个存储单元MC，所述存储单元MC具有存储单元晶体管MT。多个存储单元MC排列为矩阵状。由排列为矩阵状的多个存储单元MC形成存储单元阵列。存储单元阵列被分割为多个区SCT。
此外，在图1中，示出了多个区SCT中的第一区SCT1和第二区SCT2。
存在于同一列的多个存储单元晶体管MT的漏极，通过局部位线(第一位线)LBL而被共通连接。
存在于同一行的多个存储单元晶体管MT的控制栅，通过字线WL而被共通连接。
此外，在图1中，示出了多个字线WL中的字线WL11、WL12、WL21、WL22。
字线WL11，对存在于第一区SCT1的第一行的多个存储单元晶体管MT的控制栅进行共通连接。字线WL12，对存在于第一区SCT1的第二行的多个存储单元晶体管MT的控制栅进行共通连接。字线WL21，对存在于第二区SCT2的第一行的多个存储单元晶体管MT的控制栅进行共通连接。字线WL22，对存在于第二区SCT2的第二行的多个存储单元晶体管MT的控制栅进行共通连接。
多个存储单元晶体管MT的源极，分别连接至源线SL。
在各区中，设有多个区选择晶体管(区选择晶体管)SST。作为区选择晶体管SST，使用额定电压或耐压性比较低的低电压晶体管(低耐压性晶体管)。
图6是表示各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
如图6所示，作为区选择晶体管SST，使用额定电压例如为5V的低电压晶体管(5VTr)。区选择晶体管SST的耐压性例如为8V左右。另外，区选择晶体管SST的栅绝缘膜78(参照图25)的膜厚例如为11nm左右。
与高耐压性晶体管(高电压晶体管)相比，低电压晶体管(低耐压性晶体管)的栅长度短，栅绝缘膜的膜厚(厚度)薄，驱动电流大。在本实施方式中，使用低电压晶体管来作为区选择晶体管SST，因此，能够获取大的读取电流。因此，由于能够获取大的读取电流，因而能够对已写入存储单元晶体管MT的信息进行高速判断，因此，能够实现高速读取。
用于对存在于同一列的多个存储单元晶体管MT的漏极进行共通连接的局部位线LBL，分别连接至区选择晶体管(区选择晶体管)SST的源极。
存在于同一列的多个区选择晶体管SST的漏极，被主位线(第二位线、全局位线(global bit line))MBL共通连接。
此外，在图1中，示出了多个主位线MBL中的主位线MBL1、MBL2。局部位线LBL经由区选择晶体管SST而连接至主位线MBL。
区选择晶体管SST的栅被区选择线(区选择线)SSL共通连接。
此外，在图1中，示出了多个区选择线SSL中的区选择线SSL11、SSL12、SSL21、SSL22。
用于对区选择晶体管SST的漏极进行共通连接的多个主位线MBL，连接至列译码器12。列译码器12分别控制多个主位线MBL的电位。列译码器12是由在比较低的电压下动作的低电压电路构成的。低电压电路的耐压性比较低，另一方面，能够进行高速动作。
对于列译码器12的低电压电路，使用低电压晶体管(低耐压性晶体管)112N、112P(参照图25)。如图6所示，对于列译码器12，使用额定电压例如为5V的低电压晶体管(5VTr)。行译码器12所用的低电压晶体管112N、112P的耐压性例如为8V左右。另外，列译码器12所用的低电压晶体管112N、112P的栅绝缘膜78(参照图25)的膜厚例如为11nm左右。将低电压晶体管112N、112P用于列译码器12的原因在于，能够高速读取已写入存储单元晶体管MT的信息。
在列译码器12上连接有读出放大器13，该读出放大器13用于检测在主位线MBL上流动的电流。
对于读出放大器13，使用低电压晶体管112N、112P(参照图25)。如图6所示，对于读出放大器13使用额定电压为5V的低电压晶体管(5VTr)。读出放大器13所用的低电压晶体管的耐压性例如为8V左右。另外，读出放大器13所用的低电压晶体管112N、112P的栅绝缘膜78(参照图25)的膜厚例如为11nm左右。将低电压晶体管112N、112P用于读出放大器13的原因在于，能够对已写入存储单元晶体管MT的信息进行高速判断，进而能够实现高速读取。
用于对存储单元晶体管MT的控制栅34a进行共通连接的多个字线WL，连接至行译码器14。行译码器14分别控制多个字线WL的电位。行译码器14由高电压电路(高耐压性电路)构成。高电压电路的动作速度比较慢，但另一方面，耐压性比较高。对于行译码器14的高电压电路，使用高电压晶体管(高耐压性晶体管)110N、110P(参照图2、图25)。如图6所示，对于行译码器14，使用额定电压例如为10V的高耐压性晶体管(10VTr)。行译码器14所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，行译码器14所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
此外，将高耐压性晶体管110N、110P用于行译码器14的原因在于，对存储单元晶体管MT写入信息时，或删除已写入存储单元晶体管MT的信息时，对字线WL施加高电压。
用于对区选择晶体管SST的栅进行共通连接的多个区选择线SSL，连接至控制电路(控制部)23。控制电路23分别控制多个区选择线SSL的电位。控制电路23由在比较低的电压下动作的低电压电路构成。
对于控制电路23，使用低电压电路。对于控制电路23的低电压电路，使用低电压晶体管(低耐压性晶体管)112N、112P(参照图25)。如图6所示，对于控制电路23，使用额定电压例如为5V的低电压晶体管(5VTr)。控制电路23所用的低电压晶体管112N、112P的耐压性例如为8V左右。另外，控制电路23所用的低电压晶体管112N、112P的栅绝缘膜78的膜厚例如为11nm左右。将低电压晶体管112N、112P用于控制电路23的原因在于，能够高速选择区SCT。
如图2(a)所示，在各区SCT中的存储单元阵列区域2内，形成有N型阱(N型的扩散层)24和P型阱26，该N型阱(N型的扩散层)24形成在半导体衬底20内，该P型阱26形成在N型阱24内。这样的结构称为三重阱。存储单元晶体管MT形成在这样的三重阱上。
如图1所示，P型阱26，经由布线而连接至第一电压施加电路(第一电压施加部)15。第一电压施加电路15控制P型阱26的电位VB1。第一电压施加电路15由高电压电路构成。对于第一电压施加电路15的高电压电路，使用高耐压性晶体管110N、110P(参照图2、图25)。如图6所示，对于第一电压施加电路15，使用额定电压例如为10V的高耐压性晶体管(10VTr)。第一电压施加电路15所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一电压施加电路15所用的高耐压性晶体管110N、110P的栅绝缘膜76(参照图25)的膜厚例如为16nm左右。
此外，将高耐压性晶体管110N、110P用于第一电压施加电路15的原因在于，在删除已写入存储单元晶体管MT的信息时，需要对P型阱26施加高电压。
如图2(a)所示，在形成有区选择晶体管的区域7中的半导体衬底20内，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱74PS。区选择晶体管SST形成在这样的三重阱上。
如图1所示，P型阱74PS经由布线而连接至第二电压施加电路(第二电压施加部)17。第二电压施加电路17控制P型阱74PS的电位VB2。第二电压施加电路17由低电压电路构成。对于第二电压施加电路17的低电压电路，使用低电压晶体管112N、112P(参照图25)。如图6所示，对于第二电压施加电路17，使用额定电压例如为5V的低电压晶体管(5VTr)。第二电压施加电路17所用的低电压晶体管112N、112P的耐压性例如为8V左右。另外，第二电压施加电路17所用的低电压晶体管112N、112P的栅绝缘膜78(参照图25)的膜厚例如为11nm左右。
接着，利用图2至图5来说明本实施方式的非易失性半导体存储装置的结构。图3是表示本实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。图4是图3的A-A’剖面图。图5是图3的B-B’剖面图。
在半导体衬底20上，形成由用于划分元件区域21的元件分离区域22。作为半导体衬底20，例如使用P型的硅衬底。元件分离区域22例如通过STI(Shallow Trench Isolation：浅沟道隔离)法来形成。
如图2(a)所示，在存储单元阵列区域2中的半导体衬底20内，形成有N型阱(N型的扩散层)24。该N型阱24形成在每个区SCT(参照图1)内。在N型的阱24内形成有P型阱26。通过N型阱24，使P型阱26与半导体衬底20电性分离。
在P型阱26上，隔着沟道绝缘膜28a而形成有浮栅30a。如图5所示，浮栅30a与每个各元件区域21都电性分离。
在浮栅30a上，隔着绝缘膜32a而形成有控制栅34a。存在于同一行的存储单元晶体管MT的控制栅34a被共通连接。换言之，在浮栅30上，隔着绝缘膜32a而形成有用于对控制栅34a进行共通连接的字线WL。
在浮栅30a的两侧的半导体衬底20内，形成有N型杂质扩散层36a、36c。相邻的存储单元晶体管MT的源极由同一的杂质扩散层36a构成。
如图4所示，在具有浮栅30a和控制栅34a的层叠体的侧壁部分，形成有侧壁绝缘膜37。
在源极区域36a上、漏极区域36c上、控制栅34a上，例如分别形成有由钴硅化物构成的硅化物层38a～38c。源极扩散层36a上的硅化物层38a发挥源电极的功能。漏极扩散层36c上的硅化物层38c发挥漏电极的功能。
这样一来，在P型阱26上，形成了具有浮栅30a、控制栅34a、源极/漏极扩散层36a、36c的存储单元晶体管MT。
在区选择晶体管形成区域7中的半导体衬底20内，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱74PS。通过N型阱25，使P型阱74PS与半导体衬底20电性分离。
在P型阱74PS上，隔着栅绝缘膜78而形成有栅电极34d。在栅电极34d的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层104。
这样一来，在P型阱74PS上，形成了具有栅电极34d和源极/漏极扩散层104的区选择晶体管SST。
通过N型阱24、25，使P型阱74PS和P型阱26相互电性分离。
如图2(a)所示，区选择晶体管SST的源极扩散层104和存储单元晶体管MT的漏极扩散层36c通过局部位线LBL而电连接。
另外，在形成有列译码器的区域27内，形成有P型阱74P。在P型阱74P上，隔着栅绝缘膜78而形成有栅电极34d。在栅电极34a的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层104。
这样一来，在形成有列译码器的区域27内，形成有具有栅电极34d和源极/漏极扩散层104的低电压N沟道晶体管112N。
如图2(a)所示，列译码器12的低电压N沟道晶体管112N的源极扩散层104和区选择晶体管SST的漏极扩散层104，通过主位线MBL而电连接。低电压N沟道晶体管112N的漏极扩散层104连接至列译码器12的内部电路(低电压电路)。
另外，如图2(b)所示，在半导体衬底20内，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱72P。通过N型阱25，使P型阱72P与半导体衬底20电性分离。
在P型阱72P上，隔着栅绝缘膜76而形成有栅电极34c。在栅电极34c的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层96。
这样一来，在P型阱72P上，形成了具有栅电极34c和源极/漏极扩散层96的高耐压性N沟道晶体管110N。
另外，在半导体衬底20内，形成有N型阱72N。在N型阱72N上，隔着栅绝缘膜76而形成有栅电极34c。在栅电极34c的两侧的半导体衬底20内，形成有作为P型杂质扩散层的源极/漏极扩散层100。
这样一来，形成了具有栅电极34c和源极/漏极扩散层100的高耐压性P沟道晶体管110P。
在形成有存储单元晶体管MT、区选择晶体管SST、低电压晶体管112N、112P、高耐压性晶体管110N、110P等的半导体衬底20上，形成有层间绝缘膜40(参照图4、图5、图24、图25)。层间绝缘膜40例如由氮化硅膜114和在氮化硅膜114上形成的氧化硅膜116构成(参照图24、图25)。
在层间绝缘膜40中，形成有分别到达源电极38a、漏电极38b的接触孔42。
在接触孔42内，例如埋入由钨构成的导体插塞44。
在埋入有导体插塞44的层间绝缘膜40上，形成有布线(第一金属布线层)46。
在形成有布线46的层间绝缘膜40上，形成有层间绝缘膜48。
在层间绝缘膜48中，形成有到达布线46的接触孔50。
在接触孔50内，埋入例如由钨构成的导体插塞52。
在埋入有导体插塞52的层间绝缘膜48上，形成有布线(第二金属布线层)54。
在形成有布线54的层间绝缘膜48上，形成有层间绝缘膜56。
在层间绝缘膜56中，形成有到达布线54的接触孔58。
在接触孔58内，埋入例如由钨构成的导体插塞60。
在埋入有导体插塞60的层间绝缘膜56上，形成有布线(第三金属布线层)62。
(非易失性半导体存储装置的动作)
接着，利用图7以及图8来说明本实施方式的非易失性半导体存储装置的动作方法。图7是表示本实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。在图7中，F表示悬浮(floating)。
(读取方法)
首先，利用图7来说明本实施方式的非易失性半导体存储装置的读取方法。
此外，在此，以下述情况为例进行说明，该情况是指，对已经写入图1中的虚线A所包围的存储单元MC和虚线B所包围的存储单元MC和中的信息进行读取的情况。
在对已写入存储单元晶体管MT的信息进行读取时，如下设定各部的电位。
即，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的区选择线SSL11的电位，例如设为1.8V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的主位线(位线)MBL1、MBL2的电位，例如设为0.5V。
另外，将应该选择的存储单元MC所连接的字线WL11的电位，例如设为4.5V。另一方面，将除了所选择的字线WL11以外的字线WL12、WL21、WL22的电位设为0V。
P型阱26的电位VB1都设为0V。另外，P型阱74PS的电位VB2都设为0V。源线SL的电位都设为0V。
在本实施方式中，使用低电压晶体管作为区选择晶体管SST，因此，对已写入存储单元晶体管MT的信息进行读取时，能够得到充分大的读取电流。由于能够得到充分大的读取电流，因此通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速判断。因此，通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速读取。
在存储单元晶体管MT内已写入信息的情况下，即，在存储单元晶体管MT的信息为0”的情况下，存储单元晶体管MT的浮栅30a蓄积有电荷。此时，在存储单元晶体管MT的源极扩散层36a和漏极扩散层36c之间没有电流流过，在所选择的主位线MBL上没有电流流动。此时，判断为存储单元晶体管MT的信息为“0”。
另一方面，在写入存储单元晶体管MT的信息已被删除的情况下，即，在存储单元的信息为“1”的情况下，存储单元晶体管MT的浮栅30a没有蓄积电荷。此时，存储单元晶体管MT的源极扩散层36a和漏极扩散层36c之间有电流流过，在所选择的主位线MBL上有电流流动。通过读出放大器13来检测在所选择的主位线MBL上流动的电流。此时，判断为存储单元晶体管MT的信息为“1”。
(写入方法)
接着，利用图7来说明本实施方式的非易失性半导体存储装置的写入方法。
此外，在此，以向图1中的虚线A所包围的存储单元MC写入信息的情况为例进行说明。
在向存储单元晶体管MT写入信息时，如下设定各部的电位。
即，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的区选择线SSL11的电位，例如设为5V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位都设为0V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1的电位，例如设为4V。另一方面，将除了所选择的主位线MBL1以外的主位线MBL2的电位设为0V。
另外，将应该选择的存储单元MC所连接的字线WL11的电位，例如设为9V。另一方面，将除了所选择的字线WL11以外的字线WL12、WL21、WL22的电位设为0V。
P型阱26的电位VB1都设为0V。另外，P型阱74PS的电位VB2都设为0V。源线SL的电位都设为0V。
如果如上述那样设定各部的电位，则在存储单元晶体管MT的源极扩散层36a和漏极扩散层36c之间有电子流动，电子被导入存储单元晶体管MT的浮栅30a内。由此，在存储单元晶体管MT的浮栅30a上蓄积电荷，从而向存储单元晶体管MT写入信息。
(删除方法)
接着，利用图7至图9来说明本实施方式的非易失性半导体存储装置的删除方法。图8是表示本实施方式的非易失性半导体存储装置的删除方法的时序图。此外，图8中的虚线表示0V的电位。图9是表示本实施方式的非易失性半导体存储装置的删除方法的剖面图。
例如针对每个区SCT，来进行对于已写入存储单元阵列的信息的删除处理。在此，以一并删除在第一区SCT1内的多个存储单元MC中写入的信息的情况为例，进行说明。
在本实施方式中，如下述那样，删除已写入存储单元晶体管MT的信息。
此外，在对已写入存储单元晶体管MT的信息进行删除时，主位线MBL的电位一直设为悬浮。另外，在对已写入存储单元晶体管MT的信息进行删除时，源线SL的电位一直设为悬浮。另外，半导体衬底20的电位设为0V(接地)。
对已写入存储单元晶体管MT的信息进行删除时，首先，通过第二电压施加电路17，将P型阱74PS的电位VB2设定为第三电位VERS3。在此，第三电位VERS3例如设为5V。
另外，将区选择线SSL的电位设定为第二电位VERS2。在此，第二电位VERS2例如设为5V。
接着，通过第一电压施加电路15，将P型阱26的电位VB1设定为第一电位VERS1。在此，第一电位VERS1例如设为9V。
接着，将成为删除对象的第一区SCT1内的存储单元MC所连接的字线WL11、WL12的电位，例如设为-9V。另一方面，将不是删除对象的第二区SCT2内的存储单元MC所连接的字线WL21、WL22的电位，例如设为悬浮。
如果将字线WL11、WL12的电位例如设定为-9V，则从存储单元晶体管MT的浮栅30a放出电荷。由此，存储单元晶体管MT的浮栅30a变为没有蓄积电荷的状态，从而删除了存储单元晶体管MT的信息。
如上述，在对已写入存储单元晶体管MT的信息进行删除时，P型阱26的电位(第一电位)VERS1例如被设定为9V。在P型阱26的电位VERS1被设定为9V的情况下，区选择晶体管SST的源极扩散层104的电位VERS1’例如变为8.5～8.7V左右。源极扩散层104的电位VERS1’比施加在P型阱26上的偏置电压VERS1低，这是因为，由P型阱26和漏极扩散层36c构成的二极管使电压下降。
在P型阱74PS的电位(第三电位)VERS3例如为5V的情况下，区选择晶体管SST的源极扩散层104和P型阱74PS之间的电位差(VERS1’-VERS3)例如变为3.5～3.7V。如上述，区选择晶体管SST的耐压性例如为8V左右，因此，在区选择晶体管SST的源极扩散层104和P型阱74PS之间不会发生破坏(击穿)。
另外，在区选择线SSL的电位(第二电位)VERS2例如为5V的情况下，区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差(VERS1-VERS2)例如变为3.5～3.7V左右。如上述，区选择晶体管SST的耐压性例如为8V左右，因此，在区选择晶体管SST的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
在P型阱74PS的电位(第三电位)VERS3例如被设定为5V的情况下，列译码器12所用的低电压晶体管112N的源极扩散层104的电位VERS3’例如变为4.5～4.7V左右。列译码器12的低电压晶体管112N的源极扩散层104的电位VERS3’比施加在P型阱74PS上的偏置电压VERS3低，这是因为，由P型阱74PS和漏极扩散层104构成的二极管使电压下降。
如上述，列译码器12所用的低电压晶体管的耐压性例如为8V左右，因此，列译码器12的低电压晶体管112N不会发生破坏(击穿)。
此外，各部的电位并不限于上述的电位。
以使P型阱26的电位(第一电位)VERS1和P型阱74PS的电位(第三电位)VERS3的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
更严谨地，以使区选择晶体管SST的源极扩散层104的电位VERS1’和P型阱74PS的电位VERS3的差，比区选择晶体管SST的耐压性小的方式，来设定各偏置电压VERS1、VERS3。
另外，以使区选择晶体管SST的栅电极34d的电位(第二电位)VERS2和P型阱26的电位(第一电位)VERS1的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
更严谨地，以使区选择晶体管SST的栅电极34d的电位VERS2和源极扩散层104的电位VERS1’的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS2。
另外，以使P型阱74PS的电位(第三电位)VERS3，比列译码器12的低电压晶体管112N的耐压性小的方式，来设定P型阱74PS的电位VERS3。
更严谨地，以使列译码器12的低电压晶体管112N的源极扩散层104的电位VERS3’和P型阱74P的电位的差，比列译码器12的低电压晶体管112N的耐压性小的方式，来设定第三电位VERS3。
在第一电位VERS1、第二电位VERS2以及第三电位VERS3都为正的情况下，将第二电位VERS2设定得比第一电位VERS1低，将第三电位VERS3也设定得比第一电位VERS1低。
这样一来，在本实施方式中，通过N型阱24、25使P型阱74PS和P型阱26电性分离，在该P型阱74PS上形成区选择晶体管SST。因此，在本实施方式中，在删除已写入存储单元晶体管MT的信息时，能够将与施加在P型阱26上的电压不同的偏置电压，施加在P型阱74PS上。因此，即使在删除信息时对P型阱26施加了比较大的电压的情况下，也能够使区选择晶体管SST的源极扩散层104和P型阱74PS之间的电位差比较小。另外，通过对区选择晶体管SST的栅电极34d施加偏置电压，能够使区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差比较小。因此，通过本实施方式，即使在使用耐压性比较低的低电压晶体管作为区选择晶体管SST的情况下，也能够防止删除时在区选择晶体管SST中产生破坏(击穿)。在本实施方式中，由于能够使用低电压晶体管来作为区选择晶体管SST，因此，在对已写入存储单元晶体管MT的信息进行读取时，能够得到充分大的读取电流。因此，通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。
此外，在此，在删除已写入存储单元晶体管MT的信息时，以区选择线SSL的电位VERS2例如被设为5V的情况为例进行了说明，但也可以使区选择线SSL电性悬浮。区选择晶体管SST的栅电极34d，使区选择晶体管SST的源极扩散层104和P型阱74PS电容耦合(capacitive coupling)。因此，在使区选择线SSL处于悬浮状态的情况下，与P型阱74PS的电位VERS3和区选择晶体管SST的源极扩散层104的电位VERS1’对应地，区选择晶体管SST的栅电极34d的电位会上升。因此，在删除已写入存储单元晶体管MT的信息时，在使区选择线SSL的电位悬浮的情况下，也能够将区选择晶体管SST的栅电极34d和P型阱74PS之间的电位差保持为比较小。另外，还能够将区选择晶体管SST的栅电极34d和区选择晶体管SST的源极/漏极扩散层102之间的电位差保持为比较小。因此，在删除已写入存储单元晶体管MT的信息时，在使区选择线SSL的电位悬浮的情况下，也能够防止删除时在区选择晶体管SST中产生破坏。
(非易失性半导体存储装置的制造方法)
接着，利用图10至图25来说明本实施方式的非易失性半导体存储装置的制造方法。图10至图25是表示本实施方式的非易失性半导体存储装置的制造方法的工序剖面图。
图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)、图20(a)、图21(a)、图22以及图24，表示存储单元阵列区域(核心区域)2。图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)、图20(a)、图21(a)、图22以及图24的纸面左侧的图，对应于图3的B-B’剖面。图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17(a)、图18(a)、图19(a)、图20(a)、图21(a)、图22以及图24的纸面右侧的图，对应于图3的A-A’剖面。
图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图21(b)、图23以及图25，表示周边电路区域4。
图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图21(b)、图23以及图25的纸面左侧，表示用于形成高耐压性晶体管的区域6。
用于形成高耐压性晶体管的区域6中的纸面左侧，表示用于形成高耐压性N沟道晶体管的区域6N。用于形成高耐压性N沟道晶体管的区域6N的纸面右侧，表示用于形成高耐压性P沟道晶体管的区域6P。
用于形成高耐压性P沟道晶体管的区域6P的纸面右侧，表示用于形成区选择晶体管的区域7。
图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图17(b)、图18(b)、图19(b)、图20(b)、图21(b)、图23以及图25的纸面右侧，表示用于形成低电压晶体管的区域8。
用于形成低电压晶体管的区域8中的纸面左侧，表示用于形成低电压N沟道晶体管的区域8N；用于形成低电压晶体管的区域8中的纸面右侧，表示用于形成低电压P沟道晶体管的区域8P。
首先，如图10所示，准备半导体衬底20。作为该半导体衬底20，例如准备P型的硅衬底。
接着，在整个面上，例如通过热氧化法，形成例如膜厚为15nm的热氧化膜64。
接着，在整个面上，例如通过CVD(化学气相沉积)法，形成例如膜厚为150nm的氮化硅膜66。
接着，在整个面上，例如通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上形成开口部(未图示)。该开口部用于对氮化硅膜66刻画图案。
接着，将光致抗蚀剂膜作为掩模，对氮化硅膜66刻画图案。由此，形成由氮化硅膜构成的硬掩模66。
接着，通过干蚀刻，以硬掩模66作为掩模，对半导体衬底20刻画图案。由此，在半导体衬底20上形成沟68。就在半导体衬底20上形成的沟68的深度而言，例如与半导体衬底20的表面相距400nm。
接着，通过热氧化法，对半导体衬底20的露出的部分进行氧化。由此，在半导体衬底20的露出的部分形成氧化硅膜(未图示)。
接着，在整个面上，通过高密度等离子CVD法，例如形成膜厚为700nm的氧化硅膜22。
接着，通过CMP(Chemical Mechanical Polishing：化学机械研磨)法，对氧化硅膜22进行研磨，直到氮化硅膜66的表面露出为止。这样一来，形成了由氧化硅膜构成的元件分离区域22(参照图11)。
接着，进行用于使元件分离区域22固化的热处理。热处理条件例如为在氮环境中以900℃进行30分钟。
接着，通过湿蚀刻，除去氮化硅膜66。
接着，如图12所示，通过热氧化法，在半导体衬底20的表面生长牺牲氧化膜69。
接着，如图13所示，对存储单元阵列区域2深度(注入得深)注入N型的掺杂杂质，由此形成N型的填埋扩散层24。另外，对用于形成高耐压性N沟道晶体管的区域6N，也深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对于用于形成区选择晶体管的区域7，也深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对存储单元阵列区域2注入P型的掺杂杂质，所注入的杂质比填埋扩散层24浅，由此形成P型的阱26。另外，对用于形成高耐压性N沟道晶体管的区域6N，注入比填埋扩散层25浅的P型的掺杂杂质，由此形成P型的阱72P。
接着，在用于形成高耐压性N沟道晶体管的区域6N，形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。P型的阱72P处于被填埋扩散层25和扩散层70包围的状态。
另外，在用于形成区选择晶体管的区域7，也形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。
另外，虽未图示，但存储单元阵列区域2的P型的阱26也处于被填埋扩散层24和框状的扩散层70包围的状态。
接着，向用于形成高耐压性P沟道晶体管的区域6P，通过导入N型的掺杂杂质，由此形成N型的阱72N。
接着，对存储单元阵列区域2进行沟道掺杂(未图示)。
接着，对用于形成高耐压性N沟道晶体管的区域6N和用于形成高耐压性P沟道晶体管的区域6P进行沟道掺杂(未图示)。
接着，蚀刻除去半导体衬底20表面存在的牺牲氧化膜69。
接着，在整个面上，通过热氧化法，形成膜厚为10nm的沟道绝缘膜28(参照图14)。
接着，在整个面上，例如通过CVD法，形成膜厚90nm的聚硅膜30。形成了掺杂了杂质的聚硅膜，来作为该聚硅膜30。
接着，对存储单元区域2的聚硅膜30刻画图案，并且，蚀刻除去存在于周边电路区域4内的聚硅膜30。
接着，在整个面上，形成通过顺序层叠氧化硅膜、氮化硅膜、氧化硅膜而成的绝缘膜(ONO膜)32。该绝缘膜32用于使浮栅30a和控制栅34a绝缘。
接着，向用于形成低电压N沟道晶体管的区域8N，导入P型的掺杂杂质，从而形成P型的阱74P。另外，向用于形成区选择晶体管的区域7，导入P型的掺杂杂质，从而形成P型的阱74PS。
接着，向用于形成低电压P沟道晶体管的区域8P，导入N型的掺杂杂质，从而形成N型的阱74N。
接着，针对用于形成低电压N沟道晶体管的区域8N、用于形成低电压P沟道晶体管的区域8P、用于形成区选择晶体管的区域7，进行沟道掺杂(未图示)。
接着，蚀刻除去存在于周边电路区域4内的绝缘膜(ONO膜)32。
接着，在整个面上，通过热氧化法，形成例如膜厚为9nm的栅绝缘膜76(参照图15)。
接着，通过湿蚀刻，除去存在于用于形成区选择晶体管的区域7以及用于形成低电压晶体管的区域8内的栅绝缘膜76。
接着，在整个面上，通过热氧化法，形成例如膜厚为11nm的栅绝缘膜78。由此，在用于形成区选择晶体管的区域7以及用于形成低电压晶体管的区域8中，形成例如膜厚为11nm的栅绝缘膜78。另一方面，在用于形成高耐压性晶体管的区域6中，栅绝缘膜76的膜厚例如为16nm左右(参照图16)。
接着，在整个面上，例如通过CVD法，形成例如膜厚为180nm的聚硅膜34。
接着，在整个面上，形成反射防止膜80(参照图17)。
接着，如图18所示，使用光刻技术，对反射防止膜80、聚硅膜34、绝缘膜32以及聚硅膜30进行干蚀刻。由此，在存储单元阵列区域2内形成层叠体，该层叠体具有由聚硅构成的浮栅30a和由聚硅构成的控制栅34a。
接着，通过热氧化法，在浮栅30a的侧壁部分以及控制栅34a的侧壁部分，形成氧化硅膜(未图示)。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在浮栅30a的两侧的半导体衬底20内，形成杂质扩散层36a、36c。然后，剥离光致抗蚀剂膜。
这样一来，形成了具有浮栅30a、控制栅34a、源极/漏极扩散层36a、36c的存储单元晶体管MT。
接着，通过热氧化法，在浮栅30a的侧壁部分以及控制栅34a的侧壁部分，形成氧化硅膜82。
接着，例如通过CVD法，形成膜厚为50nm的氮化硅膜84。
接着，通过干蚀刻，对氮化硅膜84进行各向异性蚀刻，从而形成由氮化硅膜构成的侧壁绝缘膜84。此时，反射防止膜80被蚀刻除去。
接着，使用光刻技术，对用于形成高耐压性晶体管的区域6和用于形成低电压晶体管的区域8的聚硅膜34刻画图案。由此，形成了由聚硅膜34构成的高耐压性晶体管110N、110P的栅电极34c。另外，形成了由聚硅34构成的低电压晶体管112N、112P的栅电极34d。另外，形成了由聚硅34构成的区选择晶体管SST的栅电极34d。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管110N的栅电极34c的两侧的半导体衬底20内，形成了N型的低浓度扩散层86。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成了P型的低浓度扩散层88。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成区选择晶体管的区域7露出的开口部(未图示)，以及用于使得用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在区选择晶体管SST的栅电极34d的两侧的半导体衬底20内，形成了N型的低浓度扩散层90。在低电压N沟道晶体管112N的栅电极34d的两侧的半导体衬底20内，形成了N型的低浓度扩散层90。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在低电压P沟道晶体管112P的栅电极34d的两侧的半导体衬底20内，形成了P型的低浓度扩散层92。然后，剥离光致抗蚀剂膜(参照图19)。
接着，例如通过CVD法，形成膜厚为100nm的氧化硅膜93。
接着，通过干蚀刻，对氧化硅膜93进行各向异性蚀刻。由此，在具有浮栅30a和控制栅34a的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93。另外，在栅电极34c、34d的侧壁部分形成由氧化硅膜构成的侧壁绝缘膜93。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管110N的栅电极34c的两侧的半导体衬底20内，形成N型的高浓度扩散层94。由N型的低浓度扩散层86和N型的高浓度扩散层94，来构成LDD结构的N型的源极/漏极扩散层96。这样一来，形成了具有栅电极34c和源极/漏极扩散层96的高耐压性N沟道晶体管110N。高耐压性N沟道晶体管110N用于高电压电路(高耐压性电路)。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成P型的高浓度扩散层98。由P型的低浓度扩散层88和P型的高浓度扩散层98，来构成LDD结构的P型的源极/漏极扩散层100。这样一来，形成了具有栅电极34c和源极/漏极扩散层100的高耐压性P沟道晶体管110P。高耐压性P沟道晶体管110P用于高电压电路(高耐压性电路)。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成区选择晶体管的区域7露出的开口部(未图示)，以及使得用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在区选择晶体管SST的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。另外，在低电压N沟道晶体管112N的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。由N型的低浓度扩散层90和N型的高浓度扩散层102，来构成LDD结构的N型的源极/漏极扩散层104。这样一来，形成了具有栅电极34d和源极/漏极扩散层104的区选择晶体管SST。另外，形成了具有栅电极34d和源极/漏极扩散层104的低电压N沟道晶体管112N。低电压N沟道晶体管112N用于低电压电路。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在低电压P沟道晶体管112P的栅电极34d的两侧的半导体衬底20内，形成P型的高浓度扩散层106。由P型的低浓度扩散层92和P型的高浓度扩散层106，来构成LDD结构的P型的源极/漏极扩散层108。这样一来，形成了具有栅电极34d和源极/漏极扩散层108的低电压P沟道晶体管112P。低电压P沟道晶体管112P用于低电压电路。然后，剥离光致抗蚀剂膜(参照图20)。
接着，例如通过溅射法，在整个面上，形成例如膜厚为10nm的钴膜。
接着，通过进行热处理，使半导体衬底20的表面的硅原子和钴膜中的钴原子发生反应。另外，使控制栅34c的表面的硅原子和钴膜中的钴原子发生反应。另外，使聚硅膜34d的表面的硅原子和钴膜中的钴原子发生反应。另外，使栅电极34c、34d的表面的硅原子和钴膜中的钴原子发生反应。这样一来，在源极/漏极扩散层36a、36c上形成了钴硅化物膜38a、38b。另外，在控制栅34a上形成了钴硅化物膜38c。另外，在源极/漏极扩散层96、100、104、108上形成了钴硅化物膜38e。另外，在栅电极34c、34d上形成了钴硅化物膜38f。
接着，蚀刻除去未反应的钴膜。
形成在存储单元晶体管MT的源极扩散层36a上的钴硅化物膜38a，发挥源电极的功能。另外，形成在存储单元晶体管MT的漏极扩散层36c上的钴硅化物膜38b，发挥漏电极的功能。
形成在高耐压性晶体管110N、110P的源极/漏极扩散层96、100上的钴硅化物膜38e，发挥源/漏电极的功能。
形成在区选择晶体管SST的源极/漏极扩散层104上的钴硅化物膜38e，发挥源/漏电极的功能。
形成在低电压晶体管112N、112P的源极/漏极扩散层104、108上的钴硅化物膜38e，发挥源/漏电极的功能(参照图21)。
接着，在整个面上，例如通过CVD法，形成膜厚为100nm的氮化硅膜114。氮化硅膜114发挥蚀刻阻止膜的功能。
接着，在整个面上，通过CVD法，形成膜厚为1.6μm的氧化硅膜116。这样一来，形成了由氮化硅膜114和氧化硅膜116构成的层间绝缘膜40。
接着，通过CMP法，使层间绝缘膜40的表面平坦化。
接着，使用光刻技术，形成到达源极/漏电极38a、38b的接触孔42、到达钴硅化物膜38e的接触孔42、到达钴硅化物膜38f的接触孔42。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜44。
接着，通过CMP法，对钨膜44以及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。这样一来，在接触孔42内，例如填埋由钨构成的导体插塞44。
接着，例如通过溅射法，在填埋有导体插塞44的层间绝缘膜40上，形成通过按顺序层叠Ti膜、TiN膜、Al膜、Ti膜以及TiN膜而成的层叠膜46。
接着，使用光刻技术，对层叠膜46刻画图案。由此，形成由层叠膜构成的布线(第一金属布线层)46(参照图22以及图23)。
接着，如图24以及图25所示，例如通过高密度等离子CVD法，形成膜厚为700nm的氧化硅膜118。
接着，通过TEOSCVD(正硅酸乙酯化学气相沉积)法，形成氧化硅膜120。由氧化硅膜118和氧化硅膜120构成层间绝缘膜48。
接着，使用光刻技术，在层间绝缘膜48中形成到达布线46的接触孔50。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜52。
接着，通过CMP法，对钨膜52以及阻挡膜进行研磨，直到层间绝缘膜48的表面露出为止。这样一来，在接触孔50内，填埋例如由钨构成的导体插塞52。
接着，例如通过溅射法，在填埋有导体插塞52的层间绝缘膜48上，形成通过按顺序层叠Ti膜、TiN膜、Al膜、Ti膜以及TiN膜而成的层叠膜54。
接着，使用光刻技术，对层叠膜54刻画图案。由此，形成由层叠膜构成的布线(第二金属布线层)54。
接着，例如通过高密度等离子CVD法，形成氧化硅膜122。
接着，通过TEOSCVD法，形成氧化硅膜124。由氧化硅膜122和氧化硅膜124构成层间绝缘膜56。
接着，使用光刻技术，在层间绝缘膜56上形成到达布线54的接触孔58。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜60。
接着，通过CMP法，对钨膜60以及阻挡膜进行研磨，直到层间绝缘膜56的表面露出为止。这样一来，在接触孔58内，填埋例如由钨构成的导体插塞60。
接着，例如通过溅射法，在填埋有导体插塞60的层间绝缘膜56上，形成层叠膜62。
接着，使用光刻技术，对层叠膜62刻画图案。由此，形成由层叠膜构成的布线(第三金属布线层)62。
接着，例如通过高密度等离子CVD法，形成氧化硅膜126。
接着，通过TEOSCVD法，形成氧化硅膜128。由氧化硅膜126和氧化硅膜128构成层间绝缘膜130。
接着，使用光刻技术，在层间绝缘膜130中形成到达布线62的接触孔132。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜134。
接着，通过CMP法，对钨膜134以及阻挡膜进行研磨，直到层间绝缘膜130的表面露出为止。这样一来，在接触孔132内，填埋例如由钨构成的导体插塞(未图示)134。
接着，例如通过溅射法，在填埋有导体插塞134的层间绝缘膜130上，形成层叠膜136。
接着，使用光刻技术，对层叠膜136刻画图案。由此，形成由层叠膜构成的布线(第四金属布线层)136。
接着，例如通过高密度等离子CVD法，形成氧化硅膜138。
接着，通过TEOSCVD法，形成氧化硅膜140。由氧化硅膜138和氧化硅膜140构成层间绝缘膜142。
接着，使用光刻技术，在层间绝缘膜142中形成到达布线136的接触孔143。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜146。
接着，通过CMP法，对钨膜146以及阻挡膜进行研磨，直到层间绝缘膜142的表面露出为止。这样一来，在接触孔143内，填埋例如由钨构成的导体插塞144。
接着，例如通过溅射法，在填埋有导体插塞144的层间绝缘膜142上，形成层叠膜145。
接着，使用光刻技术，对层叠膜145刻画图案。由此，形成由层叠膜构成的布线(第五金属布线层)145。
接着，例如通过高密度等离子CVD法，形成氧化硅膜146。
接着，等离子通过CVD法，形成膜厚为1μm的氮化硅膜148。
这样，制造出本实施方式的非易失性半导体存储装置。
(变形例)
接着，用图26来说明本实施方式的变形例的非易失性半导体存储装置。图26是表示本变形例的非易失性半导体存储装置的剖面图。
本变形例的非易失性半导体存储装置的特征在于，存储单元阵列区域2中的N型阱(N型的扩散层)和区选择晶体管形成区域7中的N型阱(N型的扩散层)一体形成。
如图26所示，在存储单元阵列区域2以及区选择晶体管形成区域7，形成有N型阱(N型的扩散层)24a。对每个各区SCT都形成该N型阱24a。
在存储单元阵列区域2中的N型阱24a内，形成有P型阱26。
在区选择晶体管形成区域7中的N型阱24a内，形成有P型阱74PS。
通过N型阱24a，使P型阱74PS和P型阱26电性分离。
这样一来，可以一体形成存储单元阵列区域2中的N型阱24a和区选择晶体管形成区域7中的N型阱24a。
[第二实施方式]
利用图27至图55来说明第二实施方式的非易失性半导体存储装置及其读取方法、写入方法、删除方法以及该非易失性半导体存储装置的制造方法。对于与图1至图26所示的第一实施方式的非易失性半导体存储装置等相同的结构要素，标注相同的附图标记，省略或者简略说明。
(非易失性半导体存储装置)
首先，利用图27至图36来说明本实施方式的非易失性半导体存储装置。图27是表示本实施方式的非易失性半导体存储装置的电路图。图28是表示本实施方式的非易失性半导体存储装置的剖面图。
如图27所示，由选择晶体管ST以及与选择晶体管ST连接的存储单元晶体管MT构成存储单元MC。选择晶体管ST的源极连接至存储单元晶体管MT的漏极。更具体而言，选择晶体管ST的源极和存储单元晶体管MT的漏极是由一个杂质扩散层36b一体形成的(参照图28)。
存在于同一列的多个选择晶体管ST的漏极，被局部位线LBL共通连接。
存在于同一行的多个存储单元晶体管MT的控制栅，被第一字线CG共通连接。
此外，在图27中，示出了多个第一字线CG中的第一字线CG11、CG12、CG21、CG22。
存在于同一行的多个选择晶体管ST的选择栅，被第二字线SG共通连接。
此外，在图27中，示出了多个第二字线SG中的第二字线SG11、SG12、SG21、SG22。
存在于同一行的多个存储单元晶体管MT的源极，被源线SL共通连接。相邻的行的存储单元晶体管MT的源极，被共通的源线SL连接在一起。
此外，在图27中，示出了多个源线SL中的源线SL11、SL21。
在各区中，设有多个区选择晶体管(区选择晶体管)SST。作为区选择晶体管SST，可以使用耐压性比较低的低电压晶体管。
图33是表示各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
如图33所示，作为区选择晶体管SST，使用额定电压例如为3V的低电压晶体管(3VTr)。区选择晶体管SST的耐压性例如为6V左右。另外，区选择晶体管SST的栅绝缘膜77的膜厚例如为6nm左右。区选择晶体管SST的栅绝缘膜77，由与后述的第二低电压晶体管113N、113P(参照图55)相同的栅绝缘膜构成。因此，区选择晶体管SST的栅绝缘膜77的膜厚，与第二低电压晶体管113N、113P的膜厚相等。
与高耐压性晶体管110N、110P(参照图54)相比较，区选择晶体管SST的栅长度短，栅绝缘膜77的膜厚度薄，驱动电流大。在本实施方式中，由于使用低电压晶体管来作为区选择晶体管SST，因此能够得到大的读取电流。因此，在本实施方式中，能够对已写入存储单元晶体管MT的信息进行高速判断，进而，能够实现高速读取。
用于对存在于同一列的多个存储单元晶体管MT的漏极进行共通连接的局部位线LBL，分别连接至区选择晶体管(区选择晶体管)SST的源极。
存在于同一列的多个区选择晶体管SST的漏极，被主位线(位线、全局位线)MBL共通连接。各局部位线LBL，经由区选择晶体管SST而与主位线MBL电连接。
此外，在图27中，示出了多个主位线MBL中的主位线MBL1、MBL2。
区选择晶体管SST的栅，被区选择线(区选择线)SSL共通连接。此外，在图27中，示出了多个区选择线SSL中的区选择线SSL11、SSL12、SSL21、SSL22。
用于对区选择晶体管SST的漏极进行共通连接的多个主位线MBL，连接至电压缓冲晶体管(保护晶体管)BT的源极。电压缓冲晶体管BT的漏极连接至列译码器12。
作为电压缓冲晶体管BT，使用第一低电压晶体管(低耐压性晶体管)。如图33所示，作为电压缓冲晶体管BT，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)。电压缓冲晶体管BT的耐压性例如为3V左右。另外，电压缓冲晶体管BT的栅绝缘膜79(参照图55)的膜厚例如为3nm左右。
如图28(a)所示，在各区SCT中的电压缓冲晶体管形成区域11，形成有N型阱(N型的扩散层)25和P型阱74PB，该N型阱(N型的扩散层)25形成在半导体衬底20内，该P型阱74PB形成在N型阱25内。电压缓冲晶体管BT形成在这样的三重阱上。
列译码器12，控制用于对区选择晶体管SST的漏极进行共通连接的多个主位线MBL的电位。列译码器12由在比较低的电压下动作的低电压电路构成。
对于列译码器12的低电压电路，使用第一低电压晶体管111N、111P(参照图55)。第一低电压晶体管111N、111P，是额定电压比后述的第二低电压晶体管113N、113P的额定电压低的晶体管。与第二低电压晶体管113N、113P相比，第一低电压晶体管111N、111P的栅绝缘膜79的膜厚度薄。如图33所示，对于列译码器12，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)。行译码器12所用的第一低电压晶体管111N、111P的耐压性例如为3V左右。另外，列译码器12所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。使用第一低电压晶体管111N、111P作为列译码器12的原因在于，能够高速读取已写入存储单元晶体管MT的信息。
在列译码器12上，连接有用于对在主位线MBL上流动的电流进行检测的读出放大器13。
如图33所示，对于读出放大器13，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)。读出放大器13所用的第一低电压晶体管111N、111P的耐压性例如为3V左右。另外，读出放大器13所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
用于对存储单元晶体管MT的控制栅进行共通连接的多个第一字线CG，连接至第一行译码器14。第一行译码器14，分别控制用于对存储单元晶体管MT的控制栅34a进行共通连接的多个第一字线CG的电位。第一行译码器14由高电压电路构成。对于第一行译码器14的高电压电路，使用高电压晶体管110N、110P(参照图28，图54)。如图33所示，对于第一行译码器14，使用额定电压例如为10V的高耐压性晶体管(10VTr)。第一行译码器14所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一行译码器14所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
此外，将高耐压性晶体管110N、110P用于第一行译码器14的原因在于，在对存储单元晶体管MT写入信息时或删除信息时，需要对字线WL施加高电压。
用于对选择晶体管ST的选择栅30b进行共通连接的多个第二字线SG，连接至第二行译码器16。第二行译码器16分别控制多个第二字线SG的电位。第二行译码器16由低电压电路构成。对于第二行译码器16的低电压电路，使用第一低电压晶体管111N、111P。如图33所示，对于第二行译码器16，使用额定电压例如为1.8V的低电压晶体管(1.8VTr)。第二行译码器16所用的第一低电压晶体管111N、111P的耐压性例如为3V左右。另外，第二行译码器16所用的第一低耐压性晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
用于对存储单元晶体管MT的源极进行共通连接的源线SL，连接至第三行译码器18。第三行译码器18分别控制多个源线SL的电位。第三行译码器18由高电压电路构成。对于第三行译码器18的高电压电路，使用高电压晶体管110N、110P。如图33所示，对于第三行译码器18，使用额定电压例如为10V的高耐压性晶体管(10VTr)。第三行译码器18所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第三行译码器18所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
用于对区选择晶体管SST的栅进行共通连接的多个区选择线SSL，连接至第一控制电路(第一控制部)23。第一控制电路23分别控制多个区选择线SSL的电位。第一控制电路23由在比较低的电压下动作的低电压电路构成。
对于第一控制电路23的低电压电路，使用第二低电压晶体管(第二低耐压性晶体管)113N、113P(参照图55)。如图33所示，对于第一控制电路23，使用额定电压例如为3V的第二低电压晶体管(3VTr)。第一控制电路23所用的第二低电压晶体管113N、113P的耐压性例如为6V左右。另外，第一控制电路23所用的第二低电压晶体管113N、113P的栅绝缘膜77的膜厚例如为6nm左右。
电压缓冲晶体管BT的栅BG，连接至第二控制电路29。第二控制电路29控制电压缓冲晶体管的栅BG的电位。第二控制电路29由在比较低的电压下动作的低电压电路构成。
对于第二控制电路29的低电压电路，使用第二低电压晶体管(第二低耐压性晶体管)113N、113P。如图33所示，对于第二控制电路29，使用额定电压例如为3V的第二低电压晶体管(3VTr)。第二控制电路29所用的第二低电压晶体管113N、113P的耐压性例如为6V左右。另外，第二控制电路29所用的第二低电压晶体管113N、113P的栅绝缘膜77的膜厚例如为6nm左右。
各P型阱26与第一电压施加电路15电连接。第一电压施加电路15控制P型阱26的电位VB1。第一电压施加电路15由高电压电路构成。对于第一电压施加电路15的高电压电路，使用高耐压性晶体管110N、110P。如图33所示，对于第一电压施加电路15，使用额定电压例如为10V的高耐压性晶体管(10VTr)。第一电压施加电路15所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一电压施加电路15所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
此外，将高耐压性晶体管110N、110P用于第一电压施加电路15的原因在于，在删除已写入存储单元晶体管MT的信息时，需要对P型阱26施加高电压。
各P型阱74PS与第二电压施加电路17电连接。第二电压施加电路17控制P型阱74PS的电位VB2。第二电压施加电路17由高电压电路构成。对于第二电压施加电路17的高电压电路，使用高耐压性晶体管110N、110P。具体来说，如图33所示，对于第二电压施加电路17，使用额定电压例如为10V的高耐压性晶体管(10VTr)。第二电压施加电路17所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第二电压施加电路17所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
P型阱74PB与第三电压施加电路(第三电压施加部)19电连接。第三电压施加电路19控制P型阱74PB的电位VB3。第三电压施加电路19由低电压电路构成。对于第三电压施加电路19的低电压电路，使用第二低电压晶体管。具体而言，如图33所示，对于第三电压施加电路19，使用额定电压例如为3V的第二低电压晶体管(3VTr)113N，113P。第三电压施加电路19所用的第二低电压晶体管113N、113P的耐压性例如为6V左右。另外，第三电压施加电路19所用的第二低电压晶体管113N、113P的栅绝缘膜77的膜厚例如为6nm左右。
接着，利用图28至图32来说明本实施方式的非易失性半导体存储装置的结构。图29是表示本实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。图30是图29的C-C’剖面图。图31是图29的D-D’剖面图。图32是图29的E-E’剖面图。
如图28(a)所示，在存储单元阵列区域2中的半导体衬底20内，形成有N型阱(N型的扩散层)24。在每个区SCT(参照图27)都形成该N型阱24。在N型阱24内，形成有P型阱26。通过N型阱24，使P型阱26与半导体衬底20电性分离。这样一来，在存储单元阵列区域2内形成有三重阱。
在P型阱26上，隔着沟道绝缘膜28a而形成有浮栅30a。浮栅30a分别与每个元件区域21电性分离(参照图32)。
在浮栅30a上，隔着绝缘膜32a而形成有控制栅34a。存在于同一行的存储单元晶体管MT的控制栅34a被共通连接。换言之，在浮栅30上，隔着绝缘膜32，形成有对控制栅34a进行共通连接的第一字线CG。
在P型阱26上，与浮栅30a并列地，形成有选择晶体管ST的选择栅30b。存在于同一行的选择晶体管ST的选择栅30b被共通连接。换言之，在半导体衬底20上，隔着栅绝缘膜28b，形成有对选择栅30b进行共通连接的第二字线SG。选择晶体管ST的栅绝缘膜28b的膜厚，与存储单元晶体管MT的沟道绝缘膜28a的膜厚相等。
在选择栅30b上，隔着绝缘膜32b，形成有聚硅层(导电层)34b。
在浮栅30a的两侧的半导体衬底20内，以及在选择栅30b的两侧的半导体衬底20内，形成有N型杂质扩散层36a、36b、36c。相邻的存储单元晶体管MT的源极由同一杂质扩散层36a构成。用于构成存储单元晶体管MT的漏极的杂质扩散层36b，和用于构成选择晶体管ST的源极的杂质扩散层36b，由同一杂质扩散层36b构成。
在具有浮栅30a和控制栅34a的层叠体的侧壁部分，形成有侧壁绝缘膜37。
另外，在具有选择栅30b和聚硅层34b的层叠体的侧壁部分，形成有侧壁绝缘膜37。
在存储单元晶体管MT的源极区域36a上、选择晶体管ST的漏极区域36c上、控制栅34a的上部以及聚硅层34b的上部，分别形成有例如由钴硅化物构成的硅化物层38a～38d。源电极36a上的硅化物层38a，发挥源电极的功能。漏电极36c上的硅化物层38c，发挥漏电极的功能。
这样一来，在P型阱26上，形成了具有浮栅30a、控制栅34a和源极/漏极扩散层36a、36b的存储单元晶体管MT。
另外，在P型阱26上，形成了具有选择栅30b和源极/漏极扩散层36b、36c的选择晶体管ST。
这样一来，形成了本实施方式的非易失性半导体存储装置的存储单元阵列。
在区选择晶体管形成区域7中的半导体衬底20内，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱74PS。通过N型阱25，使P型阱74PS与半导体衬底20电性分离。
在P型阱74PS上，隔着栅绝缘膜77而形成有栅电极34d。在栅电极34d的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层104。
这样一来，在P型阱74PS上，形成了具有栅电极34d和源极/漏极扩散层104的区选择晶体管SST。
通过N型阱24、25，使P型阱74PS和P型阱26相互电性分离。
区选择晶体管SST的源极扩散层104和存储单元晶体管MT的漏极扩散层36c，通过局部位线LBL电连接。
另外，在用于形成电压缓冲晶体管的区域11，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱74PB。通过N型阱25，使P型阱74PB与半导体衬底20电性分离。
在P型阱74PB上，隔着栅绝缘膜79而形成栅电极34d。在栅电极34d的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层104。
这样一来，在P型阱74PB上，形成了具有栅电极34d和源极/漏极扩散层104的电压缓冲晶体管BT。
通过N型阱24、25，使P型阱74PB、P型阱74PS、P型阱26相互电性分离。
电压缓冲晶体管BT的源极扩散层104和区选择晶体管SST的漏极扩散层104，通过主位线(布线)MBL电连接。
另外，在用于形成列译码器的区域27，形成有P型阱74P。在P型阱74P上，隔着栅绝缘膜79而形成有栅电极34d。在栅电极34a的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层104。
这样一来，在用于形成列译码器的区域27，形成有具有栅电极34d和源极/漏极扩散层104的第一低电压晶体管(第一低电压N沟道晶体管)111N。
列译码器12所用的第一低电压晶体管111N的源极扩散层104和电压缓冲晶体管BT的漏极扩散层104，通过主位线(布线)MBL电连接。列译码器12的低电压N沟道晶体管111N的源极扩散层104，连接至列译码器12的内部电路(低电压电路)。
另外，如图28(b)所示，在半导体衬底20内，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱72P。通过N型阱25，使P型阱72P与半导体衬底20电性分离。
在P型阱72P上，隔着栅绝缘膜76而形成有栅电极34c。在栅电极34c的两侧的半导体衬底20内，形成有作为N型杂质扩散层的源极/漏极扩散层96。
这样一来，在P型阱72P上，形成了具有栅电极34c和源极/漏极扩散层96的高耐压性N沟道晶体管110N。
另外，在半导体衬底20内，形成有N型阱72N。在N型阱72N上，隔着栅绝缘膜76而形成有栅电极34c。在栅电极34c的两侧的半导体衬底20内，形成有作为P型杂质扩散层的源极/漏极扩散层100。
这样一来，形成了具有栅电极34c和源极/漏极扩散层100的高耐压性P沟道晶体管110P。
(非易失性半导体存储装置的动作)
接着，利用图34至图36来说明本实施方式的非易失性半导体存储装置的动作方法。图34是表示本实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。图7中F表示悬浮。
(读取方法)
首先，利用图34来说明本实施方式的非易失性半导体存储装置的读取方法。
此外，在此，以对在图27中虚线A所包围的存储单元MC和虚线B所包围的存储单元MC中写入的信息进行读取的情况为例，进行说明。
在对已写入存储单元晶体管MT的信息进行读取时，如下设定各部的电位。
即，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如1.8V。另一方面，除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将电压缓冲晶体管BT的栅极的电位BG，设为例如1.8V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1、MBL2的电位，例如设为0.5V。
另外，使第一字线CG11、CG12、CG21、CG22的电位一直为1.8V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如1.8V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位设为0V。
P型阱26的电位VB1，都设为0V。另外，P型阱74PS的电位VB2，都设为0V。另外，P型阱74PB的电位VB3，都设为0V。源线SL1、SL2的电位，都设为0V。
在本实施方式中，也使用低电压晶体管来作为区选择晶体管SST以及电压缓冲晶体管BT，因此，对已写入存储单元晶体管MT的信息进行读取时，能够得到充分大的读取电流。因此，通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。
(写入方法)
接着，利用图34来说明本实施方式的非易失性半导体存储装置的写入方法。
此外，在此，以对图27中虚线A所包围的存储单元MC写入信息的情况为例，进行说明。
在对存储单元晶体管MT写入信息时，如下设定各部的电位。
即，将与应该选择的存储单元MC(存储单元A)所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如3V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将电压缓冲晶体管BT的栅极的电位BG，设为例如3V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1的电位，例如设为0V。另一方面，使除了所选择的主位线MBL1以外的主位线MBL2的电位悬浮。
另外，将应该选择的存储单元MC所连接的第一字线CG11的电位，例如设为9V。另一方面，将除了所选择的第一字线CG11以外的第一字线CG12、CG21、CG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如2.5V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的源线SL11的电位，设为例如5.5V。另一方面，使除了所选择的源线SL1以外的源线SL21的电位悬浮。
P型阱26的电位VB1，都设为0V。另外，P型阱74PS的电位VB2，都设为0V。另外，P型阱74pB的电位VB3，都设为0V。
如果如上述那样设定各部的电位，则在存储单元晶体管MT的源极扩散层36a和漏极扩散层36b之间有电子流动，电子被导入存储单元晶体管MT的浮栅30a内。由此，在存储单元晶体管MT的浮栅30a上蓄积电荷，从而在存储单元晶体管MT中写入信息。
(删除方法)
接着，利用图34至图36来说明本实施方式的非易失性半导体存储装置的删除方法。图35是表示本实施方式的非易失性半导体存储装置的删除方法的时序图。此外，图35中的虚线表示0V的电位。图36是表示本实施方式的非易失性半导体存储装置的删除方法的剖面图。
例如针对每个区SCT，进行对已写入存储单元阵列的信息的删除处理。在此，以对在第一区SCT1内存在的多个存储单元MC内写入的信息一并进行删除的情况为例，进行说明。
在本实施方式中，如下述那样，删除已写入存储单元晶体管MT的信息。
此外，在对已写入存储单元晶体管MT的信息进行删除时，主位线MBL1、MBL2的电位一直设为悬浮。另外，在对已写入存储单元晶体管MT的信息进行删除时，源线SL11、SL21的电位一直设为悬浮。另外，使半导体衬底20的电位为0V(接地)。另外，选择晶体管ST的栅SG11、SG12、SG21、SG22的电位一直设为悬浮。
对已写入存储单元晶体管MT的信息进行删除时，首先，通过第三电压施加电路19，将P型阱74PB的电位VB3设定为第五电位VERS5。在此，第五电位VERS5被设为例如3V。
另外，通过第二控制电路(第二控制部)29，将电压缓冲晶体管BT的栅极的电位BG设定为第四电位VERS4。在此，电压缓冲晶体管BT的栅极的电位(第四电位)VERS4被设为例如3V。
接着，通过第二电压施加电路17，将P型阱74PS的电位VB2设定为第三电位VERS3。在此，将第三电位VERS3设为例如6V。
另外，将区选择线SSL11、SSL12、SSL21、SSL22的电位设定为第二电位VERS2。在此，将区选择线SSL11、SSL12、SSL21、SSL22的电位(第二电位)VERS2，例如设为5V。
接着，通过第一电压施加电路15，将P型阱26的电位VB1设定为第一电位VERS1。在此，将第一电位VERS1例如设为9V。
接着，将成为删除对象的第一区SCT1内的存储单元MC所连接的第一字线CG11、CG12的电位，例如设为-9V。另一方面，将不是删除对象的第二区SCT2内的存储单元MC所连接的字线CG21、CG22的电位，例如设为悬浮。
如果将第一字线CG11、CG12的电位设为例如-9V，则存储单元晶体管MT的浮栅30a放出电荷。由此，存储单元晶体管MT的浮栅30a变为没有蓄积电荷的状态，存储单元晶体管MT的信息被删除。
如上述，在对已写入存储单元晶体管MT的信息进行删除时，将P型阱26的电位(第一电位)VERS1例如设定为9V。在P型阱26的电位VERS1被设定为9V的情况下，区选择晶体管SST的源极扩散层104的电位VERS1’例如为8.5～8.7V左右。源极扩散层104的电位VERS1’比P型阱26的电位(第一电位)VERS1低的原因在于，由P型阱26和漏极扩散层36c构成的二极管使电压下降。
在P型阱74PS的电位(第三电位)VERS3例如为6V的情况下，区选择晶体管SST的源极扩散层104和P型阱74PS之间的电位差(VERS1’-VERS3)例如为2.5～2.7V左右。如上述，区选择晶体管SST的耐压性例如为6V左右，因此，在区选择晶体管SST的源极扩散层104和P型阱74PS之间不会发生破坏(击穿)。
另外，在区选择线SSL的电位(第二电位)VERS2例如为5V的情况下，区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差(VERS1’-VERS2)例如变为3.5～3.7V左右。如上述，作为区选择晶体管SST使用的第二低电压晶体管113N、113P的耐压性例如为6V左右，因此，在区选择晶体管SST的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
在P型阱74PS的电位(第三电位)VERS3例如被设定为6V的情况下，电压缓冲晶体管BT的源极扩散层104的电位VERS3’例如为5.5～5.7V左右。源极扩散层104的电位VERS3’比P型阱74PS的电位(第三电位)VERS3低的原因在于，由P型阱74PS和漏极扩散层104构成的二极管使电压下降。
在P型阱74PB的电位(第五电位)VERS5例如为3V的情况下，电压缓冲晶体管BT的源极扩散层104和P型阱74PB之间的电位差(VERS3’-VERS5)例如为2.5～2.7V左右。如上述，作为电压缓冲晶体管BT使用的第一低电压晶体管111N、111P的耐压性例如为3V左右，因此，在电压缓冲晶体管BT的源极扩散层104和P型阱74PB之间不会发生破坏(击穿)。
另外，在电压缓冲晶体管BT的栅BG的电位(第四电位)VERS4例如为3V的情况下，电压缓冲晶体管BT的栅电极34d和源极扩散层104之间的电位差(VERS3’-VERS4)例如为2.5～2.7V左右。如上述，作为电压缓冲晶体管BT使用的第二低电压晶体管113N、113P的耐压性例如为3V左右，因此，在电压缓冲晶体管BT的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
在P型阱74PB的电位(第五电位)VERS5例如为3V的情况下，列译码器12所用的第一低电压晶体管111N的源极扩散层104的电位VERS5’例如为2.5～2.7V左右。列译码器12的第一低电压晶体管111N的源极扩散层104的电位VERS5’比P型阱74PB的电位VERS5低的原因在于，由P型阱74PB和漏极扩散层104构成的二极管使电压下降。
如上述，列译码器12所用的第一低电压晶体管111N的耐压性例如为3V左右，因此，在列译码器12的第一低电压晶体管111N中不会发生破坏(击穿)。
此外，各部的电位并不限于上述的设定值。
以使得P型阱26的电位(第一电位)VERS1和P型阱74PS的电位(第三电位)VERS3的差，比区选择晶体管SST的耐压性小的方式，设定各VERS1、VERS3。
更严谨地，以使得区选择晶体管SST的源极扩散层104的电位VERS1’和P型阱74PS的电位VERS3的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
另外，以使得区选择晶体管SST的栅电极34d的电位VERS2和P型阱26的电位VERS1的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS2。
更严谨地，以使得区选择晶体管SST的栅电极34d的电位VERS2和源极扩散层104的电位VERS1’的差，比区选择晶体管SST的耐压性小的方式，设定各电位ERS1、VERS2。
另外，以使得P型阱74PS的电位(第三电位)VERS3和P型阱74PB的电位(第五电位)VERS5的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS5。
更严谨地，以使得电压缓冲晶体管BT的源极扩散层104的电位VERS3’和P型阱74PB的电位VERS5的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS5。
另外，以使得电压缓冲晶体管BT的栅电极34d的电位(第四电位)VERS4和P型阱74PS的电位(第三电位)VERS3的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS4。
更严谨地，以使得电压缓冲晶体管BT的栅电极34d的电位VERS4和源极扩散层104的电位VERS3’的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS4。
另外，以使得P型阱74PB的电位(第五电位)VERS5，比列译码器12的第一低电压晶体管111N的耐压性小的方式，来设定P型阱74PB的电位VERS5。
更严谨地，以使得列译码器12的第一低电压晶体管111N的源极扩散层104的电位VERS5’和P型阱74P的电位的差，比列译码器12的第一低电压晶体管111N的耐压性小的方式，来设定第五电位VERS5。
在第一电位VERS1～第五电位VERS5都为正的情况下，将第二电位VERS2设定得比第一电位VERS1低，将第三电位VERS3也设定得比第一电位VERS1低。另外，将第四电位VERS4设定得比第三电位VERS3低，将第五电位VERS5也设定得比第三电位VERS3低。
这样一来，在本实施方式中，通过N型阱24、25，使P型阱74PB和P型阱74PS和P型阱26电性分离。并且，在P型阱74PS上形成有区选择晶体管SST，在P型阱74PB上形成有电压缓冲晶体管BT。因此，在本实施方式中，在删除已写入存储单元晶体管MT的信息时，能够将与施加到P型阱26上的电压不同的偏置电压，施加到P型阱74PS上。另外，在删除已写入存储单元晶体管MT的信息时，能够将与施加到P型阱74PS上的电压不同的偏置电压，施加到P型阱74PB上。并且，在对已写入存储单元晶体管MT的信息进行删除时，以使得P型阱26和P型阱74PS之间的电位差比区选择晶体管SST的耐压性小的方式，对P型阱74PS施加偏置电压。另外，以使得区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差，比区选择晶体管SST的耐压性小的方式，对区选择晶体管SST的栅电极34d施加偏置电压。另外，以使得P型阱74PS和P型阱74PB之间的电位差，比电压缓冲晶体管BT的耐压性小的方式，对P型阱74PB施加偏置电压。另外，以使得对列译码器12内的第一低电压晶体管111N施加的电压，比第一低电压晶体管111N的耐压性小的方式，对P型阱74PB施加偏置电压。另外，以使得电压缓冲晶体管BT的栅电极34d和源极扩散层104之间的电位差，比电压缓冲晶体管BT的耐压性小的方式，对电压缓冲晶体管BT的栅电极34d施加偏置电压。因此，通过本实施方式，由于设有电压缓冲晶体管BT，因此，在删除时能够将施加到区选择晶体管SST上的电压抑制小，能够防止在区选择晶体管SST中产生破坏。另外，由于设有电压缓冲晶体管BT，因此，能够对列译码器12使用耐压性极低的第一低电压晶体管112N。通过本实施方式，能够实现更高速化、低耗能等。
此外，在此，在删除已写入存储单元晶体管MT的信息时，以将区选择线SSL的电位VERS2例如设为5V情况为例进行了说明，但也可以使区选择线SSL的电位悬浮。在删除已写入存储单元晶体管MT的信息时，即使在使区选择线SSL的电位悬浮的情况下，也能够防止删除时在区选择晶体管SST中产生破坏。
(非易失性半导体存储装置的制造方法)
接着，利用图37至图55来说明本实施方式的非易失性半导体存储装置的制造方法。图37至图55是表示本实施方式的非易失性半导体存储装置的制造方法的工序剖面图。
图37(a)、图39(a)、图41(a)、图43(a)、图45(a)、图47(a)、图49(a)、图51(a)以及图53，表示存储单元阵列区域2。图37(a)、图39(a)、图41(a)、图43(a)、图45(a)、图47(a)、图49(a)、图51(a)以及图53的纸面左侧的图，对应于图29的E-E’剖面。图37(a)、图39(a)、图41(a)、图43(a)、图45(a)、图47(a)、图49(a)、图51(a)以及图53的纸面右侧的图，对应于图29的C-C’剖面。
图37(b)、图38、图39(b)、图40、图41(b)、图42、图43(b)、图44、图45(b)、图46、图47(b)、图48、图49(b)、图50、图51(b)、图52、图53、图54、图55，表示周边电路区域4。
图37(b)、图39(b)、图41(b)、图43(b)、图45(b)、图47(b)、图49(b)、图51(b)以及图54的纸面左侧，表示用于形成高耐压性晶体管的区域6。用于形成高耐压性晶体管的区域6中的纸面左侧，表示用于形成高耐压性N沟道晶体管的区域6N。用于形成高耐压性N沟道晶体管的区域6N的纸面右侧，表示用于形成高耐压性P沟道晶体管的区域6P。
用于形成高耐压性P沟道晶体管的区域6P的纸面右侧，表示用于形成区选择晶体管的区域7。
图37(b)、图39(b)、图41(b)、图43(b)、图45(b)、图47(b)、图49(b)、图51(b)以及图54的纸面右侧，表示用于形成第一低电压晶体管的区域8。用于形成第一低电压晶体管的区域8中的纸面左侧，表示用于形成第一低电压N沟道晶体管的区域8N。用于形成低电压晶体管的区域8中的纸面右侧，表示用于形成第一低电压P沟道晶体管的区域8P。
图38、图40、图42、图44、图46、图48、图50、图52以及图55的纸面左侧，表示用于形成耐压性比第一低电压晶体管高的第二低电压晶体管的区域9。用于形成第二低电压晶体管的区域9中的纸面左侧，表示用于形成第二低电压N沟道晶体管的区域9N。用于形成第二低电压晶体管的区域9中的纸面右侧，表示用于形成第二低电压P沟道晶体管的区域9P。
首先，从准备半导体衬底20的工序开始到使牺牲氧化膜69成长的工序为止，与利用图10至图12说明的上述第一实施方式的非易失性半导体存储装置的制造方法相同，因此省略说明。
接着，如图37所示，对存储单元阵列区域2，深度(注入得深)注入N型的掺杂杂质，从而形成N型的填埋扩散层24。另外，对用于形成高耐压性N沟道晶体管的区域6N，也深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对用于形成区选择晶体管的区域7，深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，如图38所示，对用于形成电压缓冲晶体管的区域11，深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对存储单元阵列区域2，注入比填埋扩散层24浅的P型的掺杂杂质，由此形成P型的阱26。另外，对用于形成高耐压性N沟道晶体管的区域6N，注入比填埋扩散层25浅的P型的掺杂杂质，由此形成P型的阱72P。
接着，在用于形成高耐压性N沟道晶体管的区域6N，形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。P型的阱72P成为被填埋扩散层25和扩散层70包围的状态。
另外，在用于形成区选择晶体管的区域7，也形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。
另外，在用于形成电压缓冲晶体管的区域11，也形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。
另外，虽未图示，但存储单元阵列区域2的P型的阱26，也处于被填埋扩散层24和框状的扩散层70包围的状态。
接着，对用于形成高耐压性P沟道晶体管的区域6P，通过导入N型的掺杂杂质，由此形成N型的阱72N。
接着，对存储单元阵列区域2进行沟道掺杂(未图示)。
接着，对用于形成高耐压性N沟道晶体管的区域6N和用于形成高耐压性P沟道晶体管的区域6P，进行沟道掺杂(未图示)。
接着，蚀刻除去半导体衬底20的表面存在的牺牲氧化膜69(参照图13)。
接着，在整个面上，通过热氧化法，形成膜厚为10nm的沟道绝缘膜28。
接着，在整个面上，例如通过CVD法，形成膜厚为90nm的聚硅膜30。作为该聚硅膜30，形成有掺杂了杂质的聚硅膜。
接着，对存储单元阵列区域2的聚硅膜30刻画图案和，并且，蚀刻除去存在于周边电路区域4内的聚硅膜30。
接着，在整个面上，形成按顺序层叠氧化硅膜、氮化硅膜、氧化硅膜而成的绝缘膜(ONO膜)32。该绝缘膜32用于使浮栅30a和控制栅34a绝缘。
接着，对用于形成第一低电压N沟道晶体管的区域8N，导入P型的掺杂杂质，从而形成P型的阱74P。另外，对用于形成区选择晶体管的区域7，导入P型的掺杂杂质，从而形成P型的阱74PS。另外，对用于形成电压缓冲晶体管的区域11，导入P型的掺杂杂质，从而形成P型的阱74PB。另外，对用于形成第二低电压N沟道晶体管的区域9N，导入P型的掺杂杂质，从而形成P型的阱74P。
接着，对用于形成第一低电压P沟道晶体管的区域8P，导入N型的掺杂杂质，从而形成N型的阱74N。另外，对用于形成第二低电压P沟道晶体管的区域9P，导入N型的掺杂杂质，从而形成N型的阱74N。
接着，对用于形成第一低电压N沟道晶体管的区域8N和用于形成第一低电压P沟道晶体管的区域8P，进行沟道掺杂。另外，对用于形成区选择晶体管的区域7、用于形成第二低电压N沟道晶体管的区域9N、用于形成第二低电压P沟道晶体管的区域9P，进行沟道掺杂(未图示)。
接着，蚀刻除去存在于周边电路区域4内的绝缘膜(ONO膜)32。
接着，在整个面上，通过热氧化法，形成例如膜厚为11nm的栅绝缘膜76(参照图37以及图38)。
接着，通过湿蚀刻，分别除去用于形成区选择晶体管的区域7的栅绝缘膜76、用于形成第一低电压晶体管的区域8的栅绝缘膜76、用于形成第二低电压晶体管的区域9的栅绝缘膜76、用于形成电压缓冲晶体管的区域11的栅绝缘膜76。
接着，在整个面上，通过热氧化法，形成例如膜厚为4nm的栅绝缘膜77。由此，在区选择晶体管形成区域7、用于形成第一低电压晶体管的区域8、用于形成第二低电压晶体管的区域9以及电压缓冲晶体管形成区域11中，形成例如膜厚为4nm的栅绝缘膜77。另一方面，在用于形成高耐压性晶体管的区域6中，栅绝缘膜76的膜厚例如为14nm左右(参照图39以及图40)。
接着，通过湿蚀刻，除去用于形成第一低电压晶体管的区域8以及用于形成电压缓冲晶体管的区域11的栅绝缘膜76。
接着，在整个面上，通过热氧化法，形成例如膜厚为3nm的栅绝缘膜79。由此，在用于形成第一低电压晶体管的区域8以及用于形成电压缓冲晶体管的区域11中，形成例如膜厚为3nm的栅绝缘膜79。在用于形成第二低电压晶体管的区域9以及用于形成区选择晶体管的区域7中，栅绝缘膜77的膜厚例如为6nm左右。另外，在用于形成高耐压性晶体管的区域6中，栅绝缘膜76的膜厚例如为16nm左右(参照图41以及42)。
接着，在整个面上，例如通过CVD法，形成例如膜厚为180nm的聚硅膜34。
接着，在整个面上，形成反射防止膜80(参照图43、图44)。
接着，如图45以及图46所示，使用光刻技术，对反射防止膜80、聚硅膜34、绝缘膜32以及聚硅膜30进行干蚀刻。由此，在存储单元阵列区域2内，形成了具有由聚硅构成的浮栅30a和由聚硅构成的控制栅34a的层叠体。另外，在存储单元阵列区域2内，形成了具有由聚硅构成的选择栅30b和聚硅膜34b的层叠体。
接着，在应该对布线(第一金属布线)46和选择栅30b进行连接的区域中，蚀刻除去聚硅膜34b(未图示)。
接着，通过热氧化法，在浮栅30a的侧壁部分、控制栅34a的侧壁部分、选择栅30b的侧壁部分以及聚硅膜34b的侧壁部分，形成氧化硅膜(未图示)。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在浮栅30a的两侧的半导体衬底20内，以及在选择栅30b的两侧的半导体衬底20内，形成杂质扩散层36a～36c。然后，剥离光致抗蚀剂膜。
这样一来，形成了具有浮栅30a、控制栅34a、源极/漏极扩散层36a、36b的存储单元晶体管MT。另外，形成了具有控制栅30b、源极/漏极扩散层36b、36c的选择晶体管ST。
接着，通过热氧化法，在浮栅30a的侧壁部分、控制栅34b的侧壁部分、选择栅30b的侧壁部分以及聚硅膜34b的侧壁部分，形成氧化硅膜82。
接着，例如通过CVD法，形成膜厚为50nm的氮化硅膜84。
接着，通过干蚀刻，对氮化硅膜84进行各向异性蚀刻，从而形成由氮化硅膜构成的侧壁绝缘膜84。此时，反射防止膜80被蚀刻除去。
接着，使用光刻技术，对周边电路区域4的聚硅膜34刻画图案。由此，在用于形成高耐压性晶体管的区域6，形成了由聚硅膜34构成的高耐压性晶体管110N、110P的栅电极34c。另外，在用于形成区选择晶体管的区域7，形成了由聚硅34构成的区选择晶体管SST的栅电极34d。另外，在用于形成第一低电压晶体管的区域8，形成了由聚硅34构成的第一低电压晶体管111N、111P的栅电极34d。另外，在用于形成第二低电压晶体管的区域9，形成了由聚硅34构成的第二低电压晶体管113N、113P的栅电极34d。另外，在用于形成电压缓冲晶体管的区域11，形成了由聚硅34构成的电压缓冲晶体管BT的栅电极34d。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管110N的栅电极34c的两侧的半导体衬底20内，形成N型的低浓度扩散层86。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成P型的低浓度扩散层88。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成了使得用于形成第二低电压晶体管的区域9N露出的开口部(未图示)。此时，在光致抗蚀剂膜上，也形成使得用于形成区选择晶体管的区域7露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在第二低电压N沟道晶体管113N的栅电极34d的两侧的半导体衬底20内，形成N型的低浓度扩散层90a。另外，在区选择晶体管SST的栅电极34d的两侧的半导体衬底20内，形成N型的低浓度扩散层90a。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第二低电压P沟道晶体管的区域9P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在第二低电压P沟道晶体管113P的栅电极34d的两侧的半导体衬底20内，形成P型的低浓度扩散层92。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压N沟道晶体管的区域8N露出的开口部(未图示)。此时，在光致抗蚀剂膜上，也形成使得用于形成电压缓冲晶体管的区域11露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在第一低电压N沟道晶体管111N的栅电极34d的两侧的半导体衬底20内，形成N型的低浓度扩散层90。另外，在电压缓冲晶体管BT的栅电极34d的两侧的半导体衬底20内，形成N型的低浓度扩散层90。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在第一低电压P沟道晶体管111P的栅电极34d的两侧的半导体衬底20内，形成了P型的低浓度扩散层92。然后，剥离光致抗蚀剂膜(参照图47、图48)。
接着，例如通过CVD法，形成膜厚为100nm的氧化硅膜93。
接着，通过干蚀刻，对氧化硅膜93进行各向异性蚀刻。由此，在具有浮栅30a和控制栅34a的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93(参照图49、图50)。另外，在具有选择栅30b和聚硅膜34b的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93。另外，在栅电极34c、34d的侧壁部分形成由氧化硅膜构成的侧壁绝缘膜93。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管的栅电极34c的两侧的半导体衬底20内，形成N型的高浓度扩散层94。由N型的低浓度扩散层86和N型的高浓度扩散层94，来构成LDD结构的N型的源极/漏极扩散层96。这样一来，形成了具有栅电极34c和源极/漏极扩散层96的高耐压性N沟道晶体管110N。高耐压性N沟道晶体管110N用于第一行译码器14、第三行译码器18、第一电压施加电路15、第二电压施加电路17、第三电压施加电路19等的高电压电路。
然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成P型的高浓度扩散层98。由P型的低浓度扩散层88和P型的高浓度扩散层98，来构成LDD结构的P型的源极/漏极扩散层100。这样一来，形成了具有栅电极34c和源极/漏极扩散层100的高耐压性P沟道晶体管110P。高耐压性P沟道晶体管110P用于第一行译码器14、第三行译码器18、第一电压施加电路15、第二电压施加电路17、第三电压施加电路19等的高电压电路。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压N沟道晶体管的区域8N露出的开口部(未图示)以及使得第二低电压N沟道晶体管9N露出的开口部(未图示)。此时，在光致抗蚀剂膜上，还形成使得用于形成区选择晶体管的区域7露出的开口部(未图示)以及使得用于形成电压缓冲晶体管的区域11露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在第一低电压N沟道晶体管111N的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。在第二低电压N沟道晶体管113N的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。另外，在区选择晶体管SST的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。另外，在电压缓冲晶体管BT的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。由N型的低浓度扩散层90和N型的高浓度扩散层102，来构成LDD结构的N型的源极/漏极扩散层104。
这样一来，形成了具有栅电极34d和源极/漏极扩散层104的第一低电压N沟道晶体管111N。另外，形成了具有栅电极34d和源极/漏极扩散层104的第二低电压N沟道晶体管113N。另外，另外，形成了具有栅电极34d和源极/漏极扩散层104的区选择晶体管SST。另外，形成了具有栅电极34d和源极/漏极扩散层104的电压缓冲晶体管BT。
第一低电压N沟道晶体管111N用于列译码器12、第二行译码器16、读出放大器13等的低电压电路。另外，第二低电压N沟道晶体管113N用于第一控制电路23、第二控制电路29等的低电压电路。
然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压P沟道晶体管的区域8P露出的开口部(未图示)，以及形成使得用于形成第二低电压P沟道晶体管的区域9P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在第一低电压P沟道晶体管111P的栅电极34d的两侧的半导体衬底20内，形成P型的高浓度扩散层106。在第二低电压P沟道晶体管113P的栅电极34d的两侧的半导体衬底20内，形成P型的高浓度扩散层106。由P型的低浓度扩散层92和P型的高浓度扩散层106，来构成LDD结构的P型的源极/漏极扩散层108。
这样一来，形成了具有栅电极34d和源极/漏极扩散层108的第一低电压P沟道晶体管111P。另外，形成具有栅电极34d和源极/漏极扩散层108的第二低电压P沟道晶体管113P。第一低电压P沟道晶体管111P用于列译码器12、第二行译码器16、读出放大器13等的低电压电路。另外，第二低电压P沟道晶体管113P用于第一控制电路23、第二控制电路29等的低电压电路。
然后，剥离光致抗蚀剂膜(参照图49、图50)。
接着，例如通过溅射法，在整个面上，形成膜厚为10nm的钴膜。
接着，与利用图21说明的上述第一实施方式的非易失性半导体存储装置同样地，形成钴硅化物膜38a～38f。然后，蚀刻除去未反应的钴膜。
形成在选择晶体管ST的漏极扩散层36c上的钴硅化物膜38b，发挥漏电极的功能。形成在存储单元晶体管MT的源极扩散层36a上的钴硅化物膜38a，发挥源电极的功能。
形成在高耐压性晶体管110N、110P的源极/漏极扩散层96、100上的钴硅化物膜38e，发挥源/漏电极的功能。形成在第一低电压晶体管111N、111P、第二低电压晶体管113N、113P的源极/漏极扩散层104、108上的钴硅化物膜38e，发挥源/漏电极的功能。另外，形成在区选择晶体管SST、电压缓冲晶体管BT的源极/漏极扩散层104上的钴硅化物膜38e，发挥源/漏电极的功能(参照图51、图52)。
接着，如图53以及图54所示，在整个面上，例如通过CVD法，形成膜厚为100nm的氮化硅膜114。氮化硅膜114发挥蚀刻阻止膜的功能。
接着，在整个面上，通过CVD法，形成膜厚为1.6μm的氧化硅膜116。这样一来，形成了由氮化硅膜114和氧化硅膜116构成的层间绝缘膜40。
接着，通过CMP法，使层间绝缘膜40的表面平坦化。
接着，使用光刻技术，形成到达源极/漏电极38a、38c的接触孔42、到达钴硅化物膜38e的接触孔42、到达钴硅化物膜38f的接触孔42。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜44。
接着，通过CMP法，对钨膜44以及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。这样一来，在接触孔42内，填埋例如由钨构成的导体插塞44。
接着，例如通过溅射法，在填埋有导体插塞44的层间绝缘膜40上，形成通过按顺序层叠Ti膜、TiN膜、Al膜、Ti膜以及TiN膜而成的层叠膜46。
接着，使用光刻技术，对层叠膜46刻画图案。由此，形成由层叠膜构成的布线(第一金属布线层)46(参照图53至图55)。
然后，与利用图24以及图25说明的上述非易失性半导体存储装置的制造方法同样地，形成多层布线结构。
这样，制造出本实施方式的非易失性半导体存储装置。
[第三实施方式]
利用图56至图60来说明第三实施方式的非易失性半导体存储装置及其读取方法、写入方法、删除方法以及该非易失性半导体存储装置的制造方法。对于与图1至图55所示的第一或第二实施方式的非易失性半导体存储装置等相同的结构要素，使用标注相同的附图标记，省略或者简略说明。
(非易失性半导体存储装置)
首先，利用图56至图58来说明本实施方式的非易失性半导体存储装置。图56是表示本实施方式的非易失性半导体存储装置的电路图。图57是表示本实施方式的非易失性半导体存储装置的剖面图。
本实施方式的非易失性半导体存储装置的特征在于，用于形成电压缓冲晶体管的区域11不是三重阱结构。
如图57所示，在用于形成电压缓冲晶体管的区域11中的半导体衬底20内，形成有P型阱74PB。在本实施方式中，在用于形成电压缓冲晶体管的区域11内，没有形成N型阱(N型的扩散层)25(参照图36)。即，用于形成电压缓冲晶体管的区域11不是三重阱结构。
在P型阱74PB上，形成有电压缓冲晶体管BT。即，在P型阱74PB上，隔着栅绝缘膜79而形成有栅电极34d。在栅电极34d的两侧的半导体衬底20内，形成有源极/漏极扩散层104。这样一来，在P型阱74PB上，形成了具有栅电极34d和源极/漏极扩散层104的电压缓冲晶体管BT。
另外，如图56所示，在本实施方式中，没有设置用于对P型阱74PB施加电压的第三电压施加电路19(参照图27)。
图58是表示各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
如图58所示，作为区选择晶体管SST，使用额定电压例如为3V的低电压晶体管(3VTr)。区选择晶体管SST的源极/漏极扩散层104和P型阱74PS之间的耐压性例如为6V左右。另外，区选择晶体管SST的栅电极34d和源极/漏极扩散层104之间的耐压性例如为6V左右。另外，区选择晶体管SST的栅绝缘膜77的膜厚例如为6nm左右。
作为电压缓冲晶体管BT，使用额定电压例如为1.8V的低电压晶体管(1.8VTr)。电压缓冲晶体管BT的低电压晶体管的源极/漏极扩散层104和P型阱74PB之间的耐压性例如为6V左右。另一方面，电压缓冲晶体管BT的栅电极34d和源极/漏极扩散层104之间的耐压性例如为3V左右。即，电压缓冲晶体管BT的源极/漏极扩散层104和P型阱74PB之间的耐压性，比栅电极34d和源极/漏极扩散层104之间的耐压性高。另外，电压缓冲晶体管BT的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于列译码器12的低电压电路，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。列译码器12所用的第一低电压晶体管111N、111P(参照图54)的源极扩散层104和P型阱74P之间的耐压性例如为6V左右。另一方面，列译码器12所用的第一低电压晶体管111N、111P的栅电极34d和源极扩散层104之间的耐压性例如为3V左右。即，列译码器12所用的第一低电压晶体管111N、111P的源极/漏极扩散层104和P型阱74P之间的耐压性，比栅电极34d和源极/漏极扩散层104之间的耐压性高。另外，列译码器12所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于读出放大器13，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。读出放大器13所用的第一低电压晶体管111N、111P的源极/漏极扩散层104和P型阱74P之间的耐压性例如为6V左右。另一方面，读出放大器13所用的第一低电压晶体管111N、111P的栅电极34d和源极/漏极扩散层104之间的耐压性例如为3V左右。即，读出放大器13所用的第一低电压晶体管111N、111P的源极/漏极扩散层104和P型阱74P之间的耐压性，比栅电极34d和源极/漏极扩散层104之间的耐压性高。另外，列译码器12所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于第一行译码器14，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、111P。第一行译码器14所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一行译码器14所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
另外，对于第二行译码器16，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。第二行译码器16所用的第一低电压晶体管111N、111P的源极/漏极扩散层104和P型阱74P之间的耐压性例如为6V左右。另一方面，第二行译码器16所用的第一低电压晶体管111N、111P的栅电极34d和源极/漏极扩散层104之间的耐压性例如为3V左右。即，第二行译码器16所用的第一低电压晶体管111N、111P的源极/漏极扩散层104和P型阱74P之间的耐压性，比栅电极34d和源极/漏极扩散层104之间的耐压性高。另外，第二行译码器16所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于第三行译码器18，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第三行译码器18所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第三行译码器18所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
对于第一控制电路23的低电压电路，使用额定电压例如为3V的第二低电压晶体管(3VTr)113N、113P。第一控制电路23所用的第二低电压晶体管113N、113P的耐压性例如为6V左右。另外，第一控制电路23所用的第二低电压晶体管113N、113P的栅绝缘膜77的膜厚例如为6nm左右。
对于第二控制电路29，使用额定电压例如为3V的第二低电压晶体管(3VTr)113N、113P。第二控制电路29所用的第二低电压晶体管113N、113P的耐压性例如为6V左右。另外，第二控制电路29所用的第二低电压晶体管113N、113P的栅绝缘膜77的膜厚例如为6nm左右。
对于第一电压施加电路15，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第一电压施加电路15所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一电压施加电路15所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
对于第二电压施加电路17，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第二电压施加电路17所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第二电压施加电路17所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
在本实施方式中，电压缓冲晶体管BT的P型阱74PB和源极/漏极扩散层104之间的耐压性比较高，因此，在删除已写入存储单元晶体管MT的信息时，不需要对P型阱74PB施加偏置电压。在删除已写入存储单元晶体管MT的信息时，如果对电压缓冲晶体管BT的栅电极34d施加偏置电压，则能够防止在电压缓冲晶体管BT中产生破坏。如本实施方式那样，也可以不将用于形成电压缓冲晶体管的区域11做成三重阱结构。
(非易失性半导体存储装置的动作)
接着，利用图59以及图60来说明本变形例的非易失性半导体存储装置的动作方法。图59是表示本实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。图59中的F表示悬浮。
(读取方法)
首先，利用图59来说明本实施方式的非易失性半导体存储装置的读取方法。
此外，在此，以对在图56中虚线A所包围的存储单元MC和虚线B所包围的存储单元MC中写入的信息进行读取的情况为例，进行说明。
在对已写入存储单元晶体管MT的信息进行读取时，如下设定各部的电位。
即，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如1.8V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将电压缓冲晶体管BT的栅极的电位BG，设为例如1.8V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1、MBL2的电位，例如设为0.5V。
另外，使第一字线CG11、CG12、CG21、CG22的电位一直为1.8V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如1.8V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位，设为0V。
P型阱26的电位VB1，都设为0V。另外，P型阱74PS的电位VB2，都设为0V。源线SL1、SL2的电位，都设为0V。
在本实施方式中，也使用低电压晶体管来作为区选择晶体管SST以及电压缓冲晶体管BT，因此，在对已写入存储单元晶体管MT的信息进行读取时，能够得到充分大的读取电流。因此，通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。
(写入方法)
接着，利用图59来说明本实施方式的非易失性半导体存储装置的写入方法。
此外，在此，以对图56中虚线A所包围的存储单元MC写入信息的情况为例，进行说明。
在对存储单元晶体管MT写入信息时，如下设定各部的电位。
即，将与应该选择的存储单元MC(存储单元A)所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如3V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将电压缓冲晶体管BT的栅极的电位BG，设为例如3V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1的电位，例如设为0V。另一方面，将除了所选择的主位线MBL1以外的主位线MBL2的电位，设为悬浮。
另外，将应该选择的存储单元MC所连接的第一字线CG11的电位，例如设为9V。另一方面，将除了所选择的第一字线CG11以外的第一字线CG12、CG21、CG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如2.5V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的源线SL1的电位，设为例如5.5V。另一方面，将除了所选择的源线SL1以外的源线SL2的电位，设为悬浮。
P型阱26的电位VB1，都设为0V。另外，P型阱74PS的电位VB2，都设为0V。
如果如上述那样设定各部的电位，则存储单元晶体管MT的源极扩散层36a和漏极扩散层36b之间有电子流动，电子被导入存储单元晶体管MT的浮栅30a内。由此，在存储单元晶体管MT的浮栅30a上蓄积电荷，从而在存储单元晶体管MT中写入信息。
(删除方法)
接着，利用图59以及图60来说明本实施方式的非易失性半导体存储装置的删除方法。图60是表示本实施方式的非易失性半导体存储装置的删除方法的剖面图。
例如针对每个区SCT，进行对已写入存储单元阵列的信息的删除处理。在此，以对在第一区SCT1内存在的多个存储单元MC内写入的信息一并进行删除的情况为例，进行说明。
本实施方式中，如下述那样，删除已写入存储单元晶体管MT的信息。
此外，在对已写入存储单元晶体管MT的信息进行删除时，将主位线MBL1、MBL2的电位一直设为悬浮。另外，在对已写入存储单元晶体管MT的信息进行删除时，将源线SL11、SL21的电位一直设为悬浮。另外，使半导体衬底20的电位为0V(接地)。另外，将选择晶体管ST的栅SG11、SG12、SG21、SG22的电位一直设为悬浮。
在对已写入存储单元晶体管MT的信息进行删除时，首先，通过第二控制电路29，将电压缓冲晶体管BT的栅极的电位BG设定为第四电位VERS4。在此，电压缓冲晶体管BT的栅极的电位(第四电位)VERS4，设为例如3V。
接着，通过第二电压施加电路17，将P型阱74PS的电位VB2设定为第三电位VERS3。在此，第三电位VERS3设为例如6V。
另外，将区选择线SSL11、SSL12、SSL21、SSL22的电位设定为第二电位VERS2。在此，区选择线SSL11、SSL12、SSL21、SSL22的电位(第二电位)VERS2，例如设为5V。
接着，通过第一电压施加电路15，将P型阱26的电位VB1设定为第一电位VERS1。在此，第一电位VERS1，例如设为9V。
接着，将成为删除对象的第一区SCT1内的存储单元MC所连接的第一字线CG11、CG12的电位，例如设为-9V。另一方面，将不是删除对象的第二区SCT2内的存储单元MC所连接的字线CG21、CG22的电位，例如设为悬浮。
如果将第一字线CG11、CG12的电位设为例如-9V，则存储单元晶体管MT的浮栅30a放出电荷。由此，变为存储单元晶体管MT的浮栅30a没有蓄积电荷的状态，从而存储单元晶体管MT的信息被删除。
如上述，在对已写入存储单元晶体管MT的信息进行删除时，将P型阱26的电位(第一电位)VERS1例如设定为9V。在将P型阱26的电位VERS1设定为9V的情况下，区选择晶体管SST的源极扩散层104的电位VERS1’例如为8.5～8.7V左右。源极扩散层104的电位VERS1’比P型阱26的电位VERS1低的原因在于，由P型阱26和漏极扩散层36c构成的二极管使电压下降。
在P型阱74PS的电位(第三电位)VERS3例如为6V的情况下，区选择晶体管SST的源极扩散层104和P型阱74PS之间的电位差(VERS1’-VERS3)例如为2.5～2.7V左右。如上述，作为区选择晶体管SST使用的第二低电压晶体管的耐压性例如为6V左右，因此，在区选择晶体管SST的源极扩散层104和P型阱74PS之间不会发生破坏(击穿)。
另外，在区选择线SSL的电位(第二电位)VERS2例如为5V的情况下，区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差(VERS1’-VERS2)例如变为3.5～3.7V左右。如上述，作为区选择晶体管SST使用的第二低电压晶体管的耐压性例如为6V左右，因此，在区选择晶体管SST的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
在P型阱74PS的电位(第三电位)VERS3例如被设定为6V的情况下，电压缓冲晶体管BT的源极扩散层104的电位VERS3’例如为5.5～5.7V左右。源极扩散层104的电位VERS3’比P型阱74PS的电位VERS3低的原因在于，由P型阱74PS和漏极扩散层104构成的二极管使电压下降。
P型阱74PB的电位与半导体衬底20的电位相等，为0V(接地)。电压缓冲晶体管BT的源极扩散层104和P型阱74PB之间的电位差例如为5.5～5.7V左右。如上述，电压缓冲晶体管BT的源极扩散层104和P型阱74PB之间的耐压性例如为6V左右，因此，在电压缓冲晶体管BT的源极扩散层104和P型阱74PB之间不会发生破坏(击穿)。
另外，在电压缓冲晶体管BT的栅BG的电位(第四电位)VERS4例如为3V的情况下，电压缓冲晶体管BT的栅电极34d和源极扩散层104之间的电位差例如为2.5～2.7V左右。如上述，电压缓冲晶体管BT的耐压性例如为3V左右，因此，在电压缓冲晶体管BT的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
列译码器12所用的第一低电压晶体管111N的源极扩散层104的电位为电位VERS4’，该电位VERS4’比电压缓冲晶体管BT的栅电极34d的电位低，两者的电压差值为阈值电压。在电压缓冲晶体管BT的栅电极34d的电位例如为3V，电压缓冲晶体管BT的阈值电压例如为0.4V的情况下，列译码器12的第一低电压晶体管111N的源极扩散层104的电位VERS4’为2.6V。如上述，列译码器12所用的第一低电压晶体管111N的源极扩散层104和P型阱74P之间的耐压性为6V左右，因此，在列译码器12的第一低电压晶体管111N中不会发生破坏(击穿)。
此外，各部的电位并不限于上述的设定值。
以使P型阱26的电位(第一电位)VERS1和P型阱74PS的电位(第三电位)VERS3的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
更严谨地，以使区选择晶体管SST的源极扩散层104的电位VERS1’和P型阱74PS的电位VERS3之间的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
另外，以使区选择晶体管SST的栅电极34d的电位(第二电位)VERS2和P型阱26的电位(第一电位)VERS1的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS2。
更严谨地，以使区选择晶体管SST的栅电极34d的电位VERS2和源极扩散层104的电位VERS1’的差，比区选择晶体管SST的耐压性小的方式，来设定各电位ERS1、VERS2。
另外，以使P型阱74PS的电位(第三电位)VERS3，比电压缓冲晶体管BT的耐压性小的方式，来设定P型阱74PS的电位VERS3。
更严谨地，以使电压缓冲晶体管BT的源极扩散层104的电位VERS3’和P型阱74PB的电位的差，比电压缓冲晶体管BT的耐压性小的方式，来设定第三电位VERS3。
另外，以使电压缓冲晶体管BT的栅电极34d的电位(第四电位)VERS4和P型阱74PS的电位(第三电位)VERS3的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS4。
更严谨地，以使电压缓冲晶体管BT的栅电极34d的电位VERS4和源极扩散层104的电位VERS3’的差，比电压缓冲晶体管BT的耐压性小的方式，来设定各电位VERS3、VERS4。
另外，以使电压缓冲晶体管BT的栅电极34d的电位(第四电位)VERS4，比列译码器12的低电压晶体管111N的耐压性小的方式，来设定第四电位VERS4。
更严谨地，以使列译码器12的低电压晶体管111N的源极扩散层104的电位VERS4’和P型阱74P的电位的差，比列译码器12的低电压晶体管111N的耐压性小的方式，来设定第四电位VERS4。
在第一电位VERS1～第四电位VERS4都为正的情况下，将第二电位VERS2设定得比第一电位VERS1低，将第三电位VERS3也设定得比第一电位VERS1低。另外，将第四电位VERS4设定得比第三电位VERS3低。
这样一来，在本实施方式中，电压缓冲晶体管BT的P型阱74PB和源极/漏极扩散层104之间的耐压性比较高，因此，在删除信息时不需要对P型阱74PB施加偏置电压。对已写入存储单元晶体管MT的信息进行删除时，只要对电压缓冲晶体管BT的栅电极34d施加偏置电压，就能够防止在电压缓冲晶体管BT中产生破坏。如本实施方式那样，也可以不将用于形成电压缓冲晶体管的区域11做成三重阱结构。
此外，在此，在删除已写入存储单元晶体管MT的信息时，以将区选择线SSL的电位VERS2例如设为5V情况为例进行了说明，但可以使区选择线SSL的电位悬浮。在删除已写入存储单元晶体管MT的信息时，在使区选择线SSL的电位悬浮的情况下，也能够防止删除时在区选择晶体管SST中产生破坏。
[第四实施方式]
利用图61至图65来说明第四实施方式的非易失性半导体存储装置及其读取方法、写入方法、删除方法以及该非易失性半导体存储装置的制造方法。对于与图1至图60所示的第一至第三实施方式的非易失性半导体存储装置等相同的结构要素，使用标注相同的附图标记，省略或者简略说明。
(非易失性半导体存储装置)
首先，利用图61至图63来说明本实施方式的非易失性半导体存储装置。图61是表示本实施方式的非易失性半导体存储装置的电路图。图62是表示本实施方式的非易失性半导体存储装置的剖面图。
本实施方式的非易失性半导体存储装置的特征在于，作为区选择晶体管SST，使用与存储单元晶体管MT、区选择晶体管ST大致同样的晶体管。
如图61所示，在本实施方式中，没有设置电压缓冲晶体管BT(参照图27)、阱74PB(参照图27)、第二控制电路29(参照图27)以及第三电压施加电路19(参照图27)。
区选择晶体管SST的漏极，并不经由电压缓冲晶体管BT(参照图27)，而是通过主位线MBL与列译码器12相连接。
如图62所示，在用于形成区选择晶体管SST的区域7，形成有N型阱(N型的扩散层)25。在N型阱25内，形成有P型阱72PS。
在P型阱72PS上，隔着栅绝缘膜28c而形成有栅电极30c。
区选择晶体管SST的栅绝缘膜28c，由与存储单元晶体管MT的沟道绝缘膜28a以及选择晶体管ST的栅绝缘膜28b相同的绝缘膜构成。因此，区选择晶体管SST的栅绝缘膜28c的膜厚，与存储单元晶体管MT的沟道绝缘膜28a的膜厚以及区选择晶体管ST的栅绝缘膜28b的膜厚相等。
区选择晶体管SST的栅电极30c，由与存储单元晶体管MT的浮栅30a以及选择晶体管ST的选择栅30b相同的导电膜(聚硅膜)构成。因此，区选择晶体管SST的栅电极30c的厚度，与存储单元晶体管MT的浮栅30a的厚度以及选择晶体管ST的选择栅30b的厚度相等。
在区选择晶体管SST的栅电极30b上，隔着绝缘膜32c而形成有聚硅层(导电层)34e。区选择晶体管SST的绝缘膜32c，由与存储单元晶体管MT的绝缘膜32a以及选择晶体管ST的绝缘膜32b相同的绝缘膜构成。因此，区选择晶体管SST的绝缘膜32c的膜厚，与存储单元晶体管MT的绝缘膜32a的膜厚以及选择晶体管ST的绝缘膜32b的膜厚相等。区选择晶体管SST的聚硅膜34e，由与存储单元晶体管MT的控制栅34a以及选择晶体管ST的聚硅膜34b相同的导电膜构成。因此，区选择晶体管SST的聚硅膜34e的厚度，与存储单元晶体管MT的控制栅34a的厚度以及选择晶体管ST的聚硅膜34b的厚度相等。
在区选择晶体管SST的栅电极30b的两侧的半导体衬底20内，形成有N型杂质扩散层36d。在形成选择晶体管ST以及存储单元晶体管MT的源极/漏极扩散层36a～36c的同时，形成区选择晶体管SST的源极/漏极扩散层36d。
这样一来，在P型阱72PS上，形成了具有栅电极30c、聚硅膜34e、源极/漏极扩散层104的区选择晶体管SST。这样一来，在本实施方式中，作为区选择晶体管SST，使用与存储单元晶体管MT、选择晶体管ST大致同样的晶体管。但是，区选择晶体管SST的细微部分的结构，不一定与存储单元晶体管MT、区选择晶体管ST相同。
图63是表示各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。
如图63所示，作为区选择晶体管SST，使用与存储单元晶体管MT、选择晶体管ST同样的晶体管(P1Tr)。区选择晶体管SST的耐压性例如为8V左右。即，区选择晶体管SST的耐压性与存储单元晶体管MT、选择晶体管ST同样地，都比较高。另外，区选择晶体管SST的栅绝缘膜28c的膜厚例如为8～12nm左右。
对于列译码器12，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P(参照图54)。行译码器12所用的第一低电压晶体管111N、111P的耐压性例如为3V左右。另外，列译码器12所用的第一低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于读出放大器13，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。读出放大器13所用的低电压晶体管111N、111P的耐压性例如为3V左右。另外，列译码器12所用的低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于第一行译码器14，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第一行译码器14所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一行译码器14所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
另外，对于第二行译码器16，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。第二行译码器16所用的低电压晶体管111N、111P的耐压性例如为3V左右。另外，第二行译码器16所用的低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
另外，对于第三行译码器18，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第三行译码器18所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第三行译码器18所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
对于控制电路23，使用额定电压例如为1.8V的低电压晶体管(1.8VTr)111N、111P。控制电路23所用的低电压晶体管111N、111P的耐压性例如为3V左右。另外，控制电路23所用的低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
对于第一电压施加电路15，使用额定电压例如为10V的高耐压性晶体管(10VTr)110N、110P。第一电压施加电路15所用的高耐压性晶体管110N、110P的耐压性例如为12V左右。另外，第一电压施加电路15所用的高耐压性晶体管110N、110P的栅绝缘膜76的膜厚例如为16nm左右。
对于第二电压施加电路17，使用额定电压例如为1.8V的第一低电压晶体管(1.8VTr)111N、111P。第二电压施加电路17所用的低电压晶体管111N、111P的耐压性例如为3V左右。另外，第二电压施加电路17所用的低电压晶体管111N、111P的栅绝缘膜79的膜厚例如为3nm左右。
(非易失性半导体存储装置的动作)
接着，利用图64以及图65来说明本变形例的非易失性半导体存储装置的动作方法。图64是表示本实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。图64中的F表示悬浮。
(读取方法)
首先，利用图64来说明本实施方式的非易失性半导体存储装置的读取方法。
此外，在此，以对在图61中虚线A所包围的存储单元MC和虚线B所包围的存储单元MC写入的信息进行读取的情况为例，进行说明。
在对已写入存储单元晶体管MT的信息进行读取时，如下设定各部的电位。
即，将与应该选择的存储单元MC所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如1.8V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1、MBL2的电位，例如设为0.5V。
另外，使第一字线CG11、CG12、CG21、CG22的电位一直为1.8V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如1.8V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位，设为0V。
P型阱26的电位VB1，都设为0V。另外，P型阱72PS的电位VB2，都设为0V。源线SL1、SL2的电位，都设为0V。
在本实施方式中，由于也使用低电压晶体管来作为区选择晶体管SST，因此，在对已写入存储单元晶体管MT的信息进行读取时，能够得到充分大的读取电流。因此，通过本实施方式，能够对已写入存储单元晶体管MT的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。
(写入方法)
接着，利用图64来说明本实施方式的非易失性半导体存储装置的写入方法。
此外，在此，以对图61中虚线A所包围的存储单元MC写入信息的情况为例，进行说明。
对存储单元晶体管MT写入信息时，如下设定各部的电位。
即，将与应该选择的存储单元MC(存储单元A)所连接的区选择晶体管SST相连接的区选择线SSL11的电位，设为例如1.8V。另一方面，将除了所选择的区选择线SSL11以外的区选择线SSL12、SSL21、SSL22的电位，都设为0V。
另外，将与应该选择的存储单元MC所连接的区选择晶体管SS相连接的主位线(位线)MBL1的电位，例如设为0V。另一方面，将除了所选择的主位线MBL1以外的主位线MBL2的电位，设为悬浮。
另外，将应该选择的存储单元MC所连接的第一字线CG11的电位，例如设为9V。另一方面，将除了所选择的第一字线CG11以外的第一字线CG12、CG21、CG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的第二字线SG11的电位，设为例如2.5V。另一方面，将除了所选择的第二字线SG11以外的第二字线SG12、SG21、SG22的电位，设为0V。
另外，将应该选择的存储单元MC所连接的源线SL11的电位，设为例如5.5V。另一方面，将除了所选择的源线SL1以外的源线SL21的电位，设为悬浮。
P型阱26的电位VB1，都设为0V。另外，P型阱72PS的电位VB2，都设为0V。
如果如上述那样设定各部的电位，在存储单元晶体管MT的源极扩散层36a和漏极扩散层36b之间有电子流动，电子被导入存储单元晶体管MT的浮栅30a内。由此，在存储单元晶体管MT的浮栅30a上蓄积电荷，从而在存储单元晶体管MT中写入信息。
(删除方法)
接着，利用图64以及图65来说明本实施方式的非易失性半导体存储装置的删除方法。图65是表示本实施方式的非易失性半导体存储装置的删除方法的剖面图。
例如针对每个区SCT，进行对已写入存储单元阵列的信息的删除处理。在此，以对在第一区SCT1内存在的多个存储单元MC内写入的信息一并进行删除的情况为例，进行说明。
在本实施方式中，如下述那样，删除已写入存储单元晶体管MT的信息。
此外，在对已写入存储单元晶体管MT的信息进行删除时，将主位线MBL1、MBL2的电位一直设为悬浮。另外，在对已写入存储单元晶体管MT的信息进行删除时，将源线SL11、SL21的电位一直设为悬浮。另外，使半导体衬底20的电位为0V(接地)。另外，将选择晶体管ST的栅SG11、SG12、SG21、SG22的电位一直设为悬浮。
在对已写入存储单元晶体管MT的信息进行删除时，首先，通过第二电压施加电路17，将P型阱72PS的电位VB2设定为第三电位VERS3。在此，将第三电位VERS3，设为例如1.8V。
另外，将区选择线SSL11、SSL12、SSL21、SSL22的电位设定为第二电位VERS2。在此，将第二电位VERS2，设为例如1.8V。
接着，通过第一电压施加电路15，将P型阱26的电位VB1设定为第一电位VERS1。在此，将第一电位VERS1，例如设为9V。
接着，将成为删除对象的第一区SCT1内的存储单元MC所连接的第一字线CG11、CG12的电位，例如设为-9V。另一方面，将不是删除对象的第二区SCT2内的存储单元MC所连接的字线CG21、CG22的电位，例如设为悬浮。
如果将第一字线CG11、CG12的电位设为例如-9V，则存储单元晶体管MT的浮栅30a放出电荷。由此，变为存储单元晶体管MT的浮栅30a没有蓄积电荷的状态，存储单元晶体管MT的信息被删除。
如上述，在对已写入存储单元晶体管MT的信息进行删除时，将P型阱26的电位(第一电位)VERS1例如设定为9V。在将P型阱26的电位VERS1设定为9V的情况下，区选择晶体管SST的源极扩散层104的电位VERS1’例如为8.5～8.7V左右。源极扩散层104的电位VERS1’比P型阱26的电位VERS1低的原因在于，由P型阱26和漏极扩散层36c构成的二极管使电压下降。
P型阱72PS的电位(第三电位)VERS3例如为1.8V的情况下，区选择晶体管SST的源极扩散层104和P型阱72PS之间的电位差(VERS1’-VERS3)例如为6.7～6.9V左右。如上述，区选择晶体管SST的耐压性例如为8V左右，因此，在区选择晶体管SST的P型阱72PS和源极扩散层104之间不会发生破坏(击穿)。
另外，在区选择线SSL的电位(第二电位)VERS2例如为1.8V的情况下，区选择晶体管SST的栅电极34d和源极扩散层104之间的电位差(VERS1’-VERS2)例如为6.7～6.9V左右。如上述，区选择晶体管SST的耐压性例如为8V左右，因此，在区选择晶体管SST的栅电极34d和源极扩散层104之间不会发生破坏(击穿)。
在将P型阱72PS的电位(第三电位)VERS3设定为例如1.8V的情况下，列译码器12的低电压晶体管111N的源极扩散层104的电位VERS3’例如为1.3～1.5V左右。列译码器12的低电压晶体管111N的源极扩散层104的电位VERS3’P型阱72PS的电位VERS3低的原因在于，由P型阱72PS和漏极扩散层104构成的二极管使电压下降。
如上述，列译码器12所用的低电压晶体管111N的耐压性为3V左右，因此，列译码器12的第一低电压晶体管111N不会发生破坏(击穿)。
此外，各部的电位并不限于上述的设定值。
以使得P型阱26的电位(第一电位)VERS1和P型阱72PS的电位(第三电位)VERS3的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
更严谨地，以使得区选择晶体管SST的源极扩散层104的电位VERS1’和P型阱72PS的电位VERS3之间的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS3。
另外，以使得区选择晶体管SST的栅电极30b的电位(第二电位)VERS2和P型阱26的电位(第一电位)VERS1的差，比区选择晶体管SST的耐压性小的方式，来设定各电位VERS1、VERS2。
更严谨地，以使得区选择晶体管SST的栅电极34d的电位VERS2和源极扩散层104的电位VERS1’的差，比区选择晶体管SST的耐压性小的方式，来设定各电位ERS1、VERS2。
另外，以使得P型阱72PS的电位(第三电位)VERS3，比列译码器12的低电压晶体管111N的耐压性小的方式，来设定第三电位VERS4。
更严谨地，以使得列译码器12的低电压晶体管111N的源极扩散层104的电位VERS3’和P型阱72P的电位的差，比列译码器12的低电压晶体管111N的耐压性小的方式，来设定第三电位VERS3。
在第一电位VERS1～第三电位VERS3都为正的情况下，将第二电位VERS2设定得比第一电位VERS1低，将第三电位VERS3也设定得比第一电位VERS1低。
这样一来，在本实施方式中，作为区选择晶体管SST，使用与存储单元晶体管MT、选择晶体管ST同样的晶体管，因此，区选择晶体管SST的耐压性比较高。因此，在删除已写入存储单元晶体管MT的信息时，即使在对区选择晶体管SST的栅电极30b以及P型阱72PS施加比较低的电压的情况下，区选择晶体管SST也不会被破坏。由于能够将对区选择晶体管SST的栅电极30b以及P型阱72PS施加的电压设定得比较低，因此，无需设置电压缓冲晶体管BT，就能够将耐压性极低的晶体管111N用于列译码器12。
(非易失性半导体存储装置的制造方法)
接着，利用图66至图78来说明本实施方式的非易失性半导体存储装置的制造方法。图66至图78是表示本实施方式的非易失性半导体存储装置的制造方法的工序剖面图。
图66(a)、图67(a)、图68(a)、图69(a)、图70(a)、图71(a)、图72(a)、图73(a)、图74(a)、图75(a)、图76(a)以及图77，表示存储单元阵列区域2。图66(a)、图67(a)、图68(a)、图69(a)、图70(a)、图71(a)、图72(a)、图73(a)、图74(a)、图75(a)、图76(a)以及图77的纸面左侧的图，对应于图29的E-E’剖面。图66(a)、图67(a)、图68(a)、图69(a)、图70(a)、图71(a)、图72(a)、图73(a)、图74(a)、图75(a)、图76(a)以及图77的纸面右侧的图，对应于图29的C-C’剖面。
图66(b)、图67(b)、图68(b)、图69(b)、图70(b)、图71(b)、图72(b)、图73(b)、图74(b)、图75(b)、图76(b)以及图78，表示周边电路区域4。图66(b)、图67(b)、图68(b)、图69(b)、图70(b)、图71(b)、图72(b)、图73(b)、图74(b)、图75(b)、图76(b)以及图78的纸面左侧，表示用于形成高耐压性晶体管的区域6。用于形成高耐压性晶体管的区域6中的纸面左侧，表示用于形成高耐压性N沟道晶体管的区域6N。用于形成高耐压性N沟道晶体管的区域6N的纸面右侧，表示用于形成高耐压性P沟道晶体管的区域6P。
用于形成高耐压性P沟道晶体管的区域6P的纸面右侧，表示用于形成区选择晶体管的区域7。
图66(b)、图67(b)、图68(b)、图69(b)、图70(b)、图71(b)、图72(b)、图73(b)、图74(b)、图75(b)、图76(b)以及图78的纸面右侧，表示用于形成第一低电压晶体管的区域8。用于形成第一低电压晶体管的区域8中的纸面左侧，表示用于形成第一低电压N沟道晶体管的区域8N。用于形成低电压晶体管的区域8中的纸面右侧，表示用于形成第一低电压P沟道晶体管的区域8P。
首先，从用于准备半导体衬底20的工序开始到使牺牲氧化膜69成长的工序为止，都与利用图10至图12说明的上述第一实施方式的非易失性半导体存储装置的制造方法相同，因此省略说明。
接着，如图66所示，对存储单元阵列区域2，深度(注入得深)注入N型的掺杂杂质，从而形成N型的填埋扩散层24。另外，对用于形成高耐压性N沟道晶体管的区域6N，也深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对用于形成区选择晶体管的区域7，深度注入N型的掺杂杂质，从而形成N型的填埋扩散层25。另外，对存储单元阵列区域2，注入比填埋扩散层24浅的P型的掺杂杂质，由此形成P型的阱26。另外，对用于形成高耐压性N沟道晶体管的区域6N，注入比填埋扩散层25浅的P型的掺杂杂质，由此形成P型的阱72P。另外，对用于形成区选择晶体管的区域7，注入比填埋扩散层25浅的P型的掺杂杂质，由此形成P型的阱72PS。
接着，在用于形成高耐压性N沟道晶体管的区域6N，形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。P型的阱72P成为被填埋扩散层25和扩散层70包围的状态。
另外，在用于形成区选择晶体管的区域7，也形成框状的N型的扩散层70。该框状的扩散层70，从半导体衬底20的表面一直形成到填埋扩散层25的周缘部。
另外，虽未图示，但存储单元阵列区域2的P型的阱26，也处于被填埋扩散层24和框状的扩散层70包围的状态。
接着，对用于形成高耐压性P沟道晶体管的区域6P，导入N型的掺杂杂质，由此形成N型的阱72N。
接着，对存储单元阵列区域2，进行沟道掺杂(未图示)。
接着，对用于形成高耐压性N沟道晶体管的区域6N和用于形成高耐压性P沟道晶体管的区域6P，进行沟道掺杂(未图示)。
接着，对用于形成区选择晶体管的区域7，进行沟道掺杂(未图示)。
接着，蚀刻除去半导体衬底20的表面存在的牺牲氧化膜69(参照图13)。
接着，在整个面上，通过热氧化法，形成膜厚为10nm的沟道绝缘膜28。
接着，在整个面上，例如通过CVD法，形成膜厚为90nm的聚硅膜30。作为该聚硅膜30，形成了掺杂了杂质的聚硅膜。
接着，如图67所示，对存储单元阵列区域2的聚硅膜30刻画图案，并且，蚀刻除去存在于周边电路区域4内的聚硅膜30。
接着，在整个面上，形成了按顺序层叠氧化硅膜、氮化硅膜、氧化硅膜而成的绝缘膜(ONO膜)32。该绝缘膜32用于使浮栅30a和控制栅34a绝缘。
接着，对用于形成第一低电压N沟道晶体管的区域8N，导入P型的掺杂杂质，从而形成P型的阱74P。
接着，对用于形成第一低电压P沟道晶体管的区域8P，导入N型的掺杂杂质，从而形成N型的阱74N。
接着，如图68所示，蚀刻除去在用于形成高耐压性晶体管的区域6以及用于形成第一低电压晶体管的区域8内存在的绝缘膜(ONO膜)32。在存储单元阵列区域2以及用于形成区选择晶体管的区域7，残留绝缘膜32。
接着，对用于形成第一低电压N沟道晶体管的区域8N和用于形成第一低电压P沟道晶体管的区域8P，进行沟道掺杂(未图示)。
接着，在整个面上，通过热氧化法，形成例如膜厚为15nm的栅绝缘膜76(参照图68)。
接着，通过湿蚀刻，除去用于形成第一低电压晶体管的区域8的栅绝缘膜76。
接着，在整个面上，通过热氧化法，形成例如膜厚为3nm的栅绝缘膜79(参照图69)。由此，在用于形成第一低电压晶体管的区域8中，形成了例如膜厚为3nm的栅绝缘膜79。另外，在用于形成高耐压性晶体管的区域6中，栅绝缘膜76的膜厚例如为16nm左右。
接着，在整个面上，例如通过CVD法，形成例如膜厚为180nm的聚硅膜34。
接着，在整个面上，形成反射防止膜80(参照图70)。
接着，如图71所示，使用光刻技术，对反射防止膜80、聚硅膜34、绝缘膜32以及聚硅膜30进行干蚀刻。由此，在存储单元阵列区域2内，形成了具有由聚硅构成的浮栅30a和由聚硅构成的控制栅34a的层叠体。另外，在存储单元阵列区域2内，形成了具有由聚硅构成的选择栅30b和聚硅膜34b的层叠体。另外，在用于形成区选择晶体管的区域7内，形成了具有由聚硅构成的栅电极30c和聚硅膜34e的层叠体。
接着，在应该对布线(第一金属布线)46和选择栅30b进行连接的区域中、蚀刻除去聚硅膜34b(未图示)。
接着，通过热氧化法，在浮栅30a的侧壁部分、控制栅34a的侧壁部分、选择栅30b的侧壁部分以及聚硅膜34b的侧壁部分，形成氧化硅膜(未图示)。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成用于使存储单元阵列区域2露出的开口部(未图示)以及用于使区选择晶体管的区域7露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在浮栅30a的两侧的半导体衬底20内以及在选择栅30b的两侧的半导体衬底20内，形成杂质扩散层36a～36c。另外，在区选择晶体管SST的栅电极30c的两侧的半导体衬底20内，形成杂质拡散区域36d。然后，剥离光致抗蚀剂膜。
这样一来，如图72所示，形成了具有浮栅30a、控制栅34a、源极/漏极扩散层36a、36b的存储单元晶体管MT。另外，形成了具有选择栅30b和源极/漏极扩散层36b、36c的选择晶体管ST。另外，形成了具有栅电极30c和源极/漏极扩散层36d的区选择晶体管SST。
接着，如图73所示，通过热氧化法，在浮栅30a的侧壁部分、控制栅34b的侧壁部分、选择栅30b的侧壁部分以及聚硅膜34b的侧壁部分，形成氧化硅膜82。
接着，例如通过CVD法，形成膜厚为50nm的氮化硅膜84。
接着，通过干蚀刻，对氮化硅膜84进行各向异性蚀刻，从而形成由氮化硅膜构成的侧壁绝缘膜84。此时，反射防止膜80被蚀刻除去。
接着，如图74所示，使用光刻技术，对周边电路区域4的聚硅膜34刻画图案。由此，在用于形成高耐压性晶体管的区域6，形成了由聚硅膜34构成的高耐压性晶体管110N、110P的栅电极34c。另外，在用于形成第一低电压晶体管的区域8，形成了由聚硅34构成的第一低电压晶体管111N、111P的栅电极34d。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管110N的栅电极34c的两侧的半导体衬底20内，形成N型的低浓度扩散层86。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成P型的低浓度扩散层88。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在第一低电压N沟道晶体管111N的栅电极34d的两侧的半导体衬底20内，形成N型的低浓度扩散层90。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在第一低电压P沟道晶体管111P的栅电极34d的两侧的半导体衬底20内，形成P型的低浓度扩散层92。然后，剥离光致抗蚀剂膜。
接着，例如通过CVD法，形成膜厚为100nm的氧化硅膜93。
接着，通过干蚀刻，对氧化硅膜93进行各向异性蚀刻。由此，如图75所示，在具有浮栅30a和控制栅34a的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93。另外，在具有选择栅30b和聚硅膜34b的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93。另外，在具有栅电极30c和聚硅膜34e的层叠体的侧壁部分，形成由氧化硅膜构成的侧壁绝缘膜93。另外，在栅电极34c、34d的侧壁部分形成由氧化硅膜构成的侧壁绝缘膜93。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性N沟道晶体管的区域6N露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在高耐压性N沟道晶体管的栅电极34c的两侧的半导体衬底20内，形成N型的高浓度扩散层94。由N型的低浓度扩散层86和N型的高浓度扩散层94，来构成LDD结构的N型的源极/漏极扩散层96。这样一来，形成了具有栅电极34c和源极/漏极扩散层96的高耐压性N沟道晶体管110N。高耐压性N沟道晶体管110N用于第一行译码器14、第三行译码器18、第一电压施加电路15等的高电压电路。
然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成高耐压性P沟道晶体管的区域6P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在高耐压性P沟道晶体管110P的栅电极34c的两侧的半导体衬底20内，形成P型的高浓度扩散层98。由P型的低浓度扩散层88和P型的高浓度扩散层98，来构成LDD结构的P型的源极/漏极扩散层100。这样一来，形成了具有栅电极34c和源极/漏极扩散层100的高耐压性P沟道晶体管110P。高耐压性P沟道晶体管110P用于第一行译码器14、第三行译码器18、第一电压施加电路15等的高电压电路。然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压N沟道晶体管的区域8N露出的开口部(未图示)露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型的掺杂杂质。由此，在第一低电压N沟道晶体管111N的栅电极34d的两侧的半导体衬底20内，形成N型的高浓度扩散层102。N型的低浓度扩散层90和N型的高浓度扩散层102，来构成LDD结构的N型的源极/漏极扩散层104。
这样一来，形成了具有栅电极34d和源极/漏极扩散层104的第一低电压N沟道晶体管111N。
第一低电压N沟道晶体管111N用于列译码器12、第二行译码器16、控制电路23、第二电压施加电路17、读出放大器13等的低电压电路。
然后，剥离光致抗蚀剂膜。
接着，在整个面上，通过旋涂法，形成光致抗蚀剂膜(未图示)。
接着，使用光刻技术，在光致抗蚀剂膜上，形成使得用于形成第一低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，以光致抗蚀剂膜作为掩模，向半导体衬底20内导入P型的掺杂杂质。由此，在第一低电压P沟道晶体管111P的栅电极34d的两侧的半导体衬底20内，形成P型的高浓度扩散层106。由P型的低浓度扩散层92和P型的高浓度扩散层106，来构成LDD结构的P型的源极/漏极扩散层108。
这样一来，形成了具有栅电极34d和源极/漏极扩散层108的第一低电压P沟道晶体管111P。第一低电压P沟道晶体管111P用于列译码器12、第二行译码器16、控制电路23、第二电压施加电路17、读出放大器13等的低电压电路。
然后，剥离光致抗蚀剂膜。
接着，例如通过溅射法，在整个面上，形成膜厚为10nm的钴膜。
接着，与利用图21说明的上述第一实施方式的非易失性半导体存储装置同样地，形成钴硅化物膜38a～38f。然后，蚀刻除去未反应的钴膜。
形成在选择晶体管ST的漏极扩散层36c上的钴硅化物膜38b，发挥漏电极的功能。形成在存储单元晶体管MT的源极扩散层36a上的钴硅化物膜38a，发挥源电极的功能。形成在区选择晶体管SST的源极/漏极扩散层36d上的钴硅化物膜38e，发挥源/漏电极的功能。
形成在高耐压性晶体管110N、110P的源极/漏极扩散层96、100上的钴硅化物膜38e，发挥源/漏电极的功能。形成在第一低电压晶体管111N、111P的源极/漏极扩散层104、108上的钴硅化物膜38e，发挥源/漏电极的功能(参照图76)。
接着，在整个面上，例如通过CVD法，形成膜厚为100nm的氮化硅膜114。氮化硅膜114发挥蚀刻阻止膜的功能。
接着，在整个面上，通过CVD法，形成膜厚为1.6μm的氧化硅膜116。这样一来，形成了由氮化硅膜114和氧化硅膜116构成的层间绝缘膜40。
接着，通过CMP法，使层间绝缘膜40的表面平坦化。
接着，使用光刻技术，形成到达源极/漏电极38a、38c的接触孔42、到达钴硅化物膜38e的接触孔42、到达钴硅化物膜38f的接触孔42。
接着，在整个面上，通过溅射法，全面形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，在整个面上，例如通过CVD法，形成膜厚为300nm的钨膜44。
接着，通过CMP法，对钨膜44以及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。这样一来，在接触孔42内，填埋例如由钨构成的导体插塞44。
接着，例如通过溅射法，在填埋有导体插塞44的层间绝缘膜40上，形成通过按顺序层叠Ti膜、TiN膜、Al膜、Ti膜以及TiN膜而成的层叠膜46。
接着，使用光刻技术，对层叠膜46刻画图案。由此，形成由层叠膜构成的布线(第一金属布线层)46(参照图77以及图78)。
然后，与利用图24以及图25说明的上述非易失性半导体存储装置的制造方法同样地，形成多层布线结构。
这样，制造出本实施方式的非易失性半导体存储装置。
例如，在第一实施方式中，以由存储单元晶体管MT构成存储单元MC的情况为例进行了说明，但也可以如第二实施方式那样，形成由存储单元晶体管MT和选择晶体管ST构成的存储单元MC。
另外，在第二至第四实施方式中，以形成了由存储单元晶体管MT和选择晶体管ST构成的存储单元MC的情况为例进行了说明，但也可以如第一实施方式那样，由存储单元晶体管MT来构成存储单元MC。
产业上的可利用性
本发明的非易失性半导体存储装置及其写入方法，能够提供动作速度快的非易失性半导体存储装置。
附图标记的说明
2…存储单元阵列区域
4…周边电路区域
6…用于形成高耐压性晶体管的区域
6N…用于形成高耐压性N沟道晶体管的区域
6P…用于形成高耐压性P沟道晶体管的区域
7…用于形成区选择晶体管的区域
8…用于形成低电压晶体管的区域、用于形成第一低电压晶体管的区域
8N…用于形成低电压N沟道晶体管的区域、用于形成第一低电压N沟道晶体管的区域
8P…用于形成低电压P沟道晶体管的区域、用于形成第一低电压P沟道晶体管的区域
9…用于形成第二低电压晶体管的区域
9N…用于形成第二低电压N沟道晶体管的区域
9P…用于形成第二低电压P沟道晶体管的区域
11…用于形成电压缓冲晶体管的区域
12…列译码器
13…读出放大器
14…行译码器、第一行译码器
15…第一电压施加电路
16…第二行译码器
17…第二电压施加电路
18…第三行译码器
19…第三电压施加电路
20…半导体衬底
21…元件区域
22…元件分离区域
23…控制电路、第一控制电路
24…N型阱、N型的扩散层
25…N型阱、N型的扩散层
26…P型阱
27…用于形成列译码器的区域
28…沟道绝缘膜
28a…沟道绝缘膜
28b…栅绝缘膜
28c…栅绝缘膜
29…第二控制电路
30…聚硅膜
30a…浮栅
30b…选择栅
30c…栅电极
32…绝缘膜、ONO膜
32a、32b、32c…绝缘膜
34…聚硅膜
34a…控制栅
34b…聚硅膜、导电层
34c、34d…栅电极
34e…聚硅膜、导电层
36a…杂质扩散层、源极扩散层
36b…杂质扩散层、源极/漏极扩散层
36c…杂质扩散层、漏极扩散层
36d…杂质扩散层、源极/漏极扩散层
37…侧壁绝缘膜
38a…硅化物层、源电极
38b…硅化物层、漏电极
38c、38d…硅化物层
38e…源极/漏电极
38f…硅化物层
40…层间绝缘膜
42…接触孔
44…导体插塞
46…布线(第一金属布线层)
48…层间绝缘膜
50…接触孔
52…导体插塞
54…布线(第二金属布线层)
56…层间绝缘膜
58…接触孔
60…导体插塞
62…布线(第三金属布线层)
64…热氧化膜
66…氮化硅膜
68…沟
69…牺牲氧化膜
70…填埋扩散层
72P…P型阱
72PS…P型阱
72N…N型阱
74P…P型阱
74N…N型阱
74PS…P型阱
74PB…P型阱
76…栅绝缘膜
78…栅绝缘膜
80…反射防止膜
82…氧化硅膜
84…氮化硅膜、侧壁绝缘膜
86…低浓度扩散层
88…低浓度扩散层
90、90a…低浓度扩散层
92、92a…低浓度扩散层
93…氧化硅膜、侧壁绝缘膜
94…高浓度扩散层
96…源极/漏极扩散层
98…高浓度扩散层
100…源极/漏极扩散层
102…高浓度扩散层
104…源极/漏极扩散层
106…高浓度扩散层
108…源极/漏极扩散层
110N…高耐压性N沟道晶体管
110P…高耐压性P沟道晶体管
111N…第一低电压N沟道晶体管
111P…第一低电压P沟道晶体管
112N…低电压N沟道晶体管
112P…低电压P沟道晶体管
113N…第二低电压N沟道晶体管
113P…第二低电压P沟道晶体管
114…氮化硅膜
116…氧化硅膜
118…氧化硅膜
120…氧化硅膜
122…氧化硅膜
124…氧化硅膜
126…氧化硅膜
128…氧化硅膜
130…层间绝缘膜
132…接触孔
134…导体插塞
136…布线(第四金属布线层)
138…氧化硅膜
140…氧化硅膜
142…层间绝缘膜
143…接触孔
144…导体插塞
145…布线
146…氧化硅膜
148…氮化硅膜
202…存储单元阵列区域
207…用于形成区选择晶体管的区域
212…列译码器
213…读出放大器
214…行译码器
215…电压施加电路
217…用于形成列译码器的区域
220…半导体衬底
222…元件分离区域
223…控制电路
224…填埋扩散层、N型阱
226…P型阱
228a…沟道绝缘膜
236a、236c…源极/漏极扩散层
230a…浮栅
232a…绝缘膜
234a…控制栅
234d…栅电极
274P…P沟道
276…栅绝缘膜
278…栅绝缘膜
304…源极/漏极扩散层
312N…N沟道晶体管

Claims (11)

1.一种非易失性半导体存储装置，其特征在于，
具有：
存储单元阵列，由具有存储单元晶体管的多个存储单元排列为矩阵状而成，
多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接，
多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接，
列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位，
行译码器，与所述多个字线相连接，用于控制所述多个字线的电位，
多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接，
第一控制部，控制所述多个第一晶体管的栅极的电位；
所述存储单元晶体管，形成在第一阱上；
所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；
还具有：
第一电压施加部，对所述第一阱施加电压，
第二电压施加部，对所述第二阱施加电压；
所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于，
还具有第三晶体管，该第三晶体管设在所述第一晶体管和所述列译码器之间，所述第三晶体管的源极与所述第一晶体管的所述漏极电连接，所述第三晶体管的漏极与所述列译码器电连接。
3.如权利要求2所述的非易失性半导体存储装置，其特征在于，
所述第三晶体管，形成在与所述第一阱以及所述第二阱电性分离的第三阱上，
还具有：
第三电压施加部，对所述第三阱施加第三电压，
第二控制部，控制所述第三晶体管的栅极的电位。
4.如权利要求3所述的非易失性半导体存储装置，其特征在于，
所述第三晶体管的栅绝缘膜的膜厚度，比所述第一晶体管的所述栅绝缘膜的膜厚度薄。
5.如权利要求1～4中任意一项所述的非易失性半导体存储装置，其特征在于，
将所述第一阱设定为第一电位，将所述第一晶体管的栅电极设定为比所述第一电位低的第二电位，将所述第二阱设定为比所述第一电位低的第三电位，来删除已写入所述存储单元的信息。
6.如权利要求3或4所述的非易失性半导体存储装置，其特征在于，
将所述第一阱设定为第一电位，将所述第一晶体管的栅电极设定为比所述第一电位低的第二电位，将所述第二阱设定为比所述第一电位低的第三电位，将所述第三晶体管的栅电极设定为比所述第三电位低的第四电位，将所述第三阱设定为比所述第三电位低的第五电位，来删除已写入所述存储单元的信息。
7.如权利要求1～4中任意一项所述的非易失性半导体存储装置，其特征在于，
所述存储单元晶体管，具有隔着沟道绝缘膜而形成在所述第一阱上的浮栅和隔着第一绝缘膜而形成在所述浮栅上的控制栅，
所述第一晶体管的所述栅绝缘膜，由与所述沟道绝缘膜相同的绝缘膜构成，
所述第一晶体管的栅电极，由与所述浮栅相同的导电膜构成，
所述第一晶体管，还具有隔着第二绝缘膜而形成在所述栅电极上的导电层，
所述第一晶体管的所述第二绝缘膜，由与所述存储单元晶体管的所述第一绝缘膜相同的绝缘膜构成，
所述第一晶体管的所述导电层，由与所述存储单元晶体管的所述控制栅相同的导电膜构成。
8.如权利要求1～3中任意一项所述的非易失性半导体存储装置，其特征在于，
所述第一晶体管的耐压性，比在删除已写入所述存储单元的信息时对所述第一阱施加的电压低。
9.如权利要求1～8中任意一项所述的非易失性半导体存储装置，其特征在于，
所述存储单元阵列被分割为多个区，
所述第一晶体管是用于对所述区进行选择的区选择晶体管。
10.一种非易失性半导体存储装置的删除方法，该非易失性半导体存储装置具有：
存储单元阵列，由具有存储单元晶体管的多个存储单元排列为矩阵状而成，
多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接，
多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接，
列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位，
行译码器，与所述多个字线相连接，用于控制所述多个字线的电位，
多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接，
第一控制部，控制所述多个第一晶体管的栅极的电位；
所述存储单元晶体管，形成在第一阱上；
所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；
所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接；
所述的非易失性半导体存储装置的删除方法的特征在于，
将所述第一阱设定为第一电位，将所述第一晶体管的栅电极设定为比所述第一电位低的第二电位或悬浮电位，将所述第二阱设定为比所述第一电位低的第三电位，来删除已写入所述存储单元的信息。
11.如权利要求10所述的非易失性半导体存储装置的删除方法，其特征在于，
所述非易失性半导体存储装置还具有第三晶体管，该第三晶体管设在所述第一晶体管和所述列译码器之间，所述第三晶体管的源极与所述第一晶体管的所述漏极电连接，所述第三晶体管的漏极与所述列译码器电连接；
所述第三晶体管，形成在与所述第一阱以及所述第二阱电性分离的第三阱上，
在删除已写入所述存储单元的信息时，将所述第三晶体管的栅电极设定为比所述第三电位低的第四电位，将所述第三阱设定为比所述第三电位低的第五电位。
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