JP2003077285A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、チップ面積増大を抑止でき、且つ高
速動作が可能なフラッシュメモリを提供することを目的
とする。 【解決手段】本発明の半導体記憶装置は、消去または書
込み単位の異なる２種類のメモリサブアレイに対して、
各々におけるメインビット線１６およびサブビット線１
７数を同じにし、各々におけるメインワード線１４数を
変える。本構成により、２重ワード線方式および２重ビ
ット線方式を採用しても、レイアウトの自由度が高いた
め、周辺回路を効率的に配置することにより、チップ面
積の増大を抑制することができ、且つ高速動作も可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に３層メタル配線技術を用いたフラッシュメモリに関
する。

【０００２】

【従来の技術】一般的にフラッシュメモリの電気的に書
込みまたは消去できる容量単位は、６４ＫＢ（＝５１２
Ｋビット）となっているため、チップ内のメモリセルア
レイはその単位で分離される。例えば、１６Ｍｂフラッ
シュメモリの場合、６４ＫＢのサブメモリセルアレイが
３２個配置され、メモリセルを選択するために各サブメ
モリセルアレイにワード線およびビット線を選択するデ
コーダ回路が設けられる。このデコード回路には、主に
2種類の方式があるため以下順に説明する。

【０００３】図１４は、２重ワード線デコード方式を用
いたフラッシュメモリの概略図である。

【０００４】この２重ワード線デコード方式は、１つの
ワード線に接続されるメモリセルの数を減らすことでワ
ード線容量を低減し、動作の高速化を図っている。

【０００５】図１４では、サブワード線１５が接続され
た複数のメモリセルからなるサブメモリセルアレイ１ｂ
が列方向に複数設けられ、各サブメモリセルアレイ１ｂ
に、ブロックデコーダ１８および行サブデコーダ１１が
設けられている。また同列のメモリサブアレイ１ｂに
は、共通にメインワード線１４および行メインデコーダ
１０が設けられている。これらの構成が、通常、行方向
に複数繰り返される。

【０００６】そして2重ワード線デコード方式では、行
メインデコーダ１０により、例えば行アドレスＡ０−Ａ
６に基づき１つのメインワード線１４が選択され、且
つ、ブロックデコーダ１８および行サブデコーダによ
り、残りの行アドレスＡ７−Ａ９に基づいて１つのサブ
ワード線１５が選択される。すなわち、メインワード線
１４には複数のサブワード線１５のいずれかが接続され
る。

【０００７】従って、メインワード線１４には行方向の
全メモリセル数に比べて少数のメモリセルが接続される
ため、メモリ容量が大きくてもワード線遅延は少ない。

【０００８】また、この階層デコードに多層配線技術を
使用することで、サブワード線１５上にメインワード線
１４を積層でき、メモリセルをデコードするのに必要な
回路面積が削減され、また各デコーダに入力されるアド
レス信号線の引き回し距離も短縮される。

【０００９】図１５は、２重ビット線デコード方式を用
いたフラッシュメモリの概略図である。

【００１０】この２重ビット線デコード方式は、ビット
線に対する階層デコードである。

【００１１】図１５では、サブビット線１７が接続され
た複数のメモリセルからなるサブメモリセルアレイ１ｂ
が行方向に複数設けられ、各サブメモリセルアレイ１ｂ
に、サブビット線セレクタ１２ａが設けられている。ま
た同行のメモリサブアレイ１ｂには、共通にメインビッ
ト線１６およびメインビット線セレクタ１２ｂが設けら
れている。これらの構成は、通常、列方向に複数繰り返
される。

【００１２】上述した２重ワード線と同様に、階層デコ
ードを用いているため面積低減はもちろん、メインビッ
ト線１６はセンスアンプに繋がれるためメモリセルから
センスアンプまでの配線容量が低減され、高速読出しが
可能になる。

【００１３】

【発明が解決しようとする課題】実際のフラッシュメモ
リでは、書込みまたは消去できる単位がすべて６４ＫＢ
ではなく、ブートセルアレイと呼ばれる小規模な容量８
ＫＢのメモリサブアレイが併存する。これは６４ＫＢ単
位よりも小さな単位での書き換えが望まれる格納プログ
ラムデータなどを記憶するためである。

【００１４】例えば、１６Ｍビットフラッシュでは、メ
モリセルアレイは、６４ＫＢセルアレイが３１個、８Ｋ
Ｂセルアレイが８個という変則的な構成になっている。
これらの構成は、従来は図１６に示すように配置され、
２重ワード線デコード方式が採用されていた。

【００１５】上側には８ＫＢセルアレイ１ｂが８個、各
々のセルアレイのサブワード線１５を選択するための行
サブデコーダ１１を間に挟むように配置され、左側にメ
インワード線１４を選択する行メインデコーダ１０が共
通に配置されている。８ＫＢセルアレイの上側に、ビッ
ト線を選択するための列セレクタおよび行サブデコーダ
１１を選択するブロックデコーダが配置されている。

【００１６】下側には６４ＫＢセルアレイ１ｂが２個、
各々のセルアレイのサブワード線１５を選択するための
行サブデコーダ１１を間に挟むように配置され、左側に
メインワード線１４を選択する行メインデコーダ１０が
共通に配置されている。８ＫＢセルアレイの下側に、ビ
ット線を選択するための列セレクタおよび行サブデコー
ダ１１を選択するブロックデコーダが配置されている。

【００１７】Ｉ／Ｏデータ線に接続される列数は、６４
ＫＢに比べ８ＫＢセルアレイ１ｂは少ない。２種類のセ
ルアレイを同じ選択信号で選択するために、複数の８Ｋ
Ｂセルアレイ１ｂに亘りサブデータ線を引き、６４ＫＢ
セルアレイの列数とあわせている。

【００１８】このように、８ＫＢおよび６４ＫＢセルア
レイ１ｂにおける行数は同数であるため、２重ワード線
デコード方式を容易に導入することができる。

【００１９】しかしながら、動作を高速化するため、２
重ワード線デコード方式に加え、さらに２重ビット線デ
コード方式を採用するには、従来の構造では列方向に関
し、以下のような不整合性が問題となる。

【００２０】１）８ＫＢセルアレイ用の列セレクタ（メ
インビット線セレクタ１２ｂ、サブビット線セレクタ１
２ａ）は、６４ＫＢセルアレイ用とピッチが異なる上、
配置も変則的である。

【００２１】２）８ＫＢセルアレイ用のデータを消去す
るための消去デコーダ回路および２重ビット線デコード
方式に必要なブロックデコーダ回路の配置が、カラムピ
ッチに合わない。

【００２２】このため、従来の２重ワード線デコード方
式にくわえて２重ビット線デコード方式を採用すると、
レイアウトが複雑になるのみならずサブデータ線等に起
因するデッドスペースが生じ、またデータ線のひきまわ
しにより配線抵抗が増大し、動作の高速化が妨げられ
る。

【００２３】そこで本発明は、異なる容量のメモリサブ
アレイを有するフラッシュメモリにおいて、２重ワード
線および２重ビット線デコード方式を同時に採用しなが
らも、チップ面積増大を抑止でき且つ高速動作を可能に
するフラッシュメモリを提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数の不揮発性メモリセルを行列状に配置し、同一
行にある所定数の不揮発性メモリセルごとにサブワード
線を接続し、且つ、この同一行の複数のサブワード線に
対し行セレクタを介し共通にメインワード線を接続した
第一のメモリセルアレイと、前記第一のメモリセルアレ
イと比べて総数の少ない不揮発性メモリセルを行列状に
配置し、複数の不揮発性メモリセルを行列状に配置し、
同一行にある複数の不揮発性メモリセルごとにサブワー
ド線を接続し、且つ、この同一行にある複数のサブワー
ド線に対し行セレクタを介し共通にメインワード線を接
続した第二のメモリセルアレイとを有する半導体記憶装
置において、前記第一のメモリセルアレイの同一列にあ
る所定数の不揮発性メモリセルごとにサブビット線を接
続し、この同一列にある複数のサブビット線に対し列セ
レクタを介し共通にメインビット線を接続し、前記第二
のメモリセルアレイの同一列にある所定数の不揮発メモ
リセルごとにサブビット線を接続し、この同一列にある
複数のサブビット線に対し列セレクタを介し共通にメイ
ンビット線を接続し、前記第二のメモリセルアレイを前
記第一のメモリセルアレイのメインビット線方向に沿っ
て配置するとともに、前記第一および第二のメモリセル
アレイにおける各々の総サブビット線数を同数にし、且
つ同列にある各々のメインビット線を接続することによ
り、前記メインビット線を第一および第二のメモリセル
アレイ間で共有化したことを特徴とする。

【００２５】この構成により、２重ワード線および２重
ビット線デコード方式を同時に採用しながらも、チップ
面積増大を抑止でき且つ高速動作の可能なフラッシュメ
モリを提供することができる。

【００２６】

【発明の実施の形態】図１は本発明の第一の実施例にか
かる不揮発性半導体記憶装置の主要部を示すブロック図
である。

【００２７】外部端子から入力されたアドレスは、アド
レスバッファ３を介しデコードされる。そのデコード値
に対応するメモリセルは、行メインデコーダ１０，２
０、行サブデコーダ１１，２１および列セレクタ１２，
２２により選択され、制御回路７の出力に従って読出／
書込／消去などが行われる。そして読出されたデータ
は、センスアンプ５および出力バッファ６を介し出力さ
れる。各動作に必要な主な電位は、電圧制御回路９によ
って生成され、メモリセルや諸制御を行う回路に与えら
れる。

【００２８】例えば、消去時には電圧制御回路９で発生
された電位VDDH(例えば10V)が選択メモリセルのソース
に印加され、書込み時にはVDDHが選択メモリセルのワー
ド線に印加される。また、読出しの際には、電位制御回
路９で発生された電位VDDR(例えば4.7V)が選択メモリセ
ルのワード線に印加される。

【００２９】図２および図３は、それぞれ第一の実施例
にかかるメモリセルアレイの概略構成図、詳細構成図で
ある。

【００３０】書込みまたは消去単位は６４ＫＢ単位と、
８ＫＢ単位の２種類があるとする。以下大きい容量の方
をレギュラーセルアレイ１ａ、小さい容量の方をブート
セルアレイ２と呼ぶ。

【００３１】本実施例ではレギュラーセルアレイ１ａを
１０２４行×５１２列とし、ブートセルアレイ２を１２
８行×５１２列とする。図２のように、上側には８つの
レギュラーセルアレイ１ａ が、各々の間に２つの列サ
ブデコーダ１１を挟んで配置され、一番左側に列メイン
デコーダ１０が配置されている。同様に、下側には８つ
のブートセルアレイ２が、各々の間に２つの列サブデコ
ーダ１１を挟んで配置され、一番左側に列メインデコー
ダ２０が配置されている。またレギュラーセルアレイ１
ａとブートセルアレイ２間には、それぞれに対応するブ
ロックデコーダ及び列セレクタ１２，２２が配置され
る。

【００３２】本実施例によれば、２種類のメモリセルア
レイのカラムピッチが変わらないために、各々のメモリ
セルアレイに２重ビット線方式を採用してもレイアウト
的な問題は生じない。さらに、メインビット線１６を２
種類のメモリセルアレイで共通化できるため、センスア
ンプまわりのレイアウト自由度が高くなる。

【００３３】また、２種類のメモリセルアレイおいて
は、Ｉ／Ｏデータ線に接続されるメモリセルの列数も同
じであるから、従来必要だった複数のブートセルアレイ
１ｃに亘るサブデータ線の引き回しも不要になる。従っ
て、メインビット線１６からセンスアンプへのデータ線
をレイアウトするにあたり、チップ面積の増大を抑制す
ることができる。

【００３４】尚、ブートセルアレイ２の行数はレギュラ
ーセルアレイ１ａの１／８のため、ブートセルアレイ２
側の行デコード回路の数を、レギュラーセルアレイ１ａ
側の行デコード回路の１／８に変更することで、２重ワ
ード線方式も簡単に導入することができる。各レギュラ
ーセルアレイ１ａの行サブデコーダ１１を選択する信号
RB0-RB1023に対して、８個のブートセルアレイの行サブ
デコーダ２１を選択する信号をRB0-RB127、RB128-RB25
5、・・・、RB896-RB1023と割りふることで、２種類の
メモリセルアレイを同じ信号で選択できるからである。

【００３５】また、図３のようにサブワード線１５の長
さが、ブートセルアレイ２とレギュラーセルアレイ１ａ
とで等しくなるため、行方向に関してはブートセルアレ
イ２を変則的な扱いをせずにすむため、周辺回路のレイ
アウトは従来よりも自由度が高くなる。例えば、センス
アンプをブートセルアレイ２近傍に配置することも、或
いはブートセルアレイ２から遠方に配置することも可能
である。仮に、ブートセルアレイ２近傍に配置すれば、
センスアンプを介しブートセルアレイ２からＩ／Ｏパッ
ド間距離を短縮できるため、より高速にブートセルアレ
イ２へアクセスできる効果がある。

【００３６】図４および図５は、それぞれメモリセルア
レイのビット線方向に沿った断面図、ワード線方向に沿
った断面図である。

【００３７】P型半導体基板に２重ウエルが複数形成さ
れ、１つのウエルの中にメモリセル、また別のウエルに
は列セレクタ１２，２２、あるいは行セレクタ１１，２
１が形成されている。図４のように、サブビット線１７
は第一層メタルM1、メインビット線１６は第三層メタル
M3で構成されている。図５のように、サブワード線１５
はpoly Siをシリサイド化したもの、例えばPoly Si/ WS
iで構成され、メインワード線１４は第二層メタルM2で
構成されている。M1は例えばWシリサイドなどで構成さ
れる。M2, M3は例えばAl、Al合金、Cu合金等の金属層で
構成され、通常は、上層に反射防止膜、あるいは下層に
バリヤメタル、あるいはこの両方が形成されている。反
射防止膜、バリヤメタルにはTi膜、Ti/TiN膜など単層ま
たは複層で構成される。尚、図５では素子分離のためフ
ィールド酸化膜が使用されているが、トレンチアイソレ
ーションでも良い。

【００３８】メモリセルはそれぞれ、浮遊ゲート５１、
複合絶縁膜、制御ゲート５２が積層されたMOS構造を有
している。これらのソース・ドレインは隣接するもの同
士で共有される。この浮遊ゲート５１に電子を注入す
る、或いは、浮遊ゲート５１から電子を引抜くことによ
り、メモリセルのデータ値は変えられる。

【００３９】以下、読出しおよび書込み動作を説明す
る。

【００４０】図６はメモリセルの基本的な動作電圧条件
を示した表である。

【００４１】消去時には、選択したメモリセルに対し
て、制御ゲート５２は- 7.5V、ドレインはフローティン
グ、ソース及び半導体基板は10Vにする。電子が、浮遊
ゲートから半導体基板へファウラー・ノルドハイム電流
で引抜かれるため、メモリセルの閾値は正（データは"
0"）となる。

【００４２】書込み時には、選択したメモリセルに対し
て、制御ゲートはVDDH(例えば10V)、ドレインはVDDP(例
えば5V)、ソース及び半導体基板は0Vにする。電子は、
半導体基板・ドレインから浮遊ゲート５１へ、ホットエ
レクトロン効果で注入されるため、メモリセルの閾値は
負（データは"1"）となる。

【００４３】読出し時には、選択したメモリセルに対し
て、制御ゲート５２はVDDR(例えば約4.7V)が制御ゲート
５２に、ドレインは0.8V、ソースは0Vにする。メモリセ
ルの閾値が負(データは"1"とする)であればメモリセル
はオン、閾値が正（データは"0"とする）であればメモ
リセルはオフする。このためビット線電位をセンスする
ことでデータ読出しが可能となる。

【００４４】尚、ソース・ドレイン・制御ゲートに動作
に必要な電圧を供給するにあたり、実際は、電圧制御回
路９で生成された電圧が、デコーダ電圧制御回路９０に
より選択的にデコーダ回路へ供給される。

【００４５】図７はデコーダ電圧制御回路の概略ブロッ
ク図である。

【００４６】電圧制御回路９は昇圧電圧を作るためのチ
ャージポンプ回路を複数有し、各々よりVDDH、VDDR、VB
B、VDDPが作られる。そして各電圧は、デコーダ電圧制
御回路９０を用いて、列メインデコーダ１０、列サブデ
コータ１１、２１、ブロックデコーダ１８に選択的に供
給される。

【００４７】通常、デコーダ電圧制御回路９０はメモリ
セルアレイ１の行方向長さ以内で配置される。ブートセ
ルアレイ２では行方向の長さが約１／８となっているた
め、本実施例では、図２のようにブートセルアレイ用の
デコーダ電圧制御回路９０を、レギュラーメモリセルア
レイ１側に配置させる。

【００４８】以上、本実施例によれば、２重ワード線お
よび２重ビット線デコード方式を同時に採用しながら
も、周辺回路のレイアウトが容易になり、チップ面積増
大を抑止できる。また高速動作も可能になる。

【００４９】以下、本発明にかかる第二の実施例を説明
する。

【００５０】図８は本発明の第二の実施例にかかる不揮
発性半導体記憶装置の主要部を示すブロック図である。

【００５１】パスワード等のユーザの機密情報を記憶さ
せる特殊なメモリ領域（以下 Hidden ROM １ｃと呼ぶ）
を加えた点が、第一の実施例と異なる。

【００５２】このHidden ROM１ｃは、アドレスA0-Anに
より、通常のメモリセルアレイ１と同様に選択される。
つまり、通常はメモリセルアレイ１がアクセスされてい
るが、制御回路７よりHidden ROM選択信号が発生される
とHidden ROMが選択されるようになっている。

【００５３】図９は第二の実施例にかかるメモリセルア
レイの概略構成図である。

【００５４】Hidden ROM１ｃは、書込みまたは消去単位
が６４ＫＢであるため、１０２４行×５１２列と、第一
の実施例で説明したレギュラーセルアレイと同様の構成
にとる。

【００５５】図９では、７つのレギュラーセルアレイ１
ａと1つのHidden ROM１ｃに対して、行メインデコーダ
１０が共有されている。上側に７つのレギュラーセルア
レイ１ａおよび１つのHidden ROM１ｃが配置され、下側
に８つのブートセルアレイが配置され、上側と下側のア
レイとにおいてメインビット線１６が共有されている。
すなわち、Hidden ROM 1cも、同列にあるブートセルア
レイ２とにおいて、メインビット線１６が共有されてい
る。

【００５６】第一の実施例と同様に、第二の実施例では
列方向を同一ピッチでレイアウト可能であるため、２重
ビット線構造であっても複雑なレイアウトを行う必要が
ないため、センスアンプなど周辺回路のレイアウト自由
度が高くなる。

【００５７】尚、１６Ｍｂフラッシュメモリの場合、ブ
ートセルアレイ２を８ＫＢ×８個の構成にすると、レギ
ュラーセルアレイ１ａは６４ＫＢ×３１個となる。レギ
ュラーセルアレイ１ａが８個づつ行方向に配置される
と、最後の行には７個の配置となりデッドスペースが生
じる。そこに本実施例のようにHidden ROM１ｃが配置さ
れれば、第一の実施例の効果に加えて、さらにデッドス
ペースを有効活用できるメリットがある。

【００５８】以下、本発明にかかる第三の実施例を説明
する。

【００５９】図１０は第三の実施例にかかるメモリセル
アレイの概略構成図である。

【００６０】第二の実施例と同様に、上側に７つのレギ
ュラーセルアレイ１ａおよび１つのHidden ROM１ｃが配
置され、下側に８つのブートセルアレイ２が配置されて
いる。

【００６１】これまでの実施例と異なり、本実施例では
上側と下側のアレイとにおいてメインビット線１６は独
立させてある。そして、それぞれに対応するメインビッ
ト線１６は読出し系統を別にするため別々のセンスアン
プに接続される。

【００６２】このためデュアル動作が可能になる。つま
り、ブートセルアレイ２のメモリセルに書込みをしてい
る時は、レギュラーセルアレイ１ａに対し読出し動作が
可能となる。反対にブートセルアレイ２のメモリセルを
読出している時には、レギュラーセルアレイ１ａに書込
みをすることができる。

【００６３】他の実施例と同様に２重ワード線デコード
方式を採用しているため、高速行アクセスが可能である
ことはいうまでもなく、ブートセルアレイ２のサブビッ
ト線１７はレギュラーセルアレイ１ａよりも短いため容
量が軽く、高速な読出し動作が可能である。さらに本実
施例は、デュアル動作が可能であるため高速ＣＰＵによ
る処理にも適している。

【００６４】図１１は、デュアル動作の一例を示した図
である。

【００６５】この例では、ブートセルアレイ２に対し読
出しを行うと同時に、レギュラーセルアレイ１ａに書込
みを行っている。

【００６６】ブートセルアレイ２においては、デコーダ
電圧制御回路９０により行メインデコーダ２０及びサブ
デコーダ２１には４．７Ｖが供給され、センスアンプ内
のバイアス回路によりビット線には0.8Vが供給される。

【００６７】レギュラーセルアレイ１ａにおいては、デ
コーダ電圧制御回路９０により行メインデコーダ１０及
びサブデコーダ１１には５Ｖが供給され、書込み負荷
(書込みTr)よりメインビット線１６およびサブビット線
１７には１０Ｖが供給される。

【００６８】このように別動作を同時に実行するために
は、デコーダの電源を別々に制御する必要がある。この
別々に電圧制御する単位が、通常はバンクとして扱われ
る。本発明による構成は、バンク数の多いメモリセルア
レイ１に、適用可能であるから、ユーザがデュアル動作
できるメモリ空間の自由度を大きくできるメリットがあ
る。

【００６９】また、本実施例では両方のセルアレイに対
して同じ動作、例えば読出しと読出しは不可能だが、I/
Oバッファで双方のデータが衝突しないよう制御回路を
さらに設ける、あるいはI/O系を別々にすれば可能であ
る。例えばラッチ回路を設け、ブートセルアレイ２用の
データを優先させて動作する間、レギュラーセルアレイ
１ａ用のデータをラッチ回路で保持し、ブートセルアレ
イ２に対し動作が終了するとレギュラーセルアレイ１ａ
にアクセスすれば、同じ動作が可能になる。

【００７０】また、I/O系を独立させた場合には、パワ
ーオンリセットを通常とは異ならせ、レギュラーセルア
レイ２のみが読出し状態にリセットされ、ブートセルア
レイ２は他のモードにリセットされるようにしても良
い。

【００７１】尚、第一ないし第三の実施例では、レギュ
ラーセルアレイ２は行方向には１ブロック分のみであっ
たが、行方向にブロックをさらに追加することも可能で
ある。図１２は本発明の第三の実施例に関する応用例に
かかるメモリセルアレイの概略構成図である。

【００７２】チップの長手方向にメインビット線１６が
配置されるように、レギュラーセルアレイ２及びHidden
ROM３が配置されている。そしてチップ端側にブートセ
ルアレイ２が配置されている。このブートセルアレイ２
は、メインビット線１６方向に複数区分配置されてい
る。１つの区分は消去単位として扱われるため、１つの
区分を構成するメモリセルアレイは２重ウエルによって
半導体基板とは分離されている。本実施例によれば、ブ
ートセルアレイ２の容量を増加させた場合でも、２重ワ
ード線および２重ビット線を容易に適用することができ
る。

【００７３】また別のレイアウトも可能である。図１３
は本発明の第三の実施例に関する他の応用例にかかるメ
モリセルアレイの概略図である。本実施例は６４Ｍビッ
トで６４ＫＢのレギュラーセルアレイ１ａが１２８−Ｘ
個、６４ＫＢのHidden ROMがＸ個、８ＫＢのブートセル
アレイ２を８個束にしたものがＸ個ある。通常Ｘは１
で、例えば図１３に記載してあるうち、ブートセルアレ
イ２は左下側にのみ、ブートセルアレイ２用の電圧制御
回路９０もまた左下側にのみ配置される。これに対し、
Ｘを２にした場合、図１３のように周辺回路をはさんで
ブートセルアレイを左右対称に配置することもできる。

【００７４】尚、本発明は上記実施例に限定されるもの
ではない。メモリセルアレイ１および周辺回路のレイア
ウトは、適宜変更可能である。

【００７５】また、不良メモリセルが接続されたサブビ
ット線を冗長メモリセルアレイのサブビット線と置き換
えられるよう、或いは、サブワード線同士を置き換えら
れるよう、冗長メモリセルアレイをレギュラーセルアレ
イ１ａ内にさらに設けても良い。言い換えれば、実際に
は使用されないダミーワード線、ダミービット線をレギ
ュラーセルアレイ１ａ内に配置しても良い。さらにブー
トセルアレイ２においてもダミーワード線、ダミービッ
ト線を設けても良い。この場合、レギュラーセルアレイ
１ａおよびブートセルアレイ２における、各々のダミー
ビット線を共通のメインビット線に接続しても良い。

【００７６】あるいは、冗長メモリセルアレイをレギュ
ラーセルアレイ１ａとは別に設けても良い。

【００７７】また、メモリセルは上述した２重ゲートに
限定されない。例えば、複合絶縁膜を３層有しその上に
制御ゲートを有する構造、あるいはワードゲートの両サ
イドに下層に複合絶縁膜のある制御ゲートを有する構造
などにも適用可能である。

【００７８】尚、不揮発性半導体記憶装置の単体に限ら
ず、１つのチップにメモリとＡＳＩＣ等を混載した製品
あるいは、複数チップを積層したパッケージであって
も、本発明を適用可能であるため、チップ面積増加の抑
制、高速動作が可能になる効果が得られる。

【００７９】また、レギュラーセルアレイ１ａ，ブート
セルアレイ２の容量は上記実施例に限定されず、どのよ
うな容量であっても、本発明を適用し２重ワード線、お
よび２重ビット線構造を効率的にとることができる。

【００８０】その他、発明の要旨を逸脱しない範囲で、
種々変形可能である。

【００８１】

【発明の効果】本発明は、上述のように構成されている
ので、２重ワード線および２重ビット線デコード方式を
同時に採用しながらも、チップ面積増大を抑止した高速
動作可能なフラッシュメモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例にかかる不揮発性半導体
記憶装置の主要部を示すブロック図である。

【図２】本発明の第一の実施例にかかるメモリセルアレ
イの概略構成図である。

【図３】本発明の第一の実施例にかかるメモリセルアレ
イの詳細構成図である。

【図４】メモリセルアレイのビット線方向に沿った断面
図である。

【図５】メモリセルアレイのワード線方向に沿った断面
図である。

【図６】メモリセルの基本的な動作電圧条件を示した表
である。

【図７】デコーダ電圧制御回路の概略ブロック図であ
る。

【図８】本発明の第二の実施例にかかる不揮発性半導体
記憶装置の主要部を示すブロック図である。

【図９】本発明の第二の実施例にかかるメモリセルアレ
イの概略構成図である。

【図１０】本発明の第三の実施例にかかるメモリセルア
レイの概略構成図である。

【図１１】本発明の第三の実施例における動作例を説明
する概略図である。

【図１２】本発明の第三の実施例に関する応用例にかか
るメモリセルアレイの概略構成図である。

【図１３】本発明第三の実施例に関する他の応用例にか
かるメモリセルアレイの概略構成図である。

【図１４】２重ワード線デコード方式を用いたフラッシ
ュメモリの概略図である。

【図１５】２重ビット線デコード方式を用いたフラッシ
ュメモリの概略図である。

【図１６】従来の、異なる容量のメモリサブアレイに２
重ワード線デコード方式を用いたフラッシュメモリの概
略図である。

【符号の説明】

１ メモリセルアレイ 1a レギュラーセルアレイ 1c Hidden ROM セルアレイ ２ ブートセルアレイ ３ アドレスバッファ ４ アドレスデコーダ ５ センスアンプ ６ 入力バッファ／出力バッファ ７ 制御回路 ９ 電圧制御回路 10,20 行メインデコーダ 11,11c,21 行サブデコーダ 12,12c,22 列セレクタ 14 メインワード線 15 サブワード線 16 メインビット線 17 サブビット線 51 浮遊ゲート 52 制御ゲート 90 電圧制御回路

フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 丹沢 徹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 田浦 忠行 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 志賀 仁 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 高野 芳徳 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA01 AD01 AD09 AD10 AD13 AE05 AF04

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数の不揮発性メモリセルを行列状に配置
   し、同一行にある所定数の不揮発性メモリセルごとにサ
   ブワード線を接続し、且つ、この同一行の複数のサブワ
   ード線に対し行セレクタを介し共通にメインワード線を
   接続した第一のメモリセルアレイと、前記第一のメモリ
   セルアレイと比べて総数の少ない不揮発性メモリセルを
   行列状に配置し、複数の不揮発性メモリセルを行列状に
   配置し、同一行にある複数の不揮発性メモリセルごとに
   サブワード線を接続し、且つ、この同一行にある複数の
   サブワード線に対し行セレクタを介し共通にメインワー
   ド線を接続した第二のメモリセルアレイとを有する半導
   体記憶装置において、 前記第一のメモリセルアレイの同一列にある所定数の不
   揮発性メモリセルごとにサブビット線を接続し、この同
   一列にある複数のサブビット線に対し列セレクタを介し
   共通にメインビット線を接続し、 前記第二のメモリセルアレイの同一列にある所定数の不
   揮発メモリセルごとにサブビット線を接続し、この同一
   列にある複数のサブビット線に対し列セレクタを介し共
   通にメインビット線を接続し、 前記第二のメモリセルアレイを前記第一のメモリセルア
   レイのメインビット線方向に沿って配置するとともに、
   前記第一および第二のメモリセルアレイにおける各々の
   総サブビット線数を同数にし、且つ同列にある各々のメ
   インビット線を接続することにより、前記メインビット
   線を第一および第二のメモリセルアレイ間で共有化した
   ことを特徴とする半導体記憶装置。
2. 【請求項２】複数の不揮発性メモリセルを行列状に配置
   し、同一行にある所定数の不揮発性メモリセルごとにサ
   ブワード線を接続し、且つ、この同一行の複数のサブワ
   ード線に対し行セレクタを介し共通にメインワード線を
   接続した第一のメモリセルアレイと、前記第一のメモリ
   セルアレイと比べて総数の少ない不揮発性メモリセルを
   行列状に配置し、複数の不揮発性メモリセルを行列状に
   配置し、同一行にある複数の不揮発性メモリセルごとに
   サブワード線を接続し、且つ、この同一行にある複数の
   サブワード線に対し行セレクタを介し共通にメインワー
   ド線を接続した第二のメモリセルアレイとを有する半導
   体記憶装置において、 前記第一のメモリセルアレイの同一列にある所定数の不
   揮発性メモリセルごとにサブビット線を接続し、この同
   一列にある複数のサブビット線に対し列セレクタを介し
   共通にメインビット線を接続し、 前記第二のメモリセルアレイの同一列にある所定数の不
   揮発メモリセルごとにサブビット線を接続し、この同一
   列にある複数のサブビット線に対し列セレクタを介し共
   通にメインビット線を接続し、 前記第二のメモリセルアレイを前記第一のメモリセルア
   レイのメインビット線方向に沿って配置するとともに、
   前記第一および第二のメモリセルアレイとの間に、前記
   第一または第二のメモリセルアレイを選択可能なデコー
   ダ回路を配置し、前記デコーダ回路上に第一および第二
   のメモリセルのメインビット線を１対１接続する金属層
   を配置したことを特徴とする半導体記憶装置。
3. 【請求項３】前記第一および第二のメモリセルアレイ
   は、複数のメインビット線を有し、前記メインビット線
   の主要直線部同士の間隔は、前記第一のメモリセルアレ
   イ上と、前記第二のメモリセルアレイ上と、前記デコー
   ダ上とで、実質同じであることを特徴とする請求項２に
   記載の半導体記憶装置。
4. 【請求項４】複数の不揮発性メモリセルを行列状に配置
   し、同一行にある所定数の不揮発性メモリセルごとにサ
   ブワード線を接続し、且つ、この同一行の複数のサブワ
   ード線に対し行セレクタを介し共通にメインワード線を
   接続した第一のメモリセルアレイと、前記第一のメモリ
   セルアレイと比べて総数の少ない不揮発性メモリセルを
   行列状に配置し、複数の不揮発性メモリセルを行列状に
   配置し、同一行にある複数の不揮発性メモリセルごとに
   サブワード線を接続し、且つ、この同一行にある複数の
   サブワード線に対し行セレクタを介し共通にメインワー
   ド線を接続した第二のメモリセルアレイとを有する半導
   体記憶装置において、 前記第一のメモリセルアレイの同一列にある所定数の不
   揮発性メモリセルごとにサブビット線を接続し、この同
   一列にある複数のサブビット線に対し列セレクタを介し
   共通にメインビット線を接続し、 前記第二のメモリセルアレイの同一列にある所定数の不
   揮発メモリセルごとにサブビット線を接続し、この同一
   列にある複数のサブビット線に対し列セレクタを介し共
   通にメインビット線を接続し、 前記第一および第二のメモリセルアレイのメインビット
   線に対して、別動作を可能にしたことを特徴とする半導
   体記憶装置。
5. 【請求項５】前記半導体記憶装置は複数の前記第二のメ
   モリセルアレイを有し、複数の前記第二のメモリセルア
   レイを、前記第一のメモリセルアレイのメインビット線
   方向に沿って配置するとともに、前記第二のメモリセル
   アレイそれぞれを２重ウエルで囲んだことを特徴とする
   請求項１乃至請求項４いずれかに記載の半導体記憶装
   置。
6. 【請求項６】前記半導体記憶装置は、前記第一および前
   記第二のメモリセルアレイをそれぞれ複数有し、前記第
   一のメモリセルアレイの１つは他の第一のメモリセルア
   レイとは別に、指定可能であることを特徴とする請求項
   １乃至請求項５いずれかに記載の半導体記憶装置。
7. 【請求項７】前記第一および第二のメモリセルアレイの
   データを増幅するセンスアンプに対し、最も離れた前記
   第二のメモリセルアレイを、前記センスアンプから最も
   離れた第一のメモリセルアレイよりもセンスアンプの近
   傍に配置したことを特徴とする半導体記憶装置。
8. 【請求項８】前記第一のメモリセルアレイは、さらに第
   一の冗長用サブビット線または第一の冗長用サブワード
   線を有することを特徴とする請求項１乃至請求項６いず
   れかに記載の半導体記憶装置。