KR19990057852A - 반도체 장치의 나노급 미세 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 차세대 반도체 장치인 단전자 트랜지스터 제조시 필수적인 나노(nano, 10^-9m)급의 미세 패턴을 형성하는 기술에 관한 것이다. 본 발명은 과도 식각 마진을 확보하기 위하여 버퍼층을 하나 더 사용하여 홈 내에 잔류하는 미세 패턴의 두께를 확보하며, 홈의 크기를 줄이기 위해 버퍼층에도 스페이서를 적용하는 기술이다. 상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 미세 패턴 형성방법은 소정의 하부층이 형성된 기판 상에 서로 식각 속도가 다른 제1 및 제2 버퍼층을 차례로 형성하는 제1 단계; 상기 제2 버퍼층 상부에 더미층을 형성하는 제2 단계; 상기 제2 더미층을 선택 식각하여 제1 홈을 형성하는 제3 단계; 상기 제1 홈 측벽 부분에 더미층 스페이서를 형성하는 제4 단계; 상기 더미층 및 상기 더미층 스페이서를 식각 마스크로 사용하여 상기 제2 및 제1 버퍼층을 차례로 선택 식각하여 제2 홈을 형성하는 제5 단계; 상기 더미층 및 상기 더미층 스페이서를 제거하는 제6 단계; 상기 제2 홈 측벽 부분에 버퍼층 스페이서를 형성하여 제3 홈을 형성하는 제7 단계; 전체구조 상부에 미세 패턴 물질막을 형성하는 제8 단계; 및 상기 미세 패턴 물질막을 식각하여 상기 제3 홈 내에 상기 미세 패턴 물질막을 잔류시키는 제9 단계를 포함하여 이루어진다.

Description

반도체 장치의 나노급 미세 패턴 형성방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 차세대 반도체 장치인 단전자 트랜지스터 제조시 필수적인 나노(nano, 10^-9)급의 미세 패턴을 형성하는 기술에 관한 것이다.

반도체 장치의 고집적화에 따라 반도체 장치를 구성하는 각종 패턴들이 미세화되고 있으며, 이에 따라 미세 패턴을 안정적으로 형성하는 기술에 대한 연구·개발이 계속하여 진행되고 있다. 특히, 차세대 반도체 장치인 단전자 트랜지스터에 필수적인 나노 크기의 점 패턴을 만들려는 시도가 많이 이루어지고 있다.

도 1a 내지 도 1d는 종래기술에 따른 나노 크기의 점 패턴 형성 공정을 도시한 것으로, 이하 이를 참조하여 종래기술을 살펴본다.

우선, 도 1a에 도시된 바와 같이 소정의 하부층이 형성된 기판(10) 상에 버퍼층인 질화막(11) 및 더미(dummy)층인 산화막(12)을 차례로 증착하고, 전자빔(e-beam) 리소그래피 공정을 통해 산화막(12)을 선택 식각하여 1400Å 크기의 홈을 형성한 다음, 더욱 미세한 홈을 형성하기 위해 홈 측벽 부분에 산화막 스페이서(Spacer)(13)를 형성한 다음, 산화막(12) 및 산화막 스페이서(13)를 식각 마스크로 사용하여 질화막(11)을 선택 식각한다.

다음으로, 도 1b에 도시된 바와 같이 산화막(12) 및 산화막 스페이서(13)를 습식 제거한 다음, 폴리실리콘막(14)을 전체구조 상부에 증착한다.

이어서, 도 1c에 도시된 바와 같이 질화막(11)의 홈 내에만 폴리실리콘막(14)을 잔류시키기 위해 폴리실리콘막(14)을 에치백한다.

다음으로, 도 1d에 도시된 바와 같이 질화막(11)을 습식 제거한다.

그러나, 상기와 같은 공정을 진행할 경우, 도 1a에서 산화막 스페이서(12)를 형성할 때, 높은 단차비(aspect ratio) 때문에 원하는 100Å 보다는 훨씬 큰 600Å 크기의 홈이 형성되며, 도 1c에서 에치백을 실시할 때, 과도 식각(overetch) 마진(margin) 때문에 폴리실리콘막(14)이 제대로 잔류하지 않는 문제점이 있었다.

그리고, 이러한 문제점은 점 패턴뿐만 아니라 라인 패턴 형성시에도 유발되는 것이다.

본 발명은 단전자 트랜지스터 등에 적용되는 나노 크기의 패턴 형성시 더욱 미세한 패턴을 안정적으로 제공할 수 있는 반도체 장치의 미세 패턴 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 나노 크기의 점 패턴 형성 공정도.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 나노 크기의 점 패턴 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 기판 21 : 제1 버퍼층

22 : 제2 버퍼층 23 : 더미층

24 : 더미층 스페이서 25 : 버퍼층 스페이서

26 : 폴리실리콘막

본 발명은 상술한 종래 기술과 비교할 때, 과도 식각 마진을 확보하기 위하여 버퍼층을 하나 더 사용하여 홈 내에 잔류하는 미세 패턴의 두께를 확보하며, 홈의 크기를 줄이기 위해 버퍼층에도 스페이서를 적용하는 기술이다.

상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 미세 패턴 형성방법은 소정의 하부층이 형성된 기판 상에 서로 식각 속도가 다른 제1 및 제2 버퍼층을 차례로 형성하는 제1 단계; 상기 제2 버퍼층 상부에 더미층을 형성하는 제2 단계; 상기 제2 더미층을 선택 식각하여 제1 홈을 형성하는 제3 단계; 상기 제1 홈 측벽 부분에 더미층 스페이서를 형성하는 제4 단계; 상기 더미층 및 상기 더미층 스페이서를 식각 마스크로 사용하여 상기 제2 및 제1 버퍼층을 차례로 선택 식각하여 제2 홈을 형성하는 제5 단계; 상기 더미층 및 상기 더미층 스페이서를 제거하는 제6 단계; 상기 제2 홈 측벽 부분에 버퍼층 스페이서를 형성하여 제3 홈을 형성하는 제7 단계; 전체구조 상부에 미세 패턴 물질막을 형성하는 제8 단계; 및 상기 미세 패턴 물질막을 식각하여 상기 제3 홈 내에 상기 미세 패턴 물질막을 잔류시키는 제9 단계를 포함하여 이루어진다.

이하, 본 발명의 실시예를 소개한다.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 나노 크기의 점 패턴 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.

우선, 도 2a에 도시된 바와 같이 소정의 하부층이 형성된 기판(20) 상에 제1 버퍼층(21)을 증착하고, 그 상부에 제2 버퍼층(22)을 증착한 다음, 그 상부에 더미층(23)을 증착한다. 이때, 제1 버퍼층(21)과 제2 버퍼층(22)은 습식 식각 속도(wet etch rate)가 다른 물질(예를 들어, 질화막과 산화막)로 형성한다. 계속하여, 제2 버퍼층(22) 상부에 더미층(23)을 형성하고, 이를 선택 식각하여 1400Å 크기의 고립형 홈을 형성한 다음, 그 측벽 부분에 더미층 스페이서(24)를 형성한다. 더미층(23) 스페이서(24)는 더미층(23)과 같은 물질을 사용하여 형성한다. 계속하여, 더미층(23) 및 더미층 스페이서(24)를 식각 마스크로 사용하여 제2 버퍼층(22) 및 제1 버퍼층(21)을 차례로 선택 식각한다.

다음으로, 도 2b에 도시된 바와 같이 더미층(23) 및 더미층 스페이서(24)를 습식 제거하고, 홈 측벽 부분에 제1 버퍼층(21)과 같은 물질을 사용하여 버퍼층 스페이서(25)를 형성한다. 이때, 홈의 크기를 100Å까지 줄일 수 있다.

계속하여, 도 2c에 도시된 바와 같이 제2 버퍼층(22)을 습식 또는 건식 식각 방식을 사용하여 제거한 다음, 미세 패턴을 형성하고자 하는 폴리실리콘막(26)을 전체구조 상부에 증착한다. 이때, 버퍼층 스페이서(25)에 의해 홈 내에 매립된 폴리실리콘막(24)의 두께가 종래에 비해 높아지게 된다.

이어서, 도 2d에 도시된 바와 같이 폴리실리콘막(26)을 등방성 식각(isotropic etch)하면 미세 홈 내에 폴리실리콘막(26)이 충분한 두께로 잔류하게 된다. 즉, 충분한 과도 식각 마진을 확보할 수 있다.

끝으로, 도 2e에 도시된 바와 같이 제1 버퍼층(21) 및 버퍼층 스페이서(25)를 습식 제거하면 나노 크기의 점 패턴을 형성할 수 있다.

본 발명의 다른 실시예는 상술한 일실시예에서 더미층(23)을 선택 식각 할 때, 고립 스페이스 패턴이 아닌 라인 스페이스 패턴을 형성함으로써 나노 크기의 선폭을 가진 라인 패턴을 형성하는 것이다.

본 발명의 또 다른 실시예는 상술한 일실시예 및 다른 실시예에서 버퍼층 스페이서(25) 물질로서 제1 버퍼층(21) 및 제2 버퍼층(22)과는 다른 물질을 사용하고, 제1 버퍼층(21)을 습식 제거하는 단계에서 버퍼층 스페이서(25)를 함께 제거하는 것이다.

상술한 실시예에서 제1 및 제2 버퍼층, 그리고 버퍼층 스페이서로서 각각 질화막, 산화막, 산화질화막을 조합하여 사용할 수 있으며, 더미층 및 더미층 스페이서는 제1 및 제2 버퍼층과 식각 선택비를 가지는 물질이면 되며, 서로 꼭 같은 물질을 사용하지 않아도 된다. 또한, 미세 패턴을 이루는 물질은 폴리실리콘막에 한정되지 않고 다른 물질을 사용할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서와 같이 본 발명은 단전자 트랜지스터를 비롯한 차세대 반도체 장치에서 필요로 하는 나노 크기의 점 및 라인 패턴을 안정적으로 형성할 수 있으며, 이로 인하여 차세대 반도체 장치 제조 기술의 조기 확보를 기대할 수 있다.

Claims (11)

1. 소정의 하부층이 형성된 기판 상에 서로 식각 속도가 다른 제1 및 제2 버퍼층을 차례로 형성하는 제1 단계;

   상기 제2 버퍼층 상부에 더미층을 형성하는 제2 단계;

   상기 제2 더미층을 선택 식각하여 제1 홈을 형성하는 제3 단계;

   상기 제1 홈 측벽 부분에 더미층 스페이서를 형성하는 제4 단계;

   상기 더미층 및 상기 더미층 스페이서를 식각 마스크로 사용하여 상기 제2 및 제1 버퍼층을 차례로 선택 식각하여 제2 홈을 형성하는 제5 단계;

   상기 더미층 및 상기 더미층 스페이서를 제거하는 제6 단계;

   상기 제2 홈 측벽 부분에 버퍼층 스페이서를 형성하여 제3 홈을 형성하는 제7 단계;

   전체구조 상부에 미세 패턴 물질막을 형성하는 제8 단계; 및

   상기 미세 패턴 물질막을 식각하여 상기 제3 홈 내에 상기 미세 패턴 물질막을 잔류시키는 제9 단계

   를 포함하여 이루어진 반도체 장치의 미세 패턴 형성방법.
2. 제 1 항에 있어서,

   상기 제1 버퍼층이

   질화막, 산화막, 산화질화막 중 어느 하나인 반도체 장치의 미세 패턴 형성방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제2 버퍼층이

   질화막, 산화막, 산화질화막 중 어느 하나로 이루어지되, 상기 제1 버퍼층과 다른 물질로 이루어지는 반도체 장치의 미세 패턴 형성방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 버퍼층이

   상기 제1 버퍼층과 같은 물질로 이루어진 반도체 장치의 미세 패턴 형성방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 버퍼층이

   상기 제1 버퍼층과 다른 물질로 이루어진 반도체 장치의 미세 패턴 형성방법.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 더미층 및 상기 더미층 스페이서가

   상기 제1 및 제2 버퍼층과 식각 속도가 다른 물질로 이루어진 반도체 장치의 미세 패턴 형성방법.
7. 제 6 항에 있어서,

   상기 더미층 스페이서가

   상기 더미층과 다른 물질로 이루어진 반도체 장치의 미세 패턴 형성방법.
8. 제 1 항 또는 제 2 항에 있어서,

   상기 제9 단계가

   등방성 식각을 사용하여 이루어진 반도체 장치의 미세 패턴 형성방법.
9. 제 1 항 또는 제 2 항에 있어서,

   상기 제9 단계 수행후

   상기 제1 버퍼층 및 상기 버퍼층 스페이서를 제거하는 제10 단계를 더 포함하여 이루어진 반도체 장치의 미세 패턴 형성방법.
10. 제 1 항 또는 제 2 항에 있어서,

    상기 미세 패턴 물질막이

    폴리실리콘막인 반도체 장치의 미세 패턴 형성방법.
11. 제 1 항 또는 제 2 항에 있어서,

    상기 제1 홈이

    고립 패턴 또는 라인 스페이스 패턴인 반도체 장치의 미세 패턴 형성방법.