KR102360542B1 - 게이트 형성 공정 - Google Patents

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Abstract

상이한 피치의 게이트 구조물을 형성하는 공정이 제공된다. 예시적인 방법은 기판 및 격리 피처에 의해 서로 이격된 반도체 핀을 갖는 워크피스를 제공하는 단계, 워크피스 위에 게이트 재료 층을 성막하는 단계, 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 패터닝된 하드 마스크는 상이한 피치의 세장형 피처를 포함함 - , 트렌치를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 게이트 재료 층을 통해 제 1 에칭 공정을 수행하는 단계, 트렌치를 격리 피처의 상부 표면으로 연장시키기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 2 에칭 공정을 수행하는 단계, 및 트렌치를 격리 피처 내로 연장시키기 위해 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계를 포함한다. 제 1 에칭 공정은 사플루오르화 탄소의 사용을 포함하고, 산소 가스를 사용하지 않는다.

Description

게이트 형성 공정 {GATE FORMATION PROCESS}
반도체 집적 회로(integrated circuit; IC) 산업은 급속한 성장을 이루었다. IC 물질 및 설계의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 동안에, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보를 실현하기 위해서는 IC 처리 및 제조에서 유사한 개발이 필요하다. 예를 들어, 이중 패터닝 또는 다중 패터닝이 균일한 치수의 패터닝 피처를 형성하기 위해 사용되었다. 먼저, 하드 마스크 층 위에 맨드릴이 형성된다. 그런 다음, 스페이서 층이 맨드릴의 측벽 위를 포함하여 맨드릴 위에 성막(deposit)된다. 맨드릴 위에 성막된 스페이서 층이 맨드릴을 노출시키기 위해 제거된 후, 맨드릴은 선택적으로 제거되어 맨드릴의 측벽을 라이닝하는데 사용되는 패터닝된 스페이서 층을 남긴다. 패터닝된 스페이서 층은 하부 하드 마스크 층을 패터닝하기 위한 에칭 마스크로서 기능 한다. 그러나 반도체 디바이스에서 상이한 피치의 게이트 구조물이 바람직할 때, 에칭 로딩 효과는 게이트 구조물을 위한 게이트 재료의 깊이 전체에 걸쳐 균일한 에칭을 방지할 수 있다. 이러한 과제를 해결하기 위해 여러 가지 종래의 공정들이 제안되었지만 이들 중 어느 것도 모든 측면에서 만족스럽지 않다. 따라서 개선된 공정이 요구된다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았고 단지 예시를 목적으로 사용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 2는 본 개시의 다양한 양태에 따른 반도체 디바이스를 위한 워크피스의 개략적인 사시도이다.
도 3a는 본 개시의 다양한 양태에 따른 도 1의 방법과 관련된 것과 같은 제조 단계 중 하나에서의 워크피스의 개략적인 부분 평면도이다.
도 3b 및 도 4 내지 도 11은 본 개시의 다양한 양태에 따른 도 1의 방법과 관련된 것과 같은 다양한 제조 단계에서의 워크피스의 개략적 부분 단면도이다.
다음의 개시는 본 개시의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다. 더욱이, 간략함 및 명료함을 위해 다양한 피처들이 상이한 스케일로 임의로 그려질 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 예를 들어, 도면에서 디바이스가 뒤집히면, 다른 요소들 또는 피처들 "아래" 또는 "밑"에 있는 것으로 기술된 요소들은 다른 요소들 또는 피처들 "위"에 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위와 아래 방향 모두를 포함할 수 있다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
또한, 수 또는 수 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 설명된 수를 비롯한 합리적인 범위 내에 있는 수를 포함하도록 의도되며, 예를 들어, 당업자에 의해 이해되는 바와 같이 설명된 수의 +/- 10 % 또는 기타 값 내에 있는 수를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
반도체 디바이스 제조에서의 진보는 반도체 디바이스 피처들의 치수 수축을 수용하도록 만들어진다. 치수 수축이 포토 리소그래피의 해상도를 넘어가면, 다중 패터닝 기술이 사용되어왔다. 예를 들어, 이중 패터닝 리소그래피(double patterning lithography; DPL) 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭(lithography-etch-lithography-etch; LELE) 공정, 자기 정렬 이중 패터닝(self-aligned double patterning; SADP) 공정, 스페이서-is-유전체 패터닝(spacer-is-dielectric patterning; SIDP) 공정, 다른 이중 패터닝 공정 또는 이들의 조합)이 패터닝된 에칭 마스크를 형성하기 위해 사용될 수 있다. 훨씬 더 작은 크기의 피처를 형성하기 위해 공정 단계의 추가 반복이 수행될 수 있다. 예를 들어, 삼중 패터닝 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭 리소그래피 에칭(LELELE) 공정, 자기 정렬 삼중 패터닝(self-aligned triple patterning; SATP) 공정, 다른 삼중 패터닝 공정 또는 이들의 조합), 다른 다중 패터닝 공정(예를 들어, 자기 정렬 사중 패터닝(self-aligned quadruple patterning; SAQP) 공정) 또는 이들의 조합이 구현될 수 있다. 일반적으로, 다중 패터닝 공정은 리소그래피 공정과 자기 정렬 공정을 결합하여, 예를 들어, 단일 직접 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 구현예들에서, 리소그래피 공정을 사용하여 기판 위에 패터닝된 희생 층이 형성되고, 예를 들어, 자기 정렬 공정을 사용하여 패터닝된 희생 층 옆에 스페이서가 형성된다. 그런 다음, 패터닝된 희생 층은 제거되고, 스페이서는 에칭 마스크로서 사용되어 하드 마스크 층과 같은 하부 층을 패터닝할 수 있다.
전술한 다중 패터닝 기술의 한계는 결과적인 에칭 마스크가 실질적으로 균일한 폭의 피처를 포함한다는 것이다. 이는 이러한 피처들이 포토 리소그래피 공정의 해상도를 넘어서는 스케일에서 발생하는 자기 정렬 공정의 결과이기 때문이다. 다중 패터닝 기술에서의 포토 리소그래피 공정(들)은 피처들 사이의 피치 및 간격을 지시할 수 있지만, 자기 정렬 피처의 치수를 변화시키는 것은 전혀 할 수 없다. 전술한 예에서, 포토 리소그래피 공정이 희생 층을 패터닝함에 따라, 패터닝된 희생 층의 희생 층 피처의 치수는 포토 리소그래피 공정에 의해 제어될 수 있다. 그러나 포토 리소그래피 공정은 스페이서가 희생 층 위에 성막되는 방법에 영향을 미치지 않는다. 대신에, 스페이서 층의 두께 및 균일성은 스페이서 층의 물질 특성 및 공정 파라미터에 의해 주로 제어될 수 있으며, 이들은 스페이서 층에 걸쳐 균일하다. 결과적으로, 스페이서 층 피처의 치수는 주로 균일하다.
이러한 제한은 반도체 디바이스에서 다양한 피치를 갖는 게이트 구조물이 요구될 때 문제를 야기한다. 조밀하게 패킹된 피처 및 느슨하게 패킹된 피처는 상이한 에칭 로딩으로 인해 상이한 에칭 속도를 경험하는 것으로 관찰되었다. 불균일한 에칭 로딩의 한 모드에서, 에칭 공정의 부산물은 격리 영역(즉, 느슨하게 패킹된 영역)의 측면 표면 상에 그리고 조밀한 영역(즉, 조밀하게 패킹된 영역)의 측면 표면 상에 상이한 속도로 재성막되어, 상이한 영역에서 불균일한 측면 에칭을 야기할 수 있다. 일부 예에서, 격리 영역에서의 부산물 재성막 속도는 조밀한 영역에서의 것보다 크고, 격리 영역은 조밀한 영역보다 느린 속도로 에칭된다. 불균일한 측면 에칭을 보상하기 위해, 추가 포토 리소그래피 공정 및 에칭 공정이 사용되어 패터닝된 하드 마스크를 트리밍할 수 있다. 격리 영역이 더 느린 속도로 에칭되는 예에서, 격리 영역에서의 패터닝된 하드 마스크 피처는 더 작은 치수를 갖도록 트리밍된다. 그러나 이러한 추가 포토 리소그래피 공정 및 트리밍 공정은 비용 증가를 수반하고, 제조 처리량을 감소시킬 수 있다. 더 작은 파장을 사용하는 고해상도 포토 리소그래피 기술이 또한 사용되어 다양한 치수를 갖는 에칭 마스크 피처를 정확하게 형성하고 불균일한 측면 에칭을 보상할 수 있다. 그러나 이러한 고해상도 포토 리소그래피 기술의 사용은 또한 비용 증가를 수반한다.
본 개시는 실질적으로 직선 측벽을 갖는 게이트 구조물을 형성하기 위해, 상이한 피치이지만 유사한 크기의 에칭 마스크 피처를 사용하여 게이트 재료 층을 통해 균일하게 에칭하는 공정을 제공한다. 예시적인 공정은 활성 영역(예를 들어, 핀 또는 반도체 핀)의 상부 표면 위의 게이트 재료 층을 통해 에칭하기 위한 제 1 에칭 공정, 및 격리 피처의 상부 표면으로 게이트 재료 층을 에칭하기 위한 제 2 에칭 공정, 및 격리 피처 내로 에칭하기 위한 제 3 에칭 공정을 포함한다. 제 1 에칭 공정은 사플루오르화 탄소의 사용을 포함하고, 산소 가스(O2)가 없다. 또한, 제 1 에칭 공정은 측면 에칭을 감소시키기 위해 증가된 압력에서 수행된다. 제 2 에칭 공정은 활성 영역을 보호하기 위해 더미 게이트 유전체 층을 질화하는 질화 공정을 포함한다. 제 3 에칭 공정은 산소 가스(O2) 및 브롬화 수소(HBr)가 없다. 대신에, 제 3 에칭 공정은 염소의 사용을 포함하고, 짧은 기간 동안 지속된다. 고비용의 대안적인 공정의 사용을 피함으로써, 본 개시에 따른 공정은 실질적으로 수직 측벽을 갖는 상이한 피치의 게이트 구조물을 형성하기 위한 경제적인 옵션을 제시한다. 다르게 말하면, 본 개시의 공정은 회로 설계자에게 더 많은 설계 자유도를 제공하지만, 훨씬 증가된 제조 비용에 대해서는 관계가 없다.
본 개시의 다양한 양태는 이제 도면을 참조하여 보다 상세하게 설명될 것이다. 도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 일부 구현예들에서, 반도체 디바이스는 다중 게이트 트랜지스터를 포함하고, 여기서 게이트 구조물은 그것의 채널 영역에서 활성 영역의 다수의 측면을 둘러싼다. 다중 게이트 트랜지스터의 예는 핀 전계 효과 트랜지스터(fin-like field effect transistor; FinFET) 또는 게이트 올라운드(gate-all-around; GAA) 트랜지스터를 포함한다. 방법(100)은 단지 예일 뿐이며, 방법(100)에 명시적으로 도시된 것으로 본 개시를 제한하려는 것이 아니다. 방법(100) 이전, 방법 동안 및 방법 이후에 추가 단계가 제공될 수 있으며, 설명된 단계 중 일부는 방법(100)의 추가 실시예를 위해 이동, 교체 또는 제거될 수 있다. 간략화를 위해 모든 단계가 본 명세서에 상세히 설명되지 않는다. 방법(100)은 도 2, 도 3a, 도 3b 및 도 4 내지 도 11에 도시된 워크피스(200)의 사시도, 평면도 및 부분 단면도와 함께 아래에서 설명될 것이다. 반도체 디바이스는 워크피스(200)로부터 형성될 것이기 때문에, 상황에 따라 워크피스(200)는 반도체 디바이스(200)로 지칭될 수 있다.
반도체 디바이스(200)는 마이크로 프로세서, 메모리 및/또는 다른 집적 회로(IC) 디바이스에 포함될 수 있다. 일부 구현예들에서, 반도체 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 횡 방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적합한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 디바이스를 포함하는 IC 칩의 일부, 시스템 온 칩(system on chip; SoC) 또는 그 일부일 수 있다. 본 개시의 발명적 개념을 더 잘 이해하기 위해, 도 2, 도 3a, 도 3b 및 도 4 내지 도 11의 반도체 디바이스(200)의 예시는 명료함을 위해 간략화되었다. 추가 피처들이 반도체 디바이스(200)에 추가될 수 있고, 아래에서 설명된 피처들 중 일부는 반도체 디바이스(200)의 다른 실시예들에서 대체, 수정 또는 제거될 수 있다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 방법(100)은 복수의 핀(204)을 포함하는 워크피스(200)가 수용되는 블록(102)을 포함한다. 도 2, 도 3a 및 도 3b에 도시된 바와 같이, 워크피스(200)는 기판(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함하는 벌크 기판이다. 대안적으로, 일부 구현예들에서, 기판(202)은 벌크 기판(예를 들어, 실리콘을 포함) 및 벌크 기판 위에 배치된 하나 이상의 물질 층을 포함한다. 예를 들어, 하나 이상의 물질 층은 벌크 기판 위에 배치된 다양한 반도체 층(예를 들어, 이종 구조)을 갖는 반도체 층 스택을 포함할 수 있으며, 여기서 반도체 층 스택은 핀을 형성하기 위해 후속적으로 패터닝된다. 반도체 층은 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적합한 반도체 물질 또는 이들의 조합과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 반도체 층은 반도체 디바이스(200)의 설계 요건에 따라, 동일하거나 상이한 물질, 에칭 속도, 구성 원자 백분율, 구성 중량 백분율, 두께 및/또는 구성을 포함할 수 있다. 일부 구현예들에서, 반도체 층 스택은 제 1 물질로 구성된 반도체 층 및 제 2 물질로 구성된 반도체 층과 같은 교번 반도체 층을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 층과 실리콘 게르마늄 층(예를 들어, 아래에서 위로 Si/SiGe/Si)으로 교번한다. 일부 구현예들에서, 반도체 층 스택은 제 1 원자 백분율의 구성 성분을 갖는 반도체 층 및 제 2 원자 백분율의 구성 성분을 갖는 반도체 층과 같이, 동일한 물질이지만 교번하는 구성 원자 백분율을 갖는 반도체 층들을 포함한다. 예를 들어, 반도체 층 스택은 교번하는 실리콘 및/또는 게르마늄 원자 백분율을 갖는 실리콘 게르마늄 층(예를 들어, 아래에서 위로 SiaGeb/SicGed/SiaGeb, 여기서 a, c는 실리콘의 상이한 원자 백분율, b, d는 게르마늄의 상이한 원자 백분율)을 포함한다. 대안적으로 또는 추가적으로, 벌크 기판(202) 및/또는 하나 이상의 물질 층은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 실리콘 인화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, 아연 산화물, 아연 셀렌화물, 아연 황화물, 아연 텔루르화물, 카드뮴 셀렌화물, 카드뮴 황화물 및/또는 카드뮴 텔루르화물과 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 다른 III-V 족 물질; 다른 II-V 족 물질; 또는 이들의 조합을 포함한다. 대안적으로, 기판(202)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 실리콘 게르마늄 온 인슐레이터(silicon germanium-on-insulator; SGOI) 기판 또는 게르마늄 온 인슐레이터(germanium-on-insulator; GOI) 기판과 같은 반도체 온 인슐레이터 기판이다. 반도체 온 인슐레이터 기판은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다.
일부 실시예들에서, 복수의 핀(204)은 이중 패터닝 리소그래피(DPL) 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭(LELE) 공정, 자기 정렬 이중 패터닝(SADP) 공정, 스페이서-is-유전체 패터닝(SIDP) 공정, 다른 이중 패터닝 공정, 또는 이들의 조합), 삼중 패터닝 공정(예를 들어, 리소그래피 에칭 리소그래피 에칭 리소그래피 에칭(LELELE) 공정, 자기 정렬 삼중 패터닝(SATP) 공정, 다른 삼중 패터닝 공정 또는 이들의 조합), 다른 다중 패터닝 공정(예를 들어, 자기 정렬 사중 패터닝(SAQP) 공정) 또는 이들의 조합과 같은 다중 패터닝 공정을 사용하여 기판(202) 또는 기판(202) 위에 성막된 반도체 층으로부터 형성될 수 있다. 일반적으로, 다중 패터닝 공정은 리소그래피 공정과 자기 정렬 공정을 결합하여, 예를 들어, 단일 직접 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 구현예들에서, 리소그래피 공정을 사용하여 기판 위에 패터닝된 희생 층이 형성되고, 예를 들어, 자기 정렬 공정을 사용하여 패터닝된 희생 층 옆에 스페이서가 형성된다. 그런 다음, 패터닝된 희생 층이 제거되고, 스페이서는 하부 층을 패터닝하는데 사용될 수 있다. 일부 구현예들에서, 직접 자기 조립(directed self-assembly; DSA) 기술이 다중 패터닝 공정 동안 구현된다. 복수의 핀(204) 각각이 기판(202)을 형성하는 반도체 물질 또는 기판(202) 위에 성막된 반도체 층으로 형성되기 때문에, 반도체 핀 또는 반도체 핀 구조물이라고도 지칭될 수 있다. 복수의 핀(204)의 형성 공정에 대한 상세한 설명은 간결함을 위해 생략된다.
복수의 핀(204)을 포함하는 워크피스(200)의 개략적인 사시도인 도 2를 참조한다. 핀(204)은 기판(202)으로부터 Z 방향을 따라 상향 연장되고 X 방향을 따라 서로 평행하게 연장된다. 5 개의 핀이 예로서 본 개시의 도 2에 도시되어 있다. 본 개시는 이에 제한되지 않으며, 더 많거나 적은 핀(204)을 포함하는 워크피스를 완전히 고려한다. 격리 피처(206)(즉, 얕은 트렌치 격리(shallow trench isolation; STI) 피처)가 인접한 핀(204) 사이에 형성되어 전기적 격리 및 기계적 지지를 제공한다. 따라서, 격리 피처(206)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 격리 물질(예를 들어, 실리콘, 산소, 질소, 탄소 및/또는 다른 적합한 격리 성분을 포함) 또는 이들의 조합과 같은 격리 물질을 포함한다. 도 2에 도시된 바와 같이, 격리 피처(206)는 복수의 핀 각각의 일부가 격리 피처(206)의 상부 표면 위로 상승하도록 핀간 리세스(205)를 형성하기 위해 낮아진다. 도 3a에 도시된 평면도에 유사하게 도시된 바와 같이, 복수의 핀(204)은 X 방향을 따라 연장되고, 각각 격리 피처(206)에 의해 인접한 핀으로부터 분리된다. 복수의 핀(204) 중 하나를 따른 단면 I-I'을 따른 Y 방향도가 도 3b에 제공된다. 단면이 복수의 핀(204) 중 하나를 통과하기 때문에, 격리 피처(206)는 도 3b에서 보이지 않는다. 본 개시의 다양한 피처를 설명하기 위해, 도 4 내지 도 11을 포함하는 후속 도면은 도 3b와 같이 워크피스(200)의 핀(204)에 걸친 단면 I-I'에 대한 부분 단면도이다.
도 1 및 도 4를 참조하면, 방법(100)은 복수의 핀(204) 위에 게이트 재료 층(208)이 성막되는 블록(104)을 포함한다. 도 4에 도시된 바와 같이, 게이트 재료 층(208)은 격리 피처(206)의 상부 표면, 복수의 핀(204) 각각의 상부 표면 위를 포함하는 워크피스(200) 위에 그리고 핀간 리세스(205)(도 2에는 도시되어 있지만 도 4에는 도시되지 않음) 내에 성막된다. 게이트 라스트 공정 또는 게이트 대체 공정이 채택되는 일부 실시예들에서, 게이트 재료 층(208)은 더미 게이트 스택의 형성을 위한 것이며, 폴리 실리콘을 포함할 수 있다. 더미 게이트 구조물은 제조 공정의 일부를 통해 기능성 게이트 구조물을 위한 플레이스 홀더의 역할을 하며, 나중에 기능성 게이트 스택으로 대체된다. 더미 게이트 유전체 층(207)이 게이트 재료 층(208)의 성막 전에 워크피스(200) 위에 블랭킷 성막될 수 있다. 도 4에 도시된 바와 같이, 단면 I-I'을 따라, 더미 게이트 유전체 층(207)은 핀(204)의 상부 표면과 게이트 재료 층(208) 사이에 배치된다. 더미 게이트 유전체 층(207)은 또한 복수의 핀(204)의 측벽 위에 배치된다. 일부 구현예들에서, 더미 게이트 유전체 층(207)은 열 산화 또는 적합한 공정을 사용하여 성막되는 실리콘 산화물을 포함할 수 있다.
여전히, 도 1 및 도 4를 참조하면, 방법(100)은 게이트 재료 층(208) 위에 하드 마스크 층(210)이 성막되는 블록(106)을 포함한다. 일부 실시예들에서, 하드 마스크 층(210)은 게이트 재료 층(208)을 패터닝하기 위한 에칭 마스크로서의 역할을 하기 위해 패터닝된 하드 마스크 층(210)을 형성하도록 패터닝되어야 한다. 도시되지 않은 일부 구현예들에서, 하드 마스크 층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산탄질화물 또는 적합한 유전체 물질로 형성된 단일 층일 수 있다. 도 4에 도시된 일부 대안적인 실시예들에서, 하드 마스크 층(210)은 다층일 수 있다. 도 4에 도시된 바와 같이, 하드 마스크 층(210)은 제 1 하드 마스크 층(212) 및 제 2 하드 마스크 층(214)을 포함한다. 일부 구현예들에서, 제 1 하드 마스크 층(212)은 실리콘 산화물로 형성되고, 제 2 하드 마스크 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 질소 함유 유전체 물질로 형성된다. 제 1 하드 마스크 층(212) 및 제 2 하드 마스크 층(214) 각각은 화학 기상 증착(chemical vapor deposition; CVD), 저압 CVD(low pressure CVD; LPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 다른 적합한 공정 또는 이들의 조합을 사용하여 성막될 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은 하드 마스크 층(210) 위에 맨드릴 피처(216)(제 1 복수의 맨드릴 피처들(2161), 제 2 복수의 맨드릴 피처들(2162) 및 제 3 복수의 맨드릴 피처들(2163)를 포함)이 형성되는 블록(108)을 포함한다. 제 1 복수의 맨드릴 피처들(2161) 각각은 X 방향을 따라 제 1 폭(W1)을 갖는다. 제 2 복수의 맨드릴 피처들(2162) 각각은 X 방향을 따라 제 2 폭(W2)을 갖는다. 제 3 복수의 맨드릴 피처들(2163) 각각은 X 방향을 따라 제 3 폭(W3)을 갖는다. 제 3 폭(W3)은 제 2 폭(W2)보다 크고, 제 2 폭(W2)은 제 1 폭(W1)보다 크다. 일부 예들에서, 제 1 폭(W1)에 대한 제 2 폭(W2)의 비는 약 1.1 내지 약 2.0이고, 제 1 폭(W1)에 대한 제 3 폭(W3)의 비는 약 1.1 내지 약 2.0이다. 제 1 복수의 맨드릴 피처들(2161), 제 2 복수의 맨드릴 피처들(2162) 및 제 3 복수의 맨드릴 피처들(2163)은 워크피스(200) 상에서 서로 인접하도록 도 4에 도시되어 있지만, 본 개시는 그렇게 제한되지 않으며, 도 4는 단지 다양한 폭의 맨드릴 피처가 동일한 워크피스(200)의 상이한 영역에 형성될 수 있음을 대표적으로 나타내는 역할을 한다는 점에 유념한다.
맨드릴 피처(216)는 다음의 예시적인 공정으로 형성될 수 있다. 스핀 온 코팅, 화학 기상 증착(CVD) 또는 적합한 증착 공정에 의해 하드 마스크 층(210) 위에 희생 층이 성막된다. 희생 층은 하드 마스크 층(210) 또는 스페이서 층(218, 도 5에 도시됨)과는 상이한 에칭 선택성을 갖는 물질로 형성될 수 있어 희생 층은 하드 마스크 층(210) 또는 스페이서 층을 손상시키지 않고 패터닝 또는 제거될 수 있다. 일부 구현예들에서, 희생 층은 적합한 반도체 물질(예컨대, 실리콘, 게르마늄 또는 비정질 실리콘), 유전체 물질(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물), 다른 적합한 물질 또는 이들의 조합일 수 있다. 그런 다음, 희생 층은 맨드릴 피처(216)를 형성하도록 패터닝된다. 희생 층은 포토 리소그래피 공정을 사용하여 패터닝된다. 스핀 온 코팅을 사용하여 희생 층 위에 포토 레지스트 층이 성막되고, 그런 다음, 포토 레지스트 층은 노광 전 베이킹 공정에서 베이킹된다. 포토 레지스트 층은 단일 층 또는 삼중 층과 같은 다층일 수 있다. 그런 다음, 프리 베이크된 포토 레지스트 층은 패턴을 갖는 포토 마스크로부터 반사되거나 이를 통해 투과되는 방사선에 노출된다. 노출된 포토 레지스트 층은 노광 후 베이킹 공정에서 베이킹되고, 현상 공정에서 현상된다. 방사선 소스는 엑시머 레이저 광원, 자외선(UV) 소스, 심자외선(DUV) 소스, 또는 극자외선(EUV) 소스일 수 있다. 포토 레지스트 층이 방사선에 민감하도록 선택되기 때문에, 포토 레지스트 층의 노출된 (또는 노출되지 않은) 부분은 현상 공정 동안 현상액에 용해되도록 화학적 변화를 겪는다. 결과적인 패터닝된 포토 레지스트 층은 마스크의 패턴에 대응하는 패턴을 전달한다. 그런 다음, 패터닝된 포토 레지스트 층은 하부 희생 층의 일부를 제거하기 위해 에칭 공정 동안 에칭 마스크로서 사용될 수 있다. 에칭 공정은 건식 에칭 공정(예를 들어, 반응성 이온 에칭(reactive ion etching; RIE) 공정), 습식 에칭 공정, 다른 적합한 에칭 공정 또는 이들의 조합을 포함할 수 있다. 에칭 공정 후, 패터닝된 포토 레지스트 층은 애싱 또는 적합한 방법에 의해 제거될 수 있다. 대안적으로, 노광 공정은 마스크리스 리소그래피, 전자 빔 기록, 이온 빔 기록 및/또는 나노 프린트 기술을 구현할 수 있다. 도 4에 도시된 바와 같이, 맨드릴 피처(216)는 포토 리소그래피 공정에 의해 형성되기 때문에 X 방향을 따라 상이한 폭을 가질 수 있다.
도 1, 도 5 및 도 6을 참조하면, 방법(100)은 하드 마스크 층(210) 위에 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)이 형성되는 블록(110)을 포함한다. 도 5에 도시된 일부 실시예들에서, 스핀 온 코팅, 화학 기상 증착(CVD) 또는 적합한 증착 공정을 사용하여 맨드릴 피처(216)의 상부 표면 및 측벽을 포함하여 워크피스(200) 위에 스페이서 층(218)이 컨포멀하게 성막된다. 스페이서 층(218)은 맨드릴 피처(216)가 스페이서 층(218)을 손상시키지 않으면서 선택적으로 제거될 수 있도록 맨드릴 피처(216)와는 상이한 에칭 선택성을 갖는 물질로 형성될 수 있다. 동시에, 스페이서 층(218)을 위한 물질은 스페이서 층(218)으로부터 형성된 스페이서 피처가 하드 마스크 층(210)을 위한 에칭 마스크로서 사용될 수 있도록 하드 마스크 층(210)과는 상이한 에칭 선택성을 갖도록 선택될 수 있다. 일부 구현예들에서, 스페이서 층(218)은 적합한 반도체 물질(예컨대, 실리콘, 게르마늄 또는 비정질 실리콘), 유전체 물질(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물), 다른 적합한 물질 또는 이들의 조합일 수 있다.
이제, 도 6을 참조하면, 스페이서 층(218)이 성막된 후, 하드 마스크 층(210) 상에서 그리고 맨드릴 피처(216)의 상부 표면 상에서 초과 스페이서 층(218)을 제거하기 위해 이방성 에칭 백 공정이 수행될 수 있다. 에치 백 공정은 맨드릴 피처(216)가 맨드릴 피처(216)의 측벽을 따라 연장되는 스페이서 층 부분으로부터 노출되도록 수행된다. 그런 다음, 맨드릴 피처(216)는 선택적으로 제거되어, 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)을 포함하는 패터닝된 스페이서 층(218)을 남긴다. 도 6에 도시된 일부 실시예들에서, 제 1 복수의 스페이서 피처들(2181)은 제 1 피치(P1)를 특징으로 할 수 있고, 제 2 복수의 스페이서 피처들(2182)은 제 2 피치(P2)를 특징으로 할 수 있으며, 제 3 복수의 스페이서 피처들(2183)은 제 3 피치(P3)를 특징으로 할 수 있다. 도 4 내지 도 6에서 알 수 있는 바와 같이, 제 1 피치(P1)는 제 1 폭(W1)에 실질적으로 대응하고, 제 2 피치(P2)는 제 2 폭(W2)에 실질적으로 대응하며, 제 3 피치(P3)는 제 3 폭(W3)에 실질적으로 대응한다. 일부 예들에서, 제 1 피치(P1)는 제 1 폭(W1) 및 스페이서 층(218)의 두께와 실질적으로 동일하고, 제 2 피치(P2)는 제 2 폭(W2) 및 스페이서 층(218)의 두께와 실질적으로 동일하며, 제 3 피치(P3)는 제 3 폭(W3) 및 스페이서 층(218)의 두께와 실질적으로 동일하다. 일부 구현들에서, 제 1 피치(P1)에 대한 제 2 피치(P2)의 비는 약 1.1 내지 약 2.0이고, 제 1 피치(P1)에 대한 제 3 피치(P3)의 비는 약 1.1 내지 약 2.0이다. 제 2 피치(P2)와 제 3 피치(P3)는 동일한 범위를 공유하지만, 도시된 실시예들에서 제 3 피치(P3)는 제 2 피치(P2)보다 크다. 제 1 피치(P1)와 제 2 피치(P2) 또는 제 3 피치(P3) 사이의 차이는 결과 디바이스가 상이한 특성 또는 기능을 나타낼 수 있을 정도로 상당히 충분하도록 적어도 약 10 %이다. 동시에, 제 2 피치(P2) 또는 제 3 피치(P3)는 제 1 피치(P1)의 약 2 배 미만이므로, 확대된 피치로 인해 디바이스 밀도가 악화되지 않는다.
도 1 및 도 7을 참조하면, 방법(100)은 에칭 마스크로서 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)을 사용하여 하드 마스크 층(210)이 패터닝되는 블록(112)을 포함한다. 일부 실시예들에서, 제 1 하드 마스크 층(212) 및 제 2 하드 마스크 층(214)을 포함하는 하드 마스크 층(210)은 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)을 통해 건식 에칭 공정, 습식 에칭 공정 또는 적합한 공정을 사용하여 에칭될 수 있다. 건식 에칭의 예는 불소 함유 전구체(예를 들어, CF4, SF6, NF3, CH2F2, CHF3 및/또는 C2F6), 산소 함유 전구체, 염소 함유 전구체(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 전구체(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 전구체, 다른 적합한 전구체(에천트 가스 및/또는 에칭 플라즈마를 생성하는데 사용될 수 있음), 또는 이들의 조합을 사용할 수 있다. 습식 에칭 공정의 예는 TMAH, NH4OH, H2O2, H2SO4, HF, HCl, 다른 적합한 습식 에칭 구성 성분 또는 이들의 조합을 포함하는 에칭 용액을 구현한다. 도 7에 도시된 바와 같이, 블록(112)에서의 동작은 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)의 패턴을 하드 마스크 층(210) 상에 전사하여 패터닝된 하드 마스크(220)를 야기하며, 패터닝된 하드 마스크(220)는 제 1 복수의 하드 마스크 피처(2201), 제 2 복수의 하드 마스크 피처(2202) 및 제 3 복수의 하드 마스크 피처(2203)를 포함한다. 제 1 복수의 스페이서 피처들(2181), 제 2 복수의 스페이서 피처들(2182) 및 제 3 복수의 스페이서 피처들(2183)과 같이, 제 1 복수의 하드 마스크 피처(2201)는 제 1 피치(P1)를 포함하고, 제 2 복수의 하드 마스크 피처(2202)는 제 2 피치(P2)를 포함하며, 제 3 복수의 하드 마스크 피처(2203)는 제 3 피치(P3)를 포함한다. 도 7에 도시된 바와 같이, 제 1 복수의 하드 마스크 피처(2201), 제 2 복수의 하드 마스크 피처(2202) 및 제 3 복수의 하드 마스크 피처(2203)의 하부에 있는 게이트 재료 층(208)은 핀(204)의 상부 표면으로부터 측정된 제 1 두께(T1)를 포함한다.
도 1 및 도 8을 참조하면, 방법(100)은 에칭 마스크로서 패터닝된 하드 마스크(220)를 사용하여 제 1 에칭 공정(300)이 수행되는 블록(114)을 포함한다. 일부 실시예들에서, 제 1 에칭 공정(300)은 게이트 재료 층(208)의 상부 표면 레벨(Z1)에서 제 2 두께(T2)를 통해 레벨(Z2)까지 하향식으로 에칭되는 메인 에칭 공정이다. 일부 예에서, 제 2 두께(T2)는 제 1 두께(T1)의 약 90 % 및 약 95 %이다. 즉, 제 1 에칭 공정(300)의 결론에 따라, 유한 또는 측정 가능한 양의 게이트 재료 층이 복수의 핀(204)의 상부 표면 위에 남아 있다. 게이트 재료 층(208)의 제 1 에칭 공정(300)의 부산물을 용이하게 제거하기 위해, 제 1 에칭 공정은 에천트로서 사플루오르화 탄소(CF4)를 사용하는 건식 에칭 공정을 포함한다. 종래의 공정에서, 메인 에칭 공정에서 사플루오르화 탄소(CF4)를 사용하는 것은 게이트 구조물(230, 도 11에 도시됨)의 상부를 조급하게 얇게 할 수 있는 강한 측면 에칭을 야기할 수 있기 때문에 바람직하지 않다. 본 개시에 따르면, 제 1 에칭 공정(300)의 압력은 종래의 공정에서의 20 mTorr 미만에서 약 40 mTorr 내지 약 100 mTorr로 증가된다. 제 1 에칭 공정(300)의 증가된 공정 압력은 사플루오르화 탄소의 평균 자유 경로를 감소시켜 사플루오르화 탄소의 사용과 관련된 측면 에칭을 완화시키는 것으로 관찰된다. 개시된 압력 범위(즉, 약 40 mTorr 내지 약 100 mTorr)는 제 1 에칭 공정(300)의 압력이 에칭 특성의 검출 가능한 차이를 보장하기 위해 종래의 압력 범위의 적어도 2 배가되도록 선택된다. 동시에, 이 압력 범위는 제 1 에칭 공정(300)의 압력이 에칭 속도를 지나치게 감소시키기 위해 평균 자유 경로를 과도하게 감소시키지 않도록 선택된다. 블록(114)에서의 증가된 공정 압력은 플라즈마를 점화하기 위해 증가된 에너지를 필요로 한다. 일부 실시예들에서, 제 1 에칭 공정(300) 및 제 3 에칭 공정(500)은 약 400 W 내지 약 3500 W 범위에서 전력이 공급되는 유도 결합 플라즈마(inductively coupled plasma; ICP)의 사용 또는 약 500 W 내지 약 5500 W 범위에서 전력이 공급되는 용량 결합 플라즈마(capacitively coupled plasma; CCP)의 사용을 포함할 수 있다. ICP 또는 CCP 전력 레벨이 개시된 범위 아래로 떨어지면, 에칭 속도가 과도하게 감소될 수 있고 프로세스 시간이 증가할 수 있다. 공정 시간이 증가하면 생산 비용의 증가로 이어진다. ICP 또는 CCP 전력 레벨이 개시된 범위 이상으로 상승하면, 에칭 속도는 과도하게 증가하고 원하는 에칭 특성이 상실될 수 있어 바람직하지 않은 핀 측벽 프로파일을 야기할 수 있다.
측면 에칭은 제 1 에칭 공정(300)에 대한 관심사일 수 있지만, 제 1 에칭 공정(300)은 산소 가스(O2)를 사용하지 않으며, 이는 게이트 구조물(230)(도 11에 도시됨)의 측벽을 패시베이팅하기 위한 더 많은 부산물을 생성하는 것으로 알려져 있다. 일부 구현예들에서, 사플루오르화 탄소(CF4) 외에, 제 1 에칭 공정(300)은 브롬화 수소(HBr) 및 염소(Cl2)를 더 포함할 수 있다. 일부 예들에서, 제 1 에칭 공정(300)은 200 sccm(standard cubic centimeter per minute)의 브롬화 수소 및 약 20 sccm 내지 50 sccm의 사플루오르화 탄소를 포함한다. 도 8에 도시된 바와 같이, 블록(114)에서의 제 1 에칭 공정은 제 1 복수의 하드 마스크 피처(2201) 중 2 개 사이에 정의된 제 1 트렌치(241), 제 2 복수의 하드 마스크 피처(2202) 중 2 개 사이에 정의된 제 2 트렌치(242) 및 제 3 복수의 하드 마스크 피처(2203) 중 2 개 사이에 정의된 제 3 트렌치(243)를 형성한다. 제 1 트렌치(241), 제 2 트렌치(242) 및 제 3 트렌치(243) 각각은 제 2 두께(T2)와 실질적으로 동일한 깊이를 갖는다. 전술한 바와 같이, 제 2 두께(T2)는 제 1 두께(T1)의 약 90 % 내지 약 95 %이다.
도 1, 도 9 및 도 10을 참조하면, 방법(100)은 에칭 마스크로서 패터닝된 하드 마스크(220)를 사용하여 제 2 에칭 공정(400)이 수행되는 블록(116)을 포함한다. 먼저, 도 9를 참조한다. 일부 실시예들에서, 제 2 에칭 공정(400)은 레벨(Z2)로부터 격리 피처(206)의 상부 표면의 레벨(Z3)까지 하향식으로 에칭하는 소프트 랜딩 에칭 공정이다. 제 1 에칭 공정(300)과는 상이하게, 제 2 에칭 공정(400)은 사플루오르화 탄소가 없고, 측면 패시베이션을 향상시키기 위해 산소 가스(O2)를 포함한다. 일부 구현예들에서, 제 2 에칭 공정(400)은 염소(Cl2), 산소 가스(O2) 및 브롬화 수소(HBr)의 사용을 포함할 수 있다. 일부 예들에서, 제 2 에칭 공정(400)에 대한 공정 압력은 또한 블록(114)에 대해 전술한 것과 유사한 이유로 약 40 밀리 토르(mTorr) 내지 약 100 mTorr 이다. 도 9에 도시된 바와 같이, 제 2 에칭 공정(400)은 제 1 트렌치(241), 제 2 트렌치(242) 및 제 3 트렌치(243)를 레벨(Z3)(즉, 격리 피처(206)의 상부 표면)까지 연장한다.
이제, 도 10을 참조한다. 일부 실시예들에서, 복수의 핀(204)에 의도하지 않은 손상을 방지하기 위해, 제 2 에칭 공정(400)은 더미 게이트 유전체 층(207)을 질화시키기 위해 질소 가스(N2) 또는 암모니아(NH3)와 같은 질소 함유 시약의 도입을 포함하는 질화 공정(410)을 선택적으로 포함할 수 있다. 더미 게이트 유전체 층(207)이 실리콘 산화물로 형성되는 경우, 질화 공정(410)은 더미 게이트 유전체 층(207)의 적어도 외부 부분이 실리콘 산질화물(SiON)로 형성되도록 질소를 더미 게이트 유전체 층(207)에 도입할 수 있다. 실리콘 산질화물이 제 2 에칭 공정(400) 동안 실리콘 산화물보다 느린 속도로 에칭되기 때문에, 질화 공정(410)은 제 2 에칭 공정(400)으로 인한 손상으로부터 핀(204)을 보호할 수 있다. 질화 공정(410)은 제 2 에칭 공정(400)에 통합될 수 있다. 이와 관련하여, 제 2 에칭 공정(400)은 에칭 사이클(즉, 염소, 브롬화 수소 및 산소 가스와 같은 전술한 에천트의 사용) 및 질화 사이클(즉, 질화 공정(410))을 포함할 수 있다. 일 예에서, 제 2 에칭 공정(400)은 에칭 사이클로 시작하고, 질화 사이클이 이어질 수 있으며, 이어서 다시 다른 에칭 사이클이 뒤따른다. 에칭 사이클 및 질화 사이클의 다른 배열이 완전히 고려된다.
도 1 및 도 11을 참조하면, 방법(100)은 에칭 마스크로서 패터닝된 하드 마스크(220)를 사용하여 제 3 에칭 공정(500)이 수행되는 블록(118)을 포함한다. 일부 실시예들에서, 제 3 에칭 공정(500)은 격리 피처(206)의 상부 표면 내로 하향식으로 에칭하는 오버 에칭 공정이다. 즉, 제 3 에칭 공정(500)은 제 1 트렌치(241), 제 2 트렌치(242) 및 제 3 트렌치(243)를 적어도 부분적으로 격리 피처(206) 내로 더욱 연장한다. 블록(118)에서의 동작의 결론에 따라, 게이트 구조물(230)이 실질적으로 형성된다. 도 11에 도시된 바와 같이, 게이트 구조물(230)은 제 1 피치(P1)를 포함하는 제 1 복수의 게이트 구조물(2301), 제 2 피치(P2)를 포함하는 제 2 복수의 게이트 구조물(2302) 및 제 3 피치(P3)를 포함하는 제 3 복수의 게이트 구조물(2303)을 포함한다. 본 개시에 따르면, 제 3 에칭 공정(500)의 목적은 제 1 트렌치(241), 제 2 트렌치(242) 및 제 3 트렌치(243)의 하부를 향해 측벽을 측면 에칭하는 것이다. 일부 실시예들에서, 제 3 에칭 공정(500)은 약 200 sccm 내지 약 500 sccm로 공급되는 염소(Cl2)의 사용을 포함한다. 제 1 에칭 공정(300) 및 제 2 에칭 공정(400)에서 이미 형성된 게이트 구조물(230)의 일부에 대한 의도하지 않은 손상을 방지하기 위해, 제 3 에칭 공정(500)은 약 10 초 내지 약 20 초 동안 지속될 수 있다. 일부 구현예들에서, 제 3 에칭 공정(500)은 브롬화 수소(HBr) 및 산소 가스(O2)의 사용을 포함하지 않는다. 전자는 염소보다 에칭 속도가 작고, 후자는 측면 패시베이션을 향상시키는 기능을 한다. 일부 예들에서, 제 3 에칭 공정(500)은 또한 블록(114)에 대해 전술한 것과 유사한 이유로 약 40 mTorr 내지 약 100 mTorr의 압력에서 수행된다. 전술한 바와 같이, 이러한 증가된 압력 범위는 에천트의 평균 자유 경로를 감소시킬 수 있고, 에칭 속도를 감소시킬 수 있다.
도 1을 참조하면, 방법(100)은 추가 공정이 수행되는 블록(120)을 포함한다. 이러한 추가 공정은 게이트 구조물(230) 위에 게이트 스페이서의 성막, 워크피스(200) 위에 층간 유전체(interlayer dielectric; ILD) 층의 성막, 게이트 구조물(230)에 인접한 소스/드레인 트렌치의 형성, 소스/드레인 에피택셜 피처의 형성, 다른 층간 유전체(ILD) 층의 성막, 기능성 게이트 구조물로 게이트 스택의 대체, 소스/드레인 에피택셜 피처에 대한 소스/드레인 콘택의 형성, 및 기능성 게이트 구조물에 대한 게이트 콘택의 형성을 포함할 수 있다. 기능성 게이트 구조물은 게이트 구조물(230)을 대체하기 때문에, 게이트 구조물(230)의 형상, 치수 및 피치를 실질적으로 물려받는다. 방법(100)의 결론에 따라, 반도체 디바이스(200)의 기능성 게이트 구조물은 제 1 복수의 게이트 구조물(2301)을 대체하는 제 1 복수의 기능성 게이트 구조물, 제 2 복수의 게이트 구조물(2302)을 대체하는 제 2 복수의 기능성 게이트 구조물, 및 제 3 복수의 게이트 구조물(2303)을 대체하는 제 3 복수의 기능성 게이트 구조물을 포함한다. 결과적으로, 제 1 복수의 기능성 게이트 구조물은 제 1 피치(P1)를 가질 수 있고, 제 2 복수의 기능성 게이트 구조물은 제 2 피치(P2)를 가질 수 있으며, 제 3 복수의 기능성 게이트 구조물은 제 3 피치(P3)를 가질 수 있다.
본 개시의 공정은 이점을 제공한다. 본 개시의 공정의 예는 제 1 에칭 공정, 제 2 에칭 공정 및 제 3 에칭 공정을 포함한다. 제 1 에칭 공정은 트렌치를 형성하기 위해 핀 위의 게이트 재료 층의 깊이의 실질적인 부분을 에칭하는 메인 에칭 공정이다. 제 1 에칭 공정은 부산물을 즉시 제거하기 위한 사플루오르화 탄소(CF4) 및 측면 에칭을 감소시키기 위한 증가된 압력의 사용을 포함한다. 제 1 에칭 공정은 더 많은 부산물 재성막을 야기할 수 있는 산소 가스의 사용을 포함하지 않는다. 제 2 에칭 공정은 트렌치를 격리 피처의 상부 표면까지 연장시키는 소프트 랜딩 에칭 공정이다. 제 2 에칭 공정은 산소의 사용을 포함하고, 손상으로부터 핀을 보호하기 위한 질화 공정을 포함할 수 있다. 제 3 에칭 공정은 트렌치를 부분적으로 격리 피처 내로 연장시키는 오버 에칭 공정이다. 제 3 에칭 공정은 염소(Cl2)의 사용 및 짧은 에칭 지속 시간을 포함한다. 본 개시의 공정들은 추가 포토 리소그래피 단계 없이 상이한 피치의 게이트 구조물을 형성하기 위해 게이트 재료 층을 통해 에칭하는데 사용될 수 있다.
일 양태에서, 본 개시는 방법을 제공한다. 상기 방법은 기판 및 기판 위의 복수의 반도체 핀들을 포함하는 워크피스를 제공하는 단계 - 복수의 반도체 핀들 각각은 격리 피처에 의해 복수의 반도체 핀들 중 다른 것으로부터 이격됨 - , 워크피스 위에 게이트 재료 층을 성막하는 단계 - 게이트 재료 층은 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - , 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - , 복수의 반도체 핀들의 상부 표면을 향해 제 1 두께의 약 90 % 및 약 95 %를 통해 연장되는 트렌치를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 게이트 재료 층을 통해 제 1 에칭 공정을 수행하는 단계, 트렌치를 격리 피처의 상부 표면으로 연장시키기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 2 에칭 공정을 수행하는 단계, 및 트렌치를 격리 피처 내로 연장시키기 위해 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계를 포함한다. 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 제 2 복수의 세장형 피처들은 제 1 피치보다 큰 제 2 피치를 포함한다. 제 1 에칭 공정은 사플루오르화 탄소의 사용 및 약 40 mTorr 내지 약 100 mTorr의 압력을 포함하고, 제 1 에칭 공정은 산소 가스를 사용하지 않는다.
일부 실시예들에서, 제 1 에칭 공정은 브롬화 수소 및 염소의 사용을 더 포함한다. 일부 구현예들에서, 제 1 피치에 대한 제 2 피치의 비는 약 1.1 내지 약 2.0이다. 일부 예들에서, 제 2 에칭 공정은 염소, 브롬화 수소 또는 산소 가스를 사용하는 건식 에칭 공정을 포함한다. 일부 구현예들에서, 제 2 에칭 공정은 질소 함유 시약을 사용하는 질화 공정을 포함한다. 일부 실시예들에서, 질소 함유 시약은 질소 가스(N2)를 포함한다. 일부 실시예들에서, 제 3 에칭 공정은 염소를 포함한다. 일부 구현예들에서, 제 3 에칭 공정은 산소 가스 및 브롬화 수소를 사용하지 않는다.
다른 양태에서, 본 개시는 방법을 제공한다. 상기 방법은 워크피스를 제공하는 단계 - 워크피스는 기판, 기판 위의 복수의 반도체 핀들 - 복수의 반도체 핀들 각각은 격리 피처에 의해 복수의 반도체 핀들 중 다른 것으로부터 이격됨 - , 및 복수의 반도체 핀들 위에 컨포멀하게 배치된 유전체 층을 포함함 - , 워크피스 위에 게이트 재료 층을 성막하는 단계 - 게이트 재료 층은 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - , 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - , 제 1 두께의 실질적인 부분을 통해 연장되는 트렌치를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 1 에칭 공정을 수행하는 단계, 트렌치를 격리 피처의 상부 표면으로 연장시키기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 2 에칭 공정을 수행하는 단계, 및 트렌치를 격리 피처 내로 연장시키기 위해 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계를 포함한다. 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 제 2 복수의 세장형 피처들은 제 1 피치보다 큰 제 2 피치를 포함한다. 제 1 에칭 공정 및 제 3 에칭 공정은 산소 가스를 사용하지 않고, 제 2 에칭 공정은 산소 가스의 사용을 포함한다.
일부 실시예들에서, 제 1 에칭 공정은 브롬화 수소, 사플루오르화 탄소 및 염소의 사용을 포함한다. 일부 구현예들에서, 제 1 에칭 공정은 약 40 mTorr 내지 약 100 mTorr의 압력을 포함한다. 일부 예들에서, 제 1 피치에 대한 제 2 피치의 비는 약 1.1 내지 약 2.0이다. 일부 실시예들에서, 제 2 에칭 공정은 염소, 브롬화 수소 또는 산소 가스를 사용하는 건식 에칭 공정을 포함한다. 일부 구현예들에서, 제 3 에칭 공정은 염소를 포함한다. 일부 실시예들에서, 제 2 에칭 공정은 질소를 유전체 층에 도입하기 위한 질화 공정을 포함한다. 일부 예들에서, 질화 공정은 질소 가스(N2)의 사용을 포함한다.
또 다른 양태에서, 본 개시는 방법을 제공한다. 상기 방법은 워크피스를 제공하는 단계 - 워크피스는 기판, 기판 위의 복수의 반도체 핀들 - 복수의 반도체 핀들 각각은 격리 피처에 의해 복수의 반도체 핀들 중 다른 것으로부터 이격됨 - , 및 복수의 반도체 핀들 위에 컨포멀하게 배치된 실리콘 산화물 층을 포함함 - , 워크피스 위에 게이트 재료 층을 성막하는 단계 - 게이트 재료 층은 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - , 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - , 제 1 두께의 실질적인 부분을 통해 연장되는 트렌치를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 1 에칭 공정을 수행하는 단계, 트렌치를 격리 피처의 상부 표면으로 연장시키기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하여 제 2 에칭 공정을 수행하는 단계, 및 트렌치를 격리 피처 내로 연장시키기 위해 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계를 포함한다. 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 제 2 복수의 세장형 피처들은 제 1 피치의 약 1.1 배 내지 약 2 배인 제 2 피치를 포함한다. 제 1 에칭 공정은 사플루오르화 탄소를 포함하고, 산소 가스를 사용하지 않는다. 제 3 에칭 공정은 산소 가스 및 브롬화 수소를 사용하지 않으며, 염소를 포함한다.
일부 구현예들에서, 제 1 에칭 공정은 브롬화 수소 및 염소의 사용을 더 포함한다. 일부 실시예들에서, 제 1 에칭 공정은 약 40 mTorr 내지 약 100 mTorr의 압력을 포함한다. 일부 예들에서, 제 2 에칭 공정은 실리콘 산화물 층의 일부를 실리콘 산질화물로 변환하기 위한 질화 공정을 포함한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술했다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 방법에 있어서,
기판 및 상기 기판 위의 복수의 반도체 핀(fin)들을 포함하는 워크피스를 제공하는 단계 - 상기 복수의 반도체 핀들 각각은 격리(isolation) 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - ;
상기 워크피스 위에 게이트 재료 층을 성막(deposit)하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형(elongated) 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
상기 복수의 반도체 핀들의 상부 표면을 향해 상기 제 1 두께의 약 90 % 및 약 95 %를 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 상기 게이트 재료 층을 통해 제 1 에칭 공정을 수행하는 단계;
상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치보다 큰 제 2 피치를 포함하고,
상기 제 1 에칭 공정은, 사플루오르화 탄소의 사용 및 약 40 mTorr 내지 약 100 mTorr의 압력을 포함하며,
상기 제 1 에칭 공정은 산소 가스를 사용하지 않는 것인, 방법.
2. 제 1 항에 있어서, 상기 제 1 에칭 공정은, 브롬화 수소 및 염소의 사용을 더 포함하는 것인, 방법.
3. 제 1 항에 있어서, 상기 제 1 피치에 대한 상기 제 2 피치의 비는, 약 1.1 내지 약 2.0인 것인, 방법.
4. 제 1 항에 있어서, 상기 제 2 에칭 공정은, 염소, 브롬화 수소, 또는 산소 가스를 사용하는 건식 에칭 공정을 포함하는 것인, 방법.
5. 제 1 항에 있어서, 상기 제 2 에칭 공정은, 질소 함유 시약을 사용하는 질화 공정을 포함하는 것인, 방법.
6. 제 5 항에 있어서, 상기 질소 함유 시약은 질소 가스(N2)를 포함하는 것인, 방법.
7. 제 1 항에 있어서, 상기 제 3 에칭 공정은 염소를 포함하는 것인, 방법.
8. 제 7 항에 있어서, 상기 제 3 에칭 공정은 산소 가스 및 브롬화 수소를 사용하지 않는 것인, 방법.
9. 방법에 있어서,
워크피스를 제공하는 단계로서, 상기 워크피스는,
기판,
상기 기판 위의 복수의 반도체 핀들 - 상기 복수의 반도체 핀들 각각은 격리 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - , 및
상기 복수의 반도체 핀들 위에 컨포멀하게 배치된 유전체 층
을 포함하는 것인, 상기 워크피스를 제공하는 단계;
상기 워크피스 위에 게이트 재료 층을 성막하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
상기 제 1 두께의 실질적인 부분을 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 1 에칭 공정을 수행하는 단계;
상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치보다 큰 제 2 피치를 포함하며,
상기 제 1 에칭 공정 및 상기 제 3 에칭 공정은 산소 가스를 사용하지 않고, 상기 제 2 에칭 공정은 산소 가스의 사용을 포함하는 것인, 방법.
10. 제 9 항에 있어서, 상기 제 1 에칭 공정은, 브롬화 수소, 사플루오르화 탄소, 및 염소의 사용을 포함하는 것인, 방법.
11. 제 9 항에 있어서, 상기 제 1 에칭 공정은, 약 40 mTorr 내지 약 100 mTorr의 압력을 포함하는 것인, 방법.
12. 제 9 항에 있어서, 상기 제 1 피치에 대한 상기 제 2 피치의 비는, 약 1.1 내지 약 2.0인 것인, 방법.
13. 제 9 항에 있어서, 상기 제 2 에칭 공정은, 염소, 브롬화 수소, 또는 산소 가스를 사용하는 건식 에칭 공정을 포함하는 것인, 방법.
14. 제 9 항에 있어서, 상기 제 3 에칭 공정은 염소를 포함하는 것인, 방법.
15. 제 9 항에 있어서, 상기 제 2 에칭 공정은, 질소를 상기 유전체 층에 도입하기 위한 질화 공정을 포함하는 것인, 방법.
16. 제 15 항에 있어서, 상기 질화 공정은, 질소 가스(N2)의 사용을 포함하는 것인, 방법.
17. 방법에 있어서,
워크피스를 제공하는 단계로서, 상기 워크피스는,
기판,
상기 기판 위의 복수의 반도체 핀들 - 상기 복수의 반도체 핀들 각각은 격리 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - , 및
상기 복수의 반도체 핀들 위에 컨포멀하게 배치된 실리콘 산화물 층
을 포함하는 것인, 상기 워크피스를 제공하는 단계;
상기 워크피스 위에 게이트 재료 층을 성막하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
상기 제 1 두께의 실질적인 부분을 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 1 에칭 공정을 수행하는 단계;
상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치의 약 1.1 배 내지 약 2 배인 제 2 피치를 포함하고,
상기 제 1 에칭 공정은, 사플루오르화 탄소를 포함하고, 산소 가스를 사용하지 않으며,
상기 제 3 에칭 공정은, 산소 가스 및 브롬화 수소를 사용하지 않으며, 염소를 포함하는 것인, 방법.
18. 제 17 항에 있어서, 상기 제 1 에칭 공정은 브롬화 수소 및 염소의 사용을 더 포함하는 것인, 방법.
19. 제 18 항에 있어서, 상기 제 1 에칭 공정은 약 40 mTorr 내지 약 100 mTorr의 압력을 포함하는 것인, 방법.
20. 제 17 항에 있어서, 상기 제 2 에칭 공정은 상기 실리콘 산화물 층의 일부를 실리콘 산질화물로 변환하기 위한 질화 공정을 포함하는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    기판 및 상기 기판 위의 복수의 반도체 핀(fin)들을 포함하는 워크피스를 제공하는 단계 - 상기 복수의 반도체 핀들 각각은, 격리(isolation) 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - ;
    상기 워크피스 위에 게이트 재료 층을 성막(deposit)하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
    상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형(elongated) 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
    상기 복수의 반도체 핀들의 상부 표면을 향해 상기 제 1 두께의 90% 및 95%를 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 상기 게이트 재료 층을 통해 제 1 에칭 공정을 수행하는 단계;
    상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
    상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
    를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치보다 큰 제 2 피치를 포함하고,
    상기 제 1 에칭 공정은, 사플루오르화 탄소의 사용 및 40 mTorr 내지 100 mTorr의 압력을 포함하며,
    상기 제 1 에칭 공정은 산소 가스를 사용하지 않는 것인, 방법.
  2. 제 1 항에 있어서, 상기 제 1 에칭 공정은, 브롬화 수소 및 염소의 사용을 더 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 1 피치에 대한 상기 제 2 피치의 비는, 1.1 내지 2.0인 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 2 에칭 공정은, 염소, 브롬화 수소, 또는 산소 가스를 사용하는 건식 에칭 공정을 포함하는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 2 에칭 공정은, 질소 함유 시약을 사용하는 질화 공정을 포함하는 것인, 방법.
  6. 제 5 항에 있어서, 상기 질소 함유 시약은 질소 가스(N2)를 포함하는 것인, 방법.
  7. 제 1 항에 있어서, 상기 제 3 에칭 공정은 염소를 포함하는 것인, 방법.
  8. 제 7 항에 있어서, 상기 제 3 에칭 공정은, 산소 가스 및 브롬화 수소를 사용하지 않는 것인, 방법.
  9. 방법에 있어서,
    워크피스를 제공하는 단계로서, 상기 워크피스는,
    기판,
    상기 기판 위의 복수의 반도체 핀들 - 상기 복수의 반도체 핀들 각각은, 격리 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - , 및
    상기 복수의 반도체 핀들 위에 컨포멀하게(conformally) 배치된 유전체 층
    을 포함하는 것인, 상기 워크피스를 제공하는 단계;
    상기 워크피스 위에 게이트 재료 층을 성막하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
    상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
    상기 제 1 두께의 상당한 부분을 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 1 에칭 공정을 수행하는 단계;
    상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
    상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
    를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치보다 큰 제 2 피치를 포함하고,
    상기 제 1 에칭 공정은, 사플루오르화 탄소의 사용 및 40 mTorr 내지 100 mTorr의 압력을 포함하고,
    상기 제 1 에칭 공정 및 상기 제 3 에칭 공정은 산소 가스를 사용하지 않고, 상기 제 2 에칭 공정은 산소 가스의 사용을 포함하는 것인, 방법.
  10. 방법에 있어서,
    워크피스를 제공하는 단계로서, 상기 워크피스는,
    기판,
    상기 기판 위의 복수의 반도체 핀들 - 상기 복수의 반도체 핀들 각각은, 격리 피처에 의해 상기 복수의 반도체 핀들 중 다른 반도체 핀으로부터 이격됨 - , 및
    상기 복수의 반도체 핀들 위에 컨포멀하게 배치된 실리콘 산화물 층
    을 포함하는 것인, 상기 워크피스를 제공하는 단계;
    상기 워크피스 위에 게이트 재료 층을 성막하는 단계 - 상기 게이트 재료 층은 상기 복수의 반도체 핀들의 상부 표면 위의 제 1 두께를 포함함 - ;
    상기 게이트 재료 층 위에 패터닝된 하드 마스크를 형성하는 단계 - 상기 패터닝된 하드 마스크는 제 1 복수의 세장형 피처들 및 제 2 복수의 세장형 피처들을 포함함 - ;
    상기 제 1 두께의 상당한 부분을 통해 연장되는 트렌치를 형성하기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 1 에칭 공정을 수행하는 단계;
    상기 트렌치를 상기 격리 피처의 상부 표면으로 연장시키기 위해, 상기 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 2 에칭 공정을 수행하는 단계; 및
    상기 트렌치를 상기 격리 피처 내로 연장시키기 위해, 상기 패터닝된 하드 마스크를 사용하여 제 3 에칭 공정을 수행하는 단계
    를 포함하고, 상기 제 1 복수의 세장형 피처들은 제 1 피치를 포함하고, 상기 제 2 복수의 세장형 피처들은 상기 제 1 피치의 1.1배 내지 2배인 제 2 피치를 포함하고,
    상기 제 1 에칭 공정은, 사플루오르화 탄소를 포함하고, 산소 가스를 사용하지 않으며,
    상기 제 3 에칭 공정은, 산소 가스 및 브롬화 수소를 사용하지 않으며, 염소를 포함하는 것인, 방법.
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