CN113380704A - 形成半导体器件的方法 - Google Patents

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陈立庭
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Abstract

提供了用以形成不同间距的栅极结构的工艺。一种示例方法包括：提供工件，该工件具有衬底和通过隔离部件彼此间隔开的半导体鳍；在工件上方沉积栅极材料层；在栅极材料层上方形成图案化的硬掩模，该图案化的硬掩模包括不同间距的细长部件；实施第一蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，穿过栅极材料层以形成沟槽；实施第二蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，以使沟槽延伸至隔离部件的顶面；以及实施第三蚀刻工艺，使用图案化的硬掩模，以使沟槽延伸至隔离部件中。第一蚀刻工艺包括使用四氟化碳，并且不使用氧气。本申请的实施例还涉及形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及形成半导体器件的方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比上一代具有更小、更复杂的电路。在IC发展的过程中，通常是功能密度(即，每个芯片区域的互连器件的数量)增加了，而几何尺寸(即，可以使用制造工艺产生的最小部件(或者线))减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造方面进行类似的发展。例如，已经使用双重图案化或者多重图案化来形成均匀尺寸的图案化部件。首先芯轴形成在硬掩模层上方。然后间隔件层沉积在芯轴上方，包括芯轴的侧壁上方。在去除沉积在芯轴上方的间隔件层以暴露芯轴之后，选择性地去除芯轴，留下用于内衬芯轴侧壁的图案化的间隔件层。图案化的间隔件层用作蚀刻掩模以图案化下面的硬掩模层。但是，当在半导体器件中期望不同间距的栅极结构时，蚀刻加载效果可能会阻止在用于栅极结构的栅极材料的整个深度上进行均匀蚀刻。已经提出了几种常规方法来解决这一挑战，但是它们不是所有方面都令人满意。因此，需要一种改进的方法。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：提供工件，所述工件包括衬底和位于所述衬底上方的多个半导体鳍，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；
在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，穿过所述栅极材料层以形成沟槽，所述沟槽朝向所述多个半导体鳍的所述顶面延伸穿过所述第一厚度的约90％和约95％；实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括大于所述第一间距的第二间距；其中，所述第一蚀刻工艺包括使用四氟化碳，并且压力在40mTorr和100mTorr之间；其中，所述第一蚀刻工艺不使用氧气。
本申请的另一些实施提供了一种形成半导体器件的方法，包括：提供工件，所述工件包括：衬底；多个半导体鳍，位于所述衬底上方，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；以及介电层，共形地设置在所述多个半导体鳍上方；在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过所述第一厚度的大部分；实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括大于所述第一间距的第二间距；其中，所述第一蚀刻工艺和所述第三蚀刻工艺不使用氧气，而所述第二蚀刻工艺包括使用氧气。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：提供工件，所述工件包括：衬底；多个半导体鳍，位于所述衬底上方，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；以及氧化硅层，共形地设置在所述多个半导体鳍上方；在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过所述第一厚度的大部分；实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括第二间距，所述第二间距是所述第一间距的1.1倍至2倍；其中，所述第一蚀刻工艺包括四氟化碳，并且不使用氧气；其中，所述第三蚀刻工艺不使用氧气和溴化氢，并且包括氯。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造半导体器件的方法的流程图；
图2是根据本发明的各个方面的用于半导体器件的工件的立体示意图；
图3A是根据本发明的各个方面的在诸如与图1中的方法相关的那些制造阶段之一的工件的局部示意性俯视图；
图3B和图4-图11是根据本发明的各个方面的在诸如与图1中的方法相关的那些制造阶段的各个制造阶段的工件的局部示意性截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。另外，为了简单和清楚起见，可以以不同比例任意绘制各种部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则可以将描述为在其他元件或特征“下方”或“之下”的元件定向为在其他元件或特征“之上”。因此，示例性术语“在...下方”可以包括之上和下方两个方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
更进一步，当用“大约”，“近似”等描述数字或数字范围时，该术语旨在涵盖包括在所描述数字的合理范围内的数字，例如在如所描述的数字的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
半导体导体制造取得进展，用以适应半导体器件部件的尺寸缩小。当尺寸的缩小超过光刻的分辨率时，已使用多重图案化技术。例如，双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件-电介质图案化(SIDP)工艺、其他双重图案化工艺、或其组合)可以用于形成图案化的蚀刻掩模。可以实施工艺步骤的进一步迭代，以形成甚至更小尺寸的部件。例如，可以实施三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺、或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)、或其组合。通常，多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建的图案可以是例如所具有的间距小于使用单个直接光刻工艺可获得的间距。例如，在一些实施方式中，使用光刻工艺在衬底上方形成图案化的牺牲层，并且使用例如自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除图案化的牺牲层，并且间隔件可以用作蚀刻掩模，以图案化下面的层，例如硬掩模层。
前述多重图案化技术的局限性在于，所得蚀刻掩模包括基本均匀宽度的部件。之所以如此，是因为这些部件是自对准工艺的结果，其发生的规模超出了光刻工艺的分辨率。尽管在多重图案化技术中的(一些)光刻工艺可以规定部件之间的间距和间隔，但是改变自对准部件的尺寸是无能为力的。在上述示例中，随着光刻工艺图案化牺牲层，可以通过光刻工艺控制图案化的牺牲层中的牺牲层部件的尺寸。但是，光刻工艺对间隔件在牺牲层上方的沉积方式不产生影响。反而是，间隔件层的厚度和均匀性很大程度上由间隔件层的材料特性和在整个间隔件层上均匀分布的工艺参数控制。结果，间隔件层中的部件尺寸在很大程度上是均匀的。
当在半导体器件中需要具有变化的间距的栅极结构时，该限制带来了挑战。已经观察到，由于不同的蚀刻加载，密集堆积的部件和松散堆积的部件经受不同的蚀刻速率。在非均匀蚀刻加载的一种模式中，蚀刻工艺的副产物可以以不同的速率重新沉积在隔离区(即，松散堆积的区域)的横向面上和密集区(即，密集堆积的区域)的横向面上，导致不同区域中的非均匀横向蚀刻。在一些情况下，隔离区中的副产物再沉积速率大于密集区中的副产物再沉积速率，并且隔离区的蚀刻速率慢于密集区的蚀刻速率。为了补偿非均匀横向蚀刻，可以使用附加的光刻工艺和蚀刻工艺来修整图案化的硬掩模。在隔离区以较低速率蚀刻的示例中，将隔离区中的图案化的硬掩模部件修整为具有较小尺寸。然而，这种额外的光刻工艺和修整工艺可能涉及增加的成本，并且可能降低制造产量。具有较小波长的高分辨率光刻技术也可以用于精确地形成具有变化的尺寸的蚀刻掩模部件，以补偿非均匀横向蚀刻。然而，使用这种高分辨率光刻技术也涉及增加的成本。
本发明提供一种使用间距不同但大小相似的蚀刻掩模部件以均匀蚀刻穿过栅极材料层的工艺，从而形成具有基本上笔直的侧壁的栅极结构。示例工艺包括：第一蚀刻工艺，用于蚀刻穿过有源区(例如鳍或者半导体鳍)的顶面上方的栅极材料层；第二蚀刻工艺，用于蚀刻栅极材料层至隔离部件的顶面；以及第三蚀刻工艺，用于蚀刻至隔离部件中。第一蚀刻工艺包括使用四氟化碳，并且不含氧气(O2)。另外，在增加的压力下实施第一蚀刻工艺，以减少横向蚀刻。第二蚀刻工艺包括氮化工艺，以氮化伪栅极介电层，以保护有源区。第三蚀刻工艺不含氧气(O2)和溴化氢(HBr)。反而是，第三蚀刻工艺包括使用氯气，并且持续时间很短。通过避免使用高成本的可替代工艺，根据本发明的工艺提供了用于形成具有基本垂直的侧壁的不同间距的栅极结构的经济选择。换句话说，本发明的工艺为电路设计者提供了更大程度的设计自由度，而与制造成本的显著增加无关。
现在将参考附图更详细地描述本发明的各个方面。图1是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。在一些实施方案中，半导体器件包括多栅极晶体管，其中栅极结构在其沟道区中围绕有源区的多个侧面。多栅极晶体管的示例包括鳍状场效应晶体管(FinFET)或者全环栅(GAA)晶体管。方法100只是一个示例，并不旨在将本发明限制为方法100中明确说明的内容。可以在方法100之前、期间、和之后提供其他步骤，并且对于方法100的另外的实施例，可以移动、替换、或者删除所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。下面将结合图2、图3A、图3B、和图4-图11中所示的工件200的立体图、俯视图、和局部截面图来描述方法100。由于半导体器件将由工件200形成，因此根据上下文需要，可以将工件200称为半导体器件200。
半导体器件200可以包括在微处理器、存储器、和/或其他集成电路(IC)器件中。在一些实施方式中，半导体器件200可以是IC芯片的一部分、片上系统(SoC)或其一部分，其包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。为了清楚起见，已经简化了图2、图3A、图3B、和图4-图11中的半导体器件200的图示，以更好地理解本发明的发明理念。可以在半导体器件200中添加其他部件，并且在半导体器件200的其他实施例中可以替换、修改、或者删除以下描述的一些部件。
参考图1、图2、图3A、和图3B，方法100包括框102，在框102中接收包括多个鳍204的工件200。如图2、图3A、和图3B所示，工件200包括衬底202。在所描述的实施例中，衬底202是包括硅的块状衬底。可替代地，在一些实施方式中，衬底202包括块状衬底(包括例如硅)和设置在块状衬底上方的一个或者多个材料层。例如，一个或者多个材料层可以包括半导体层堆叠件，该半导体层堆叠件具有设置在块状衬底上方的各种半导体层(诸如异质结构)，其中，随后图案化该半导体层堆叠件以形成鳍。半导体层可以包括任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料、或其组合。根据半导体器件200的设计要求，半导体层可以包括相同或者不同的材料、蚀刻速率、原子百分比组成、重量百分比组成、厚度、和/或构造。在一些实施方式中，半导体层堆叠件包括交替的半导体层，例如，由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件交替使用硅层和硅锗层(例如从底部至顶部为Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括材料相同但具有交替的原子百分比组成的半导体层，例如具有第一原子百分比组成的半导体层和具有第二原子百分比组成的半导体层。例如，半导体层堆叠件包括具有交替的硅原子百分比和/或锗原子百分比的硅锗层(例如从下至上为SiaGeb/SicGed/SiaGeb，其中a、c是硅的不同原子百分比，b、d是锗的不同原子百分比)。可替代地或者另外地，块状衬底202和/或一个或者多个材料层包括另一元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉、和/或碲化镉；合金半导体，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；其他III-V族材料；其他II-V族材料；或其组合。可替代地，衬底202是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底、或者绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合、和/或其他合适的方法来制造。
在一些实施例中，可以使用多重图案化工艺由衬底202形成或者在衬底202上方沉积半导体层来形成多个鳍204，多重图案化工艺例如是双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件-电介质图案化(SIDP)工艺、其他双重图案化工艺、或其组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺、或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)、或其组合。通常，多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建的图案可以是例如所具有的间距小于使用单个直接光刻工艺可获得的间距。例如，在一些实施方式中，使用光刻工艺在衬底上方形成图案化的牺牲层，并且使用例如自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除图案化的牺牲层，并且间隔件可以用于对下面的层进行图案化。在一些实施方式中，在多个图案化工艺期间实施定向自组装(DSA)技术。由于多个鳍204中的每一个由形成衬底202或者沉积在衬底202上方的半导体层的半导体材料来形成，因此其也可以称为半导体鳍或者半导体鳍结构。为了简洁，省略了多个鳍204的形成工艺的详细描述。
参考图2，图2是包括多个鳍204的工件200的立体示意图。鳍204从衬底202沿着Z方向向上延伸，并且沿着X方向彼此平行地延伸。作为示例，本发明的图2中示出了五个鳍。本发明并不局限于此，并且充分考虑包括或多或少鳍204的工件。隔离部件206(即浅沟槽隔离(STI)部件)形成在相邻的鳍204之间，以提供电隔离和机械支撑。因此，隔离部件206包括隔离材料，例如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳、和/或其他合适的隔离成分)、或其组合。如图2所示，将隔离部件206向后拉以形成鳍间凹槽205，使得多个鳍中的每一个的一部分上升至隔离部件206的顶面之上。如图3A所示的俯视图同样显示，多个鳍204沿着X方向延伸，并且每个鳍通过隔离部件206与相邻的鳍间隔开。图3B中提供了沿着多个鳍204之一的沿着截面I-I'的Y方向视图。由于截面穿过多个鳍204之一，因此在图3B中看不到隔离部件206。为了说明本发明的各种部件，后续附图，包括图4-图11，如图3B那样，是横截面I-I'穿过工件200的鳍204的局部截面图。
参考图1和图4，方法100包括框104，其中栅极材料层208沉积在多个鳍204上方。如图4所示，栅极材料层208沉积在工件200上方，包括沉积在隔离部件206的顶面上方、沉积在多个鳍204中的每一个的顶面上方、并且沉积至鳍间凹槽205中(如图2所示，但未显示于图4中)。在采用后栅极工艺或者栅极替换工艺的一些实施例中，栅极材料层208旨在用于形成伪栅极堆叠件，并且可以包括多晶硅。伪栅极结构用作功能栅极结构的占位符，贯穿一部分制造工艺，并且在稍后一点由功能栅极堆叠件所取代。伪栅极介电层207可以在沉积栅极材料层208之前毯式地沉积在工件200上方。如图4所示，沿着截面I-I'，伪栅极介电层207设置在鳍204的顶面和栅极材料层208之间。伪栅极介电层207也设置在多个鳍204的侧壁上方。在一些实施方式中，伪栅极介电层207可以包括使用热氧化或者合适的工艺沉积的氧化硅。
仍然参考图1和图4，方法100包括框106，其中硬掩模层210沉积在栅极材料层208上方。在一些实施例中，将图案化硬掩模层210以形成图案化的硬掩模层210，以用作蚀刻掩模，用以图案化栅极材料层208。在未示出的一些实施方式中，硬掩模层210可以是由氧化硅、氮化硅、氮氧化硅、碳化硅、氧碳化硅、氧碳氮化硅、或者适当的介电材料形成的单层。在图4所示的一些可替代实施例中，硬掩模层210可以是多层。如图4所示，硬掩模层210包括第一硬掩模层212和第二硬掩模层214。在一些实施方式中，第一硬掩模层212由氧化硅形成，第二硬掩模层由诸如氮化硅或者氮氧化硅的含氮的介电材料形成。第一硬掩模层212和第二硬掩模层214中的每一个可以使用化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、其他合适的工艺、或其组合来沉积。
参考图1和图4，方法100包括框108，其中芯轴部件216(包括第一多个芯轴部件2161、第二多个芯轴部件2162、和第三多个芯轴部件2163)形成在硬掩模层210上方。第一多个芯轴部件2161中的每一个具有沿着X方向的第一宽度W1。第二多个芯轴部件2162中的每一个具有沿着X方向的第二宽度W2。第三多个芯轴部件2163中的每一个具有沿着X方向的第三宽度W3。第三宽度W3大于第二宽度W2，并且第二宽度W2大于第一宽度W1。在一些情况下，第二宽度W2与第一宽度W1的比值在约1.1和约2.0之间，第三宽度W3与第一宽度W1的比值在约1.1与约2.0之间。注意，尽管第一多个芯轴部件2161、第二多个芯轴部件2162、和第三多个芯轴部件2163在图4中示出为在工件200上彼此邻近，但是本发明不限于此，图4仅用于代表性地示出可以在同一工件200的不同区域中形成宽度变化的芯轴部件。
芯轴部件216可以在以下示例工艺中形成。牺牲层通过旋涂、化学气相沉积(CVD)、或者合适的沉积工艺沉积在硬掩模层210上方。牺牲层可以由具有与硬掩模层210或者间隔件层(图5所示的218)的蚀刻选择性不同的蚀刻选择性的材料形成，从而使得可以在不损坏硬掩模层210和间隔件层的情况下对牺牲层进行图案化或者去除。在一些实施方式中，牺牲层可以是合适的半导体材料(例如硅、锗、或者非晶硅)、介电材料(例如氧化硅、氮化硅、氮氧化硅、碳化硅)、其他合适的材料、或其组合。然后对牺牲层进行图案化，以形成芯轴部件216。使用光刻工艺对牺牲层进行图案化。使用旋涂将光刻胶层沉积在牺牲层上方，然后在预曝光烘烤工艺中对光刻胶层进行烘烤。光刻胶层可以是单层或者多层，例如三层。然后，使预烘烤的光刻胶层暴露至辐射，该辐射通过具有图案的光掩模反射或者通过具有图案的光掩模传输。然后，在曝光后烘烤工艺中对曝光的光刻胶层进行烘烤，并且在显影工艺中进行显影。辐射源可以是准分子激光源、紫外线(UV)源、深紫外线(DUV)源、或者极端紫外线(EUV)源。由于光刻胶层选择为对辐射敏感，因此在显影工艺期间，光刻胶层的曝光(或者未曝光)部分发生化学变化，从而溶于显影剂溶液中。所得的图案化的光刻胶层带有与掩模的图案相对应的图案。然后，在蚀刻工艺期间，图案化的光刻胶层可以用作蚀刻掩模，以去除下面的牺牲层的部分。蚀刻工艺可以包括干蚀刻工艺(例如反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺、或其组合。在蚀刻工艺之后，可以通过灰化或者合适的方法去除图案化的光刻胶层。可替代地，曝光工艺可以实施无掩模光刻、电子束写入、离子束写入、和/或纳米印刷技术。如图4所示，由于通过光刻工艺形成芯轴部件216，因此可以允许芯轴部件沿着X方向具有不同的宽度。
参考图1、图5、和图6，方法100包括框110，其中第一多个间隔件部件2181、第二多个间隔件部件2182、和第三多个间隔件部件2183形成在硬掩模层210上方。在图5所代表的一些实施例中，使用旋涂、化学气相沉积(CVD)、或者合适的沉积工艺，将间隔件层218共形地沉积在工件200上方，包括在芯轴部件216的顶面和侧壁上方。间隔件层218可以由具有与芯轴部件216的蚀刻选择性不同的蚀刻选择性的材料形成，从而使得可以在不损坏间隔件层218的情况下选择性地去除芯轴部件216。同时，间隔件层218的材料可以选择为具有与硬掩模层210的蚀刻选择性不同的蚀刻选择性，从而使得由间隔件层218形成的间隔件部件可以用作用于硬掩模层210的蚀刻掩模。在一些实施方式中，间隔件层218可以是合适的半导体材料(例如硅、锗、或者非晶硅)、介电材料(例如氧化硅、氮化硅、氮氧化硅、碳化硅)、其他合适的材料、或其组合。
现在参考图6，在沉积间隔件层218之后，可以实施各向异性回蚀工艺，以去除硬掩模层210上的和芯轴部件216的顶面上的多余的间隔件层218。实施回蚀工艺，使得芯轴部件216从沿着芯轴部件216的侧壁延伸的间隔件层部分暴露出来。然后，选择性地去除芯轴部件216，留下包括第一多个间隔件部件2181、第二多个间隔件部件2182、和第三多个间隔件部件2183的图案化的间隔件层218。在图6所代表的一些实施例中，第一多个间隔件部件2181可以以第一间距P1为特征，第二多个间隔件部件2182可以以第二间距P2为特征，第三多个间隔件部件2183可以以第三间距P3为特征。从图4-图6可以看出，第一间距P1基本上对应于第一宽度W1，第二间距P2基本上对应于第二宽度W2，第三间距P3基本上对应于第三宽度W3。在一些情况下，第一间距P1基本上等于第一宽度W1和间隔件层218的厚度；第二间距P2基本上等于第二宽度W2和间隔件层218的厚度；第三间距P3基本上等于第三宽度W3间隔件层218的厚度。在一些实施方式中，第二间距P2与第一间距P1的比值在约1.1和约2.0之间，第三间距P3与第一间距P1的比值在约1.1和约2.0之间。尽管第二间距P2和第三间距P3共享相同的范围，但是在所示的实施例中，第三间距P3大于第二间距P2。第一间距P1和第二间距P2或者第三间距P3之间的差值为至少约10％，以足够显著，使得所得器件可以表现出不同的特性或者功能。同时，第二间距P2或者第三间距P3小于第一间距P1的约两倍，使得器件密度不会由于增大的间距而受到影响。
参考图1和图7，方法100包括框112，其中使用第一多个间隔件部件2181、第二多个间隔件部件2182、和第三多个间隔件部件2183作为蚀刻掩模，来图案化硬掩模层210。在一些实施例中，可以使用干蚀刻工艺、湿蚀刻工艺、或者合适的工艺，通过第一多个间隔件部件2181、第二多个间隔件部件2182、和第三多个间隔件部件2183，来蚀刻包括第一硬掩模层212和第二硬掩模层214的硬掩模层210。示例性干蚀刻可以使用含氟前体(例如CF4、SF6、NF3、CH2F2、CHF3、和/或C2F6)、含氧前体，含氯前体(例如Cl2、CHCl3、CCl4、和/或BCl3)，含溴前体(例如HBr、和/或CHBR3)、含碘前体、其他合适的前体(可以用于产生蚀刻剂气体和/或蚀刻等离子体)、或其组合。示例性湿蚀刻工艺实施蚀刻溶液，该蚀刻溶液包括TMAH、NH4OH、H2O2、H2SO4、HF、HCl、其他合适的湿蚀刻成分、或其组合。如图7所示，在框112处的操作将第一多个间隔件部件2181、第二多个间隔间部件2182、和第三多个间隔件部件2183的图案转移至硬掩模层210上，得到图案化的硬掩模220，其包括第一多个硬掩模部件2201、第二多个硬掩模部件2202、和第三多个硬掩模部件2203。与第一多个间隔件部件2181、第二多个间隔件部件2182、和第三多个间隔件部件2183相似，第一多个硬掩模部件2201包括第一间距P1，第二多个硬掩模部件2202包括第二间距P2，第三多个硬掩模部件2203包括第三间距P3。如图7所示，位于第一多个硬掩模部件2201、第二多个硬掩模部件2202、和第三多个硬掩模部件2203下面的栅极材料层208包括从鳍204的顶面测量的第一厚度(T1)。
参考图1和图8，方法100包括框114，其中使用图案化的硬掩模220作为蚀刻掩模，来实施第一蚀刻工艺300。在一些实施例中，第一蚀刻工艺300是主蚀刻工艺，其以自顶向下的方式从栅极材料层208的顶面高度Z1蚀刻第二厚度T2至高度Z2。在一些情况下，第二厚度T2为第一厚度T1的约90％和约95％。即，在第一蚀刻工艺300结束时，在多个鳍204的顶面上方保留有限量或者可测量量的栅极材料层。为了容易地去除栅极材料层208的第一蚀刻工艺300的副产物，第一蚀刻工艺包括使用四氟化碳(CF4)作为蚀刻剂的干蚀刻工艺。在常规工艺中，在主蚀刻工艺中不优选使用四氟化碳(CF4)，因为这会导致强烈的横向蚀刻，从而可能过早地使栅极结构(图11所示的230)的顶部变薄。根据本发明，第一蚀刻工艺300的压力从常规工艺中的小于20mTorr增加至约40mTorr和约100mTorr之间。可以观察到，第三蚀刻工艺500的增加的工艺压力减小了四氟化碳的平均自由程，从而减轻了与四氟化碳的使用有关的横向蚀刻。对所公开的压力范围(即，在约40mTorr和约100mTorr之间)进行选择，使得第一蚀刻工艺300的压力至少是传统压力范围的两倍，以确保蚀刻特性能够检测到的差异。同时，对该压力范围进行选择，使得第一蚀刻工艺300的压力不会不适当地减小平均自由程而过度降低蚀刻速率。在方框114处增加的工艺压力需要增加能量来点燃等离子体。在一些实施例中，第一蚀刻工艺300和第三蚀刻工艺500可以包括使用功率在约400W和约3500W之间的范围内的电感耦合等离子体(ICP)，或者使用功率在约500W和约5500W之间的范围内的电容耦合等离子体(CCP)。当ICP或者CCP功率水平下降至所公开的范围以下时，蚀刻速率可能会不适当地降低，并且工艺时间可能会增加。工艺时间的增加将导致生产成本的增加。当ICP或者CCP功率水平升高至所公开的范围之上时，蚀刻速率可能会不适当地增加，并且期望的蚀刻特性可能会丢失，从而导致不期望的鳍侧壁轮廓。
尽管横向蚀刻可能是第一蚀刻工艺300所关注的问题，但是第一蚀刻工艺300不使用氧气(O2)，已知氧气会产生更多的副产物而钝化栅极结构230的侧壁(如图11所示)。在一些实施方式中，除了四氟化碳(CF4)之外，第一蚀刻工艺300可以进一步包括溴化氢(HBr)和氯(Cl2)。在一些情况下，第一蚀刻工艺300包括200sccm(标准立方厘米每分钟)的溴化氢和约20sccm至50sccm的四氟化碳。如图8所示，第一蚀刻工艺在框114形成限定在第一多个硬掩模部件2201中的两个之间的第一沟槽241、限定在第二多个硬掩模部件2202中的两个之间的第二沟槽242、以及限定在第三多个硬掩模部件2203中的两个之间的第三沟槽243。第一沟槽241、第二沟槽242、和第三沟槽243中的每一个具有基本上等于第二厚度T2的深度。如上所述，第二厚度T2为第一厚度T1的约90％至约95％。
参考图1、图9、和图10，方法100包括框116，其中使用图案化的硬掩模220作为蚀刻掩模，来实施第二蚀刻工艺400。首先参考图9。在一些实施例中，第二蚀刻工艺400是软着陆蚀刻工艺，其以自顶向下的方式从高度Z2蚀刻至隔离部件206的顶面处的高度Z3。与第一蚀刻工艺300不同，第二蚀刻工艺400不含四氟化碳，并且包括氧气(O2)，以增强横向钝化。在一些实施方式中，第二蚀刻工艺400可以包括使用氯(Cl2)、氧气(O2)、和溴化氢(HBr)。在一些情况下，用于第二蚀刻工艺400的工艺压力也在约40毫托(mTorr)和约100mTorr之间，原因与以上关于框114所描述的原因相似。如图9所示，第二蚀刻工艺400使第一沟槽241、第二沟槽242、和第三沟槽243延伸至高度Z3(即隔离部件206的顶面)。
现在参考图10。在一些实施例中，为了防止对多个鳍204的意外损坏，第二蚀刻工艺400可以可选地包括氮化工艺410，该氮化工艺410包括引入含氮试剂，例如氮气(N2)或者氨气(NH3)，以氮化伪栅极介电层207。在伪栅极介电层207由氧化硅形成的情况下，氮化工艺410可以将氮引入伪栅极介电层207中，使得伪栅极介电层207的至少外部由氮氧化硅(SiON)形成。由于在第二蚀刻工艺400期间以慢于氧化硅的蚀刻速率的蚀刻速率来蚀刻氮氧化硅，因此氮化工艺410可以保护鳍204免受由于第二蚀刻工艺400造成的损坏。氮化工艺410可以结合至第二蚀刻工艺400中。就这一点而言，第二蚀刻工艺400可以包括蚀刻周期(即，使用上述蚀刻剂，例如氯、溴化氢、和氧气)和氮化周期(即，氮化工艺410)。在一个示例中，第二蚀刻工艺400可以以蚀刻周期开始，随后是氮化周期，其后再次是另一个蚀刻周期。蚀刻周期和氮化周期的其他布置得到充分考虑。
参考图1和图11，方法100包括框118，其中使用图案化的硬掩模220作为蚀刻掩模，来实施第三蚀刻工艺500。在一些实施例中，第三蚀刻工艺500是过蚀刻工艺，其以自顶向下的方式蚀刻至隔离部件206的顶面中。也就是说，第三蚀刻工艺500使第一沟槽241、第二沟槽242和第三沟槽243进一步延伸为至少部分地进入隔离部件206。在框118的操作结束时，基本上形成栅极结构230。如图11所示，栅极结构230包括具有第一间距P1的第一多个栅极结构2301、具有第二间距P2的第二多个栅极结构2302、以及具有第三间距P3的第三多个栅极结构2303。根据本发明，第三蚀刻工艺500的目的是朝向第一沟槽241、第二沟槽242和第三沟槽243的底部横向蚀刻侧壁。在一些实施例中，第三蚀刻工艺500包括在约200sccm和约500sccm之间供应的氯气(Cl2)的使用。为了防止对在第一蚀刻工艺300和第二蚀刻工艺400中已经形成的栅极结构230的部分的意外损坏，第三蚀刻工艺500可以持续约10秒至约20秒之间。在一些实施方式中，第三蚀刻工艺500不包括使用溴化氢(HBr)和氧气(O2)。前者的蚀刻速率小于氯气，后者的作用是增强横向钝化。在一些情况下，出于与以上关于框114所描述的那些原因类似的原因，第三蚀刻工艺500也可以在约40mTorr和约100mTorr之间的压力下实施。如上所述，该增加的压力范围可以减小蚀刻剂的平均自由程，并且可能降低蚀刻速率。
参考图1，方法100包括框120，其中实施另外的工艺。该另外的工艺可以包括在栅极结构230上方沉积栅极间隔件、在工件200上方沉积层间介电(ILD)层、形成邻近栅极结构230的源极/漏极沟槽、形成源极/漏极外延部件、沉积另一层间介电(ILD)层、用功能性栅极结构替换栅极堆叠件、形成至源极/漏极外延部件的源极/漏极接触件、以及形成至功能性栅极结构的栅极接触件。由于功能性栅极结构代替了栅极结构230，因此其基本上继承了栅极结构230的形状、尺寸、和间距。在方法100结束时，半导体器件200的功能性栅极结构包括替代第一多个栅极结构2301的第一多个功能性栅极结构、替代第二多个栅极结构2302的第二多个功能性栅极结构、以及替代第三多个栅极结构2303的第三多个功能性栅极结构。结果，第一多个功能性栅极结构可以具有第一间距P1，第二多个功能性栅极结构可以具有第二间距P2，第三多个功能性栅极结构可以具有第三间距P3。
本发明的工艺提供了益处。本发明的工艺的示例包括第一蚀刻工艺、第二蚀刻工艺、和第三蚀刻工艺。第一蚀刻工艺是主蚀刻工艺，其蚀刻穿过鳍上方的栅极材料层的大部分深度，以形成沟槽。第一蚀刻工艺包括使用四氯化碳(CF4)，用于随时去除副产物，并且增加压力以减少横向蚀刻。第一蚀刻工艺不包括使用氧气，氧气可能导致更多的副产物再沉积。第二蚀刻工艺是软着陆蚀刻工艺，其使沟槽延伸至隔离部件的顶面。第二蚀刻工艺包括使用氧气，并且可以包括氮化工艺，以保护鳍免受损坏。第三蚀刻工艺是过蚀刻工艺，其使沟槽部分地延伸至隔离部件中。第三蚀刻工艺包括使用氯气(Cl2)和较短的蚀刻时间。本发明的工艺可以用于蚀刻穿过栅极材料层以形成不同间距的栅极结构，而无需额外的光刻步骤。
在一个方面，本发明提供了一种方法。该方法包括：提供工件，所述工件包括衬底和位于衬底上方的多个半导体鳍，其中，多个半导体鳍中的每一个通过隔离部件与多个半导体鳍中的另一个间隔开；在工件上方沉积栅极材料层，其中，栅极材料层包括多个半导体鳍的顶面上方的第一厚度；在栅极材料层上方形成图案化的硬掩模，其中，图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，穿过栅极材料层以形成沟槽，所述沟槽朝向多个半导体鳍的顶面延伸穿过第一厚度的约90％和约95％；实施第二蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，以使沟槽延伸至隔离部件的顶面；以及实施第三蚀刻工艺，使用图案化的硬掩模，以使沟槽延伸至隔离部件中。第一多个细长部件包括第一间距，第二多个细长部件包括大于第一间距的第二间距。第一蚀刻工艺包括使用四氟化碳，并且压力在约40mTorr和约100mTorr之间，并且第一蚀刻工艺不使用氧气。
在一些实施例中，第一蚀刻工艺还包括使用溴化氢和氯。在一些实施方式中，第二间距与第一间距的比值在约1.1和约2.0之间。在一些情况下，第二蚀刻工艺包括使用氯、溴化氢、或者氧气的干蚀刻工艺。在一些实施方式中，第二蚀刻工艺包括使用含氮试剂的氮化工艺。在一些实施例中，含氮试剂包括氮气(N2)。在一些实施例中，第三蚀刻工艺包括氯。在一些实施方式中，第三蚀刻工艺不使用氧气和溴化氢。
在另一个方面，本发明提供了一种方法。该方法包括：提供工件，所述工件包括：衬底；多个半导体鳍，位于衬底上方，多个半导体鳍中的每一个通过隔离部件与多个半导体鳍中的另一个间隔开；以及介电层，共形地设置在多个半导体鳍上方；在工件上方沉积栅极材料层，其中，栅极材料层包括多个半导体鳍的顶面上方的第一厚度；在栅极材料层上方形成图案化的硬掩模，其中，图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过第一厚度的大部分；实施第二蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，以使沟槽延伸至隔离部件的顶面；以及实施第三蚀刻工艺，使用图案化的硬掩模，以使沟槽延伸至隔离部件中。第一多个细长部件包括第一间距，第二多个细长部件包括大于第一间距的第二间距。第一蚀刻工艺和第三蚀刻工艺不使用氧气，第二蚀刻工艺包括使用氧气。
在一些实施例中，第一蚀刻工艺包括使用溴化氢、四氟化碳和氯。在一些实施方式中，第一蚀刻工艺包括在约40mTorr和约100mTorr之间的压力。在一些情况下，第二间距与第一间距的比值在约1.1和约2.0之间。在一些实施例中，第二蚀刻工艺包括使用氯、溴化氢、或者氧气的干蚀刻工艺。在一些实施方式中，第三蚀刻工艺包括氯。在一些实施例中，第二蚀刻工艺包括氮化工艺，以将氮引入至介电层中。在一些情况下，氮化工艺包括使用氮气(N2)。
在另一个方面，本发明提供了一种方法。该方法包括：提供工件，所述工件包括：衬底；多个半导体鳍，位于衬底上方，多个半导体鳍中的每一个通过隔离部件与多个半导体鳍片中的另一个间隔开；以及氧化硅层，共形地设置在多个半导体鳍上方；在工件上方沉积栅极材料层，其中，栅极材料层包括多个半导体鳍的顶面上方的第一厚度；在栅极材料层上方形成图案化的硬掩模，其中，图案化的硬掩模包括第一多个细长部件和第二多个细长部件；实施第一蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过第一厚度的大部分；实施第二蚀刻工艺，使用图案化的硬掩模作为蚀刻掩模，以使沟槽延伸至隔离部件的顶面；以及实施第三蚀刻工艺，使用图案化的硬掩模，以使沟槽延伸至隔离部件中。第一多个细长部件包括第一间距，第二多个细长部件包括第二间距，第二间距是第一间距的约1.1倍至约2倍。第一蚀刻工艺包括四氟化碳，并且不使用氧气。第三蚀刻工艺不使用氧气和溴化氢，并且包括氯。
在一些实施方式中，第一蚀刻工艺还包括使用溴化氢和氯。在一些实施例中，第一蚀刻工艺包括在约40mTorr和约100mTorr之间的压力。在一些情况下，第二蚀刻工艺包括氮化工艺，以将一部分氧化硅层转化成氮氧化硅。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
提供工件，所述工件包括衬底和位于所述衬底上方的多个半导体鳍，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；
在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；
在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；
实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，穿过所述栅极材料层以形成沟槽，所述沟槽朝向所述多个半导体鳍的所述顶面延伸穿过所述第一厚度的约90％和约95％；
实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及
实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；
其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括大于所述第一间距的第二间距；
其中，所述第一蚀刻工艺包括使用四氟化碳，并且压力在40mTorr和100mTorr之间；
其中，所述第一蚀刻工艺不使用氧气。
2.根据权利要求1所述的方法，其中，所述第一蚀刻工艺还包括使用溴化氢和氯。
3.根据权利要求1所述的方法，其中，所述第二间距与所述第一间距的比值在1.1和2.0之间。
4.根据权利要求1所述的方法，其中，所述第二蚀刻工艺包括使用氯、溴化氢、或者氧气的干蚀刻工艺。
5.根据权利要求1所述的方法，其中，所述第二蚀刻工艺包括使用含氮试剂的氮化工艺。
6.根据权利要求5所述的方法，其中，所述含氮试剂包括氮气(N2)。
7.根据权利要求1所述的方法，其中，所述第三蚀刻工艺包括氯。
8.根据权利要求7所述的方法，其中，所述第三蚀刻工艺不使用氧气和溴化氢。
9.一种形成半导体器件的方法，包括：
提供工件，所述工件包括：
衬底；
多个半导体鳍，位于所述衬底上方，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；以及
介电层，共形地设置在所述多个半导体鳍上方；
在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；
在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；
实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过所述第一厚度的大部分；
实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及
实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；
其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括大于所述第一间距的第二间距；
其中，所述第一蚀刻工艺和所述第三蚀刻工艺不使用氧气，而所述第二蚀刻工艺包括使用氧气。
10.一种形成半导体器件的方法，包括：
提供工件，所述工件包括：
衬底；
多个半导体鳍，位于所述衬底上方，所述多个半导体鳍中的每一个通过隔离部件与所述多个半导体鳍中的另一个间隔开；以及
氧化硅层，共形地设置在所述多个半导体鳍上方；
在所述工件上方沉积栅极材料层，所述栅极材料层包括所述多个半导体鳍的顶面上方的第一厚度；
在所述栅极材料层上方形成图案化的硬掩模，所述图案化的硬掩模包括第一多个细长部件和第二多个细长部件；
实施第一蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模以形成沟槽，所述沟槽延伸穿过所述第一厚度的大部分；
实施第二蚀刻工艺，使用所述图案化的硬掩模作为蚀刻掩模，以使所述沟槽延伸至所述隔离部件的顶面；以及
实施第三蚀刻工艺，使用所述图案化的硬掩模，以使所述沟槽延伸至所述隔离部件中；
其中，所述第一多个细长部件包括第一间距，所述第二多个细长部件包括第二间距，所述第二间距是所述第一间距的1.1倍至2倍；
其中，所述第一蚀刻工艺包括四氟化碳，并且不使用氧气；
其中，所述第三蚀刻工艺不使用氧气和溴化氢，并且包括氯。
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SE01 Entry into force of request for substantive examination
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