JPH09289298A

JPH09289298A - 半導体装置及びその製造方法

Info

Publication number: JPH09289298A
Application number: JP9047216A
Authority: JP
Inventors: Akio Ishikawa; 明夫石川
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-02-23
Filing date: 1997-02-14
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】素子分離構造の高さの相違にもとづく障害を
除き、信頼性の高い半導体装置を提供する。【解決手段】同一基板１１上に、第１の素子分離構造
で素子分離された第１の領域と、第１の素子分離構造と
は高さの異る第２の素子分離構造であるで素子分離され
た第２の領域を有する半導体装置であって、第１の領域
内の基板１１の厚さと第２の領域内の基板１１の厚さを
異ならしめて、又は第１と第２の素子分離構造を共に基
板１１に埋め込むことにより、第１と第２の素子分離構
造の上面を略同一レベルとしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる高さの複数
の素子分離構造を同一基板上に有する半導体装置及びそ
の製造方法に関し、特に、埋め込み絶縁膜による素子分
離構造とフィールドシールド素子分離構造の両方を同一
基板上に有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体の微細化と多層化に伴い、
各層の平坦化が強く望まれている。各層の表面に大きな
段差が生ずると、その上に形成される層において、例え
ば、配線が段差の部分で断線する等の障害が生ずる。

【０００３】段差の生ずる大きな要件の一つが、各領域
を分離する各素子分離構造の高さに相違にある。特に、
いわゆるＬＯＣＯＳ法により形成されるフィールド酸化
膜といわゆるフィールドシールド法により形成されるフ
ィールドシールド素子分離構造とでは、その高さが相違
する。

【０００４】従来、素子分離構造を形成するには、主と
してＬＯＣＯＳ法が用いられていたが、この分離法は、
有効な素子活性領域の面積がバーズピークのために縮小
したり、電界効果トランジスタのしきい値電圧が狭チャ
ンネル効果のために所望の値よりも高くなったりする問
題のために、特に、微細化された半導体装置への適用が
困難になってきている。このため、選択酸化法とは異な
る素子分離法として、フィールドシールド法が注目され
ている。

【０００５】このフィールドシールド法は、半導体基板
上にシールドゲート絶縁膜を介してシールドプレート電
極を設け、このシールドプレート電極を例えば接地電位
に固定することによって、シールドプレート電極よりも
上方に延在している配線の電位の影響がシールドゲート
絶縁膜下の半導体基板に及ぶことを阻止して、寄生ＭＯ
Ｓトランジスタの導通を防止する手法である。

【０００６】このフィールドシールド法は、バーズピー
クや狭チャンネル効果等の問題がないので、半導体装置
の微細化に適しており、微細な半導体装置に適用しても
良好な素子分離特性の得られることが報告されている
（例えば、ＩＥＤＭ−８８，ｐｐ．２４６−２４９“Ｆ
ｕｌｌｙｐｌａｎａｒｉｚｅｄ０．５μｍｔｅｃ
ｈｎｏｌｏｇｉｅｓｆｏｒ１６ＭＤＲＡＭ”）。

【０００７】一方、選択酸化法による素子分離はフィー
ルドシールド法による素子分離よりもＣＭＯＳ回路に適
している。このため、選択酸化法とフィールドシールド
法との両方を同一の半導体基板に用いることが考えられ
ていた。

【０００８】

【発明が解決しようとする課題】ところが、フィールド
シールド法による素子分離領域では、半導体基板の表面
上に、シールドゲート絶縁膜、シールドプレート電極及
びキャップ絶縁膜を順次に積層する必要がある。このた
め、これらの膜の合計の膜厚が選択酸化法による素子分
離用の酸化膜（フィールド酸化膜）の膜厚よりも厚くな
って、選択酸化法を用いた領域とフィールドシールド法
を用いた領域との段差が大きかった。

【０００９】この結果、半導体基板上に配線を形成する
際に、選択酸化法で素子分離領域を形成した領域とフィ
ールドシールド法で素子分離領域を形成した領域との段
差部における配線の段差被覆性が悪く、リソグラフィで
の焦点深度余裕も少なかった。このため、選択酸化法と
フィールドシールド法との両方を同一の半導体基板に用
いると、従来は、半導体基板上に配線を容易には形成す
ることができなくて、信頼性の高い半導体装置を提供す
ることが困難であった。例えば、特開平２−３２５７号
公報参照。又、特開平２−１７２２５３号公報には、Ｌ
ＯＣＯＳ法により作成されたフィールド酸化膜を除去す
ることにより基板表面に段差をつける技術が示されてい
るが、この段差を、素子分離構造の高さの相違の解消に
用いてはいない。

【００１０】その他、素子分離構造の上面を同一レベル
とする従来技術はない。

【００１１】本発明の目的は、従来問題であった、素子
分離構造の高さの相違にもとづく障害を除き、信頼性の
高い半導体装置を提供することである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
同一基板上に、第１の素子分離構造で素子分離された第
１の領域と、前記第１の素子分離構造より高さの高い第
２の素子分離構造で素子分離された第２の領域とを有す
るものであって、前記第１の素子分離構造と前記第２の
素子分離構造の各々のトップが略同一レベルにある。

【００１３】本発明の半導体装置の一態様例において
は、前記第２の領域内の基板の厚さは、前記第１の領域
内の基板の厚さより薄い。

【００１４】本発明の半導体装置の一態様例において
は、前記第１の領域内の基板の厚さと、前記第２の領域
の基板の厚さが同じであり、前記第１及び第２の素子分
離構造が共に基板に埋め込まれている。

【００１５】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造と前記第２の素子分離構造
が、前記第１の領域と前記第２の領域の隣接する部分で
は接している。

【００１６】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造と前記第２の素子分離構造
が、前記第１の領域と前記第２の領域の隣接する部分で
は一体となっている。

【００１７】本発明の半導体装置の一態様例において
は、前記第２の素子分離構造が素子活性領域との隣接部
でテーパ形状である。

【００１８】本発明の半導体装置は、同一基板上に埋め
込み絶縁膜で素子分離された第１の領域と、フィールド
シールド素子分離構造で素子分離された第２の領域とを
有するものであって、前記第２の領域内の基板の厚みが
前記第１の領域内の基板の厚みより薄い。

【００１９】本発明の半導体装置の一態様例において
は、前記フィールドシールド素子分離構造の一部が連続
して前記第１の領域の上に重畳されている。

【００２０】本発明の半導体装置の一態様例において
は、重畳されている箇所が、前記第１の領域の前記埋め
込み絶縁膜である。

【００２１】本発明の半導体装置の一態様例において
は、段差を有する前記第１の領域と前記第２の領域との
間に拡散層が設けられている。

【００２２】本発明の半導体装置の一態様例において
は、前記第１の領域が周辺回路形成領域であり、前記第
２の領域がメモリセル形成領域である。

【００２３】本発明の半導体装置の一態様例において
は、前記埋め込み絶縁膜がフィールド酸化膜である。

【００２４】本発明の半導体装置の一態様例において
は、前記第２の領域内の基板の厚さが、前記第１の領域
内の基板の厚さより、フィールド酸化膜の膜厚の約１／
２又はそれ以上薄い。

【００２５】本発明の半導体装置の一態様例において
は、前記第１の領域のゲート電極の上面と前記第２の領
域のゲート電極の上面とが略同一レベルとされている。

【００２６】本発明の半導体装置の製造方法は、同一基
板上に埋め込み絶縁膜で素子分離された第１の領域と、
フィールドシールド素子分離構造で素子分離された第２
の領域とを有する半導体装置の製造方法であって、前記
第１の領域内及び前記第２の領域内の基板上に前記埋め
込み絶縁膜を形成する工程と、前記第２の領域内の埋め
込み絶縁膜を除去する工程と、前記第２の領域内に前記
フィールドシールド素子分離構造を形成する工程とを備
える。

【００２７】本発明の半導体装置の製造方法の一態様例
においては、前記埋め込み絶縁膜が選択酸化法によって
形成される。

【００２８】本発明の半導体装置の製造方法は、同一基
板上に埋め込み絶縁膜で素子分離された第１の領域と、
フィールドシールド素子分離構造で素子分離された第２
の領域とを有する半導体装置の製造方法であって、前記
基板を選択エッチングして、前記第１の領域の埋め込み
絶縁膜用の溝部及び前記第２の領域用の凹部を形成する
第１の工程と、前記基板の表面に絶縁膜を形成する第２
の工程と、前記絶縁膜を選択的に除去して、前記埋め込
み絶縁膜を形成するとともに、前記第２の領域の基板表
面を露出させる第３の工程と、前記第２の領域に、前記
フィールドシールド素子分離構造を形成する第４の工程
とを備える。

【００２９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記溝部及び前
記凹部を前記第１の領域と前記第２の領域との境界で連
続するように形成する。

【００３０】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記フィールド
シールド素子分離構造の一部を前記第１の領域に重畳し
て形成する。

【００３１】本発明の半導体装置の製造方法の一態様例
は、前記第１の領域と前記第２の領域とを離間させて形
成し、その境界領域に拡散層を設ける第５の工程を更に
備える。

【００３２】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記絶縁膜を実
質的に前記第２の領域の前記基板表面までエッチング或
いは化学機械研磨法により除去する。

【００３３】この場合、好ましくは、前記基板の表面に
前記化学機械研磨法を行うための前記基板表面の検出材
料を設ける。

【００３４】本発明の半導体装置の製造方法は、同一基
板上に埋め込み絶縁膜で素子分離された第１の領域と、
フィールドシールド素子分離構造で素子分離された第２
の領域とを有する半導体装置の製造方法であって、前記
基板を選択エッチングして、第１の領域内に埋め込み絶
縁膜用の第１の溝部を形成する第１の工程と、前記第１
の溝部を絶縁膜で充填して埋め込み絶縁膜を形成する第
２の工程と、前記基板を選択エッチングして、第２の領
域内にフィールドシールド素子分離構造用の第２の溝部
を形成する第３の工程と、前記第２の溝部を導電性材料
で充填してフィールドシールド素子分離構造を形成する
第４の工程とを備える。

【００３５】本発明の半導体装置の製造方法は、同一基
板上に、第１の素子分離構造で素子分離された第１の領
域と、前記第１の素子分離構造とは高さの異る第２の素
子分離構造で素子分離された第２の領域とを有する半導
体装置を製造する方法であって、前記第１領域と前記第
２領域との境界領域及び前記第２領域の全部の基板上に
選択酸化法によって埋め込み絶縁膜を形成する第１の工
程と、前記第１の埋め込み絶縁膜の全部を除去して凹部
を形成する第２の工程と、前記第１領域及び前記第２領
域の囲りに溝部を形成する第３の工程と、前記凹部と前
記溝部を導電性材料で充填する第４の工程と、前記第２
の領域の素子活性領域を露出させる工程とを備える。

【００３６】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程において、前記導電性材料
の側壁をテーパ形状に形成する。

【００３７】本発明の半導体装置の製造方法は、同一基
板上に埋め込み絶縁膜で素子分離された第１の領域と、
フィールドシールド素子分離構造で素子分離された第２
の領域とを有する半導体装置の製造方法であって、前記
第１の領域と前記第２の領域との境界領域及び前記第２
の領域の全部の基板上に選択酸化法によって埋め込み絶
縁膜を形成する第１の工程と、前記第１の埋め込み絶縁
膜の全部を除去して凹部を形成する第２の工程と、前記
第１の領域及び前記第２の領域の囲りに溝部を形成する
第３の工程と、前記凹部と前記溝部を導電性材料で充填
する第４の工程と、前記第２の領域の素子活性領域を露
出する第５の工程と、前記第１の領域の囲りの溝部に酸
素イオンを導入し、次いで熱処理して埋め込み絶縁膜を
形成する第６の工程とを備える。

【００３８】本発明の半導体装置の製造方法の一態様例
においては、前記第５の工程において、前記導電性材料
の側壁をテーパ形状に形成する。

【００３９】本発明の半導体装置は、半導体基板上に、
第１の素子分離構造で素子分離された第１の領域と前記
第１の素子分離構造と高さが異なる第２の素子分離構造
で素子分離された第２の領域とを備えたものであって、
前記第１の領域の素子活性領域に形成された第１の電極
と、前記第２の領域の素子活性領域に形成された第２の
電極とを有し、前記半導体基板表層から前記第１の電極
表層までの高さと前記半導体基板表層から前記第２の電
極表層までの高さとが異なる。

【００４０】本発明の半導体装置は、半導体基板上に、
絶縁膜からなる素子分離構造で素子分離された第１の領
域と、素子分離用電極を備えたフィールドシールド素子
分離構造で素子分離された第２の領域とを有するもので
あって、前記第１の領域の素子活性領域に形成された第
１の電極と、前記第２の領域の素子活性領域に形成され
た第２の電極とを有し、前記半導体基板表層から前記第
１の電極表層までの高さと前記半導体基板表層から前記
第２の電極表層までの高さとが異なる。

【００４１】本発明の半導体装置は、第１の素子分離構
造で素子分離された第１の領域と、前記第１の素子分離
構造と高さが異なる第２の素子分離構造で素子分離され
た第２の領域とを有するであって、前記第１の領域内の
素子活性領域の半導体基板の厚みと前記第２の領域内の
素子活性領域の前記半導体基板の厚みとが異なる。

【００４２】本発明の半導体装置は、絶縁膜からなる素
子分離構造で素子分離された第１の領域と、素子分離用
電極を備えたフィールドシールド素子分離構造で素子分
離された第２の領域とを有するものであって、前記第１
の領域内の素子活性領域の半導体基板の厚みと第２の領
域内の素子活性領域の前記半導体基板の厚みとが異な
る。

【００４３】本発明の半導体装置の一態様例において
は、前記第２の領域内の前記半導体基板の膜厚が、前記
第１の領域内の前記半導体基板の厚みより薄い。

【００４４】本発明の半導体装置の一態様例において
は、前記第１の領域内の前記素子活性領域が周辺回路形
成領域であり、前記第２の領域内の前記素子活性領域が
メモリセル形成領域である。

【００４５】本発明の半導体装置の一態様例において
は、前記第１の素子分離構造が、絶縁膜からなる素子分
離構造であり、前記第２の素子分離構造が、接地電位又
はある一定の電位に固定される素子分離用電極を備えた
フィールドシールド素子分離構造である。

【００４６】本発明の半導体装置の一態様例において
は、前記半導体基板の膜厚が薄い前記領域が、前記第１
の素子分離構造の膜厚の約１／２又はそれ以上に薄い。

【００４７】本発明の半導体装置の一態様例において
は、前記第１の電極の膜厚と前記第２の電極の膜厚とが
異なる。

【００４８】本発明の半導体装置の一態様例において
は、前記第１の電極の膜厚と前記第２の電極の膜厚が略
同じである。

【００４９】本発明の半導体装置の一態様例において
は、前記第１の電極の膜厚と前記第２の電極の膜厚の差
の膜厚が、前記第１の素子分離構造の膜厚の約１／２又
はそれ以上であり、前記第１の電極の表層と、前記第２
の電極の表層とが略同一レベルにある。

【００５０】

【発明の実施の形態】以下、本発明のいくつかの具体的
な実施形態について、図面を参照しながら詳細に説明す
る。

【００５１】（第１の実施形態）先ず、本発明の第１の
実施形態を、図１〜図４及び図５に基づいて説明する。
図１〜図４は、本発明の第１の実施形態である半導体装
置の製造方法の製造工程を示す。図５は、図４（ａ）の
平面図であり、図５のＡ−Ａ’の横断面図が図４（ａ）
に対応する。これらの図において、右側に示した領域が
周辺回路形成領域であり、左側に示した領域がメモリ形
成領域である。更に、右側の領域及び左側の領域におい
て素子分離構造によって囲まれた中の領域が素子活性領
域である。

【００５２】第１の実施形態では、先ず、図１（ａ）に
示すように、Ｐ型のシリコン基板１１に、注入エネルギ
ー６０ｋｅＶ及びドーズ量１×１０¹³ｃｍ^-2で硼素を選
択的にイオン注入し、温度１１００℃、６時間の熱処理
で硼素を拡散及び活性化させて、Ｐウェル１２を選択的
に形成する。

【００５３】次に、図１（ｂ）に示すように、シリコン
基板１１の表面を熱酸化して、この表面に膜厚が２０ｎ
ｍ程度のシリコン酸化膜１３をパッド酸化膜として形成
し、膜厚が１５０ｎｍ程度のシリコン窒化膜１４をシリ
コン酸化膜１３上にＣＶＤ法で堆積させる。

【００５４】次に、図１（ｃ）に示すように、選択酸化
法を用いる領域のうちで素子活性領域とすべき部分をフ
ォトレジスト（図示せず）で覆い、このフォトレジスト
をマスクにして、シリコン窒化膜１４をエッチングす
る。これにより、フィールドシールド法を用いる領域で
はシリコン窒化膜１４が総てエッチングされる。

【００５５】次に、図１（ｄ）に示すように、シリコン
窒化膜１４を酸化防止膜にしてシリコン基板１１の表面
を選択酸化して、膜厚が４００ｎｍ程度のシリコン酸化
膜１５をフィールド酸化膜として形成する。ここで、シ
リコン窒化膜１４に覆われている領域にはシリコン酸化
膜１５が形成されない。

【００５６】次に、図２（ａ）に示すように、選択酸化
法を用いる領域の全体をフォトレジスト１６で覆い、こ
のフォトレジスト１６をマスクにしたエッチングで、フ
ィールドシールド法を用いる領域のシリコン酸化膜１５
を除去する。この結果、シリコン酸化膜１５の形成に際
してシリコン基板１１の表面が酸化された厚さａ（２０
０ｎｍ程度）だけ、選択酸化法を用いる領域の表面より
もフィールドシールド法を用いる領域の表面が低くな
る。

【００５７】次に、図２（ｂ）に示すように、シリコン
窒化膜１４及びシリコン酸化膜１３をエッチング除去す
る。

【００５８】次に、図２（ｃ）に示すように、シリコン
基板１１の表面を熱酸化して、この表面に膜厚が５０ｎ
ｍ程度のシリコン酸化膜１７をシールドゲート絶縁膜と
して形成する。

【００５９】次に、図３（ａ）に示すように、膜厚が１
００ｎｍ程度の多結晶シリコン膜１８をＣＶＤ法で全面
に堆積させ、多結晶シリコン膜１８に燐を熱拡散させ
て、この多結晶シリコン膜１８を低抵抗化させる。そし
て、多結晶シリコン膜１８を覆うキャップ絶縁膜とし
て、膜厚が２００ｎｍ程度のシリコン酸化膜２１をＣＶ
Ｄ法で全面に堆積させる。

【００６０】その後、シリコン酸化膜２１上のフォトレ
ジスト（図示せず）をマスクにして、シリコン酸化膜２
１及び多結晶シリコン膜１８をフィールドシールド法に
よる素子分離領域のパターンにエッチングする。これに
より、選択酸化法を用いた領域の全域とフィールドシー
ルド法を用いる領域のうちで素子活性領域とすべき部分
とから、シリコン酸化膜２１及び多結晶シリコン膜１８
が除去される。

【００６１】次に、図３（ｂ）に示すように、膜厚が２
００ｎｍ程度のシリコン酸化膜２２をＣＶＤ法で全面に
堆積させ、シリコン酸化膜２２、１７を異方性ドライエ
ッチングでエッチバックすることによって、シリコン酸
化膜２２からなる側壁絶縁膜を多結晶シリコン膜１８及
びシリコン酸化膜２１の側面に形成する。この時、選択
酸化法を用いた領域及びフィールドシールド法を用いた
領域の夫々の素子活性領域からシリコン酸化膜１７が除
去される。これにより、シリコン酸化膜１７（シールド
ゲート絶縁膜）、多結晶シリコン膜１８（シールドプレ
ート電極）、シリコン酸化膜２１（キャップ酸化膜）及
びシリコン酸化膜（側壁絶縁膜）２２からなるフィール
ドシールド素子分離構造が形成される。

【００６２】次に、図３（ｃ）に示すように、シリコン
酸化膜１７の除去で露出したシリコン基板１１の表面を
熱酸化して、この表面に膜厚が１５ｎｍ程度のシリコン
酸化膜２３をゲート絶縁膜として形成する。

【００６３】その後、膜厚が２００ｎｍ程度の多結晶シ
リコン膜２４をＣＶＤ法で全面に堆積させ、多結晶シリ
コン膜２４に燐を熱拡散させて、この多結晶シリコン膜
２４を低抵抗化させる。そして、多結晶シリコン膜２４
上のフォトレジスト（図示せず）をマスクにして、多結
晶シリコン膜２４をゲート電極のパターンにエッチング
する。

【００６４】次に、図４（ａ）に示すように、多結晶シ
リコン膜２４及びシリコン酸化膜１５、２１、２２をマ
スクにして、注入エネルギー６０ｋｅＶ及びドーズ量５
×１０¹⁵ｃｍ^-2でシリコン基板１１に砒素をイオン注入
し、熱処理を施して、多結晶シリコン膜２４の両側のシ
リコン基板１１の表面にソース・ドレインとしての一対
の不純物拡散層２５を形成する。

【００６５】図４（ａ）の平面図が図５に示されてい
る。図５において、１５が埋め込み絶縁膜となるシリコ
ン酸化膜であり、１７、１８、２１、２２がそれぞれフ
ィールドシールド素子分離構造の各々シールドゲート絶
縁膜、電極、キャップ絶縁膜、側壁絶縁膜である。ま
た、２３がゲート絶縁膜、２４がゲート電極、２５がソ
ース・ドレイン拡散層である。

【００６６】次に、図４（ｂ）に示すように、層間絶縁
膜としてのシリコン酸化膜２６をＣＶＤ法で全面に堆積
させ、不純物拡散層２５に達するコンタクト孔２６ａを
シリコン酸化膜２６等に開孔する。そして、Ａ１膜２７
をスパッタ法で全面に堆積させ、このＡ１膜２７を微細
加工技術で配線のパターンに加工した後、層間絶縁膜と
してのシリコン酸化膜２８をＣＶＤ法で全面に堆積させ
る。

【００６７】第１の実施形態では、選択酸化法で形成し
た膜厚４００ｎｍ程度のシリコン酸化膜１５は、その半
分の２００ｎｍ程度の膜厚分しかシリコン基板１１の表
面上に出ていないのに対して、フィールドシールド法に
よる素子分離用の多結晶シリコン膜１８及びシリコン酸
化膜１７、２１の合計膜厚は３５０ｎｍであり、しか
も、その膜厚分の全体がシリコン基板１１の表面上に存
在している。

【００６８】従って、既述の従来例のようにこれらの素
子分離領域をシリコン基板１１の表面に形成するだけで
は、フィールドシールド法を用いた領域の方が、選択酸
化法を用いた領域よりも１５０ｎｍ程度高くなる。しか
し、第１の実施形態では、図２（ａ）に示したように、
厚さａである２００ｎｍ程度だけ、選択酸化法を用いた
領域の表面よりもフィールドシールド法を用いた領域の
表面を低くしているので、素子分離領域の形成後は、こ
れらの領域の間には５０ｎｍ程度の段差しか存在しな
い。

【００６９】また、第１の実施形態では、図１〜図４で
右側に示した領域が周辺回路領域であり、左側に示した
領域が例えばＤＲＡＭやＥＥＰＲＯＭのメモリセル領域
であるが、これは、素子分離領域の面積を削減する観点
から、選択酸化法による素子分離領域がフィールドシー
ルド法による素子分離領域よりも周辺回路領域に形成さ
れるＣＭＯＳ回路に適しており、フィールドシールド法
による素子分離領域が選択酸化法による素子分離領域よ
りもメモリセル領域に適しているからである。

【００７０】また、第１の実施形態の半導体装置は、シ
リコン基板１１の表面の高さが互いに異なる２つの領域
を有している。従って、シリコン基板１１の表面が低い
方の領域に高さが高い素子を配置しても、シリコン基板
１１の全領域において素子上の層間絶縁膜の表面の段差
を低減させることができる。

【００７１】第１の実施形態によれば、選択酸化法で素
子分離領域を形成する第１の領域とフィールドシールド
法で素子分離領域を形成する第２の領域との段差を少な
くすることができるので、半導体基板上に配線を容易に
形成することがてきて信頼性の高い半導体装置を製造す
ることができる。

【００７２】また、第１の領域がＣＭＯＳ回路に適して
おり、第２の領域が優れた素子分離能力を有しているの
で、集積度の高いメモリセル領域とＣＭＯＳ構成の周辺
回路領域とを有することができるとともに、半導体基板
上に配線を容易に形成することができて信頼性が高い。

【００７３】また、半導体基板の表面が低い方の領域に
高さが高い素子を配置することによって、半導体基板の
全領域において素子上の層間絶縁膜の表面の段差を低減
させることができるので、この層間絶縁膜上に配線を容
易に形成することができて信頼性を高めることができ
る。

【００７４】（第２の実施形態）次に、本発明の第２の
実施形態を、図６〜図９及び図１０に基づいて説明す
る。

【００７５】図６〜図９は、本発明の第２の実施形態に
よる半導体装置の製造方法の製造工程を示す。図１０
は、図９（ｂ）の平面図であり、図１０のＡ−Ａ’の横
断面図が図９（ｂ）に対応する。これらの図において、
右側に示した領域が周辺回路形成領域であり、左側に示
した領域がメモリ形成領域である。更に、右側の領域及
び左側の領域において素子分離構造によって囲まれた中
の領域が素子活性領域である。

【００７６】先ず、図６（ａ）に示すように、Ｐ型シリ
コン基板２０１に、例えば、硼素を注入エネルギー６０
ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物を拡散および活性化して、シリコン基板２０１に
前記硼素からなるＰ型ウェル領域２０２を形成する。

【００７７】次に、図６（ｂ）に示すように、Ｐ型ウェ
ル領域２０２が形成されたシリコン基板２０１の表面に
熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜２
０３をシリコン基板２０１上に形成すると共に、周辺回
路形成領域の素子活性領域以外の前記シリコン酸化膜を
エッチング除去する。勿論、この時、メモリセル形成領
域の前記シリコン酸化膜は全てエッチング除去される。

【００７８】次に、図６（ｃ）に示すように、前記シリ
コン酸化膜２０３をマスクとして、シリコン基板２０１
を４００ｎｍ程度エッチング除去して、シリコン基板２
０１内に溝部Ｂ及び凹部Ｃを形成する。ここで溝部Ｂ
は、周辺回路形成領域内の素子活性領域の囲りに形成さ
れ、後工程で素子分離領域となる。又、凹部Ｃは、後工
程で、メモリセル形成領域となる。又、溝部Ｂは、メモ
リセル形成領域と周辺回路形成領域の境界においては、
図からも明らかなように凹部ｃに連続してつながってい
る。

【００７９】次に、図６（ｄ）に示すように、Ｐ型シリ
コン基板２０１に熱酸化を施して、膜厚２０ｎｍ程度の
熱酸化膜であるシリコン酸化膜２０４を形成する。

【００８０】次に、図７（ａ）に示すように、シリコン
基板２０１上全面（ｏｖｅｒ）にＣＶＤ法によりシリコ
ン酸化膜２０５を４００ｎｍ程度に形成する。

【００８１】次に、図７（ｂ）に示すように、周辺回路
形成領域をフォトレジスト膜２０６で覆い、エッチング
を施す。このエッチングは、フォトレジスト膜２０６と
シリコン酸化膜２０５のエッチングレートがほぼ同じと
いう条件の下に、メモリセル形成領域のシリコン基板２
０１の表面が露出するまで行われる。

【００８２】これにより、図７（ｃ）に示すように、埋
め込み絶縁膜となるシリコン酸化膜２０５が、周辺回路
形成領域の素子活性領域の囲りに形成される。

【００８３】次に、図７（ｄ）に示すように、Ｐ型シリ
コン基板２０１の表面に熱酸化を施して、膜厚４０ｎｍ
程度のシールドゲート絶縁膜７を形成する。この時、周
辺回路形成領域の露出表面にも絶縁膜が形成される。

【００８４】次いで、図８（ａ）に示すように、ＣＶＤ
法により、膜厚１００ｎｍ程度の多結晶シリコン膜２０
８（後にフィールドシールド電極となる）を形成し、こ
れに燐を熱拡散させて低抵抗化する。次いで多結晶シリ
コン膜２０８を覆う膜厚が３００ｎｍ程度のシリコン酸
化膜２０９（後にキャップ絶縁膜となる）をＣＶＤ法で
形成する。

【００８５】次に、図８（ｂ）示すように、不図示のフ
ォトレジスト膜をシリコン酸化膜２０９上に形成した
後、この不図示のフォトレジスト膜をフィールドシール
ド素子分離法の素子分離領域の形状にパターニングす
る。このパターニングされたフォトレジスト膜（不図
示）をマスクとして、前記シリコン酸化膜２０９と多結
晶シリコン膜２０８を選択的にエッチング除去すること
により、フィールドシールド電極２０８とキャップ絶縁
膜２０９を形成する。このとき、メモリセル形成領域と
周辺回路形成領域の境界に於ては、フィールドシールド
電極２０８とキャップ絶縁膜２０９の一部が、埋め込み
絶縁膜となるシリコン酸化膜２０５の一部の上に重畳さ
れて形成される。

【００８６】次に、図８（ｃ）に示すように、膜厚が２
００ｎｍ程度のシリコン酸化膜２１０をＣＶＤ法で全面
に堆積させ、そのシリコン酸化膜２１０を異方性エッチ
ングでエッチバックすることにより、フィールドシール
ド電極２０８とキャップ絶縁膜２０９の側面に、シリコ
ン酸化膜からなる側壁絶縁膜２１０を形成する。この
時、周辺回路形成領域及びメモリセル形成領域の両者の
素子活性領域からは、シールドゲート絶縁膜２０７が除
去される。以上の工程により、フィールドシールド素子
分離構造（シールドゲート絶縁膜２０７、シールドゲー
ト電極２０８、キャップ酸化膜２０９および側壁絶縁膜
２１０より成る）が、メモリセル形成領域に形成され、
かつ、シールドゲート電極２０８、キャップ酸化膜２０
９及び側壁絶縁膜２１０の一部は、埋め込み絶縁膜とな
るシリコン酸化膜２０５の一部の上にも形成される。

【００８７】次に、図９（ａ）に示すように、露出した
シリコン基板２０１の表面に熱酸化を施して、膜厚１５
ｎｍ程度のゲート絶縁膜２１１を形成する。次いで、こ
のゲート絶縁膜２１１の上に膜厚２００ｎｍ程度の多結
晶シリコン膜をＣＶＤ法により形成し、これに燐を熱拡
散させて低抵抗化する。次いで、この多結晶シリコン膜
上に所定のパターンのフォトレジスト（不図示）を設
け、これをマスクとして多結晶シリコン膜を所定のパタ
ーンにエッチングしてゲート電極２１２を形成する。

【００８８】次に、図９（ｂ）に示すように、ゲート電
極２１２、フィールド素子分離構造（シールドゲート絶
縁膜２０７、シールドゲート電極２０８、キャップ酸化
膜２０９および側壁絶縁膜２１０）およびシリコン酸化
膜２０５をマスクとして、例えば、砒素を注入エネルギ
ー６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2でイオン注入
して、熱処理を施し、ソース・ドレイン拡散層２１３を
形成する。

【００８９】図９（ｂ）の平面図が、図１０に示されて
いる。図１０において、２０４はシリコン酸化膜、２０
５は埋め込み絶縁膜となるシリコン酸化膜であり、２０
７、２０８、２０９、２１０がそれぞれフィールドシー
ルド素子分離構造の各々シールドゲート絶縁膜、電極、
キャップ絶縁膜、側壁絶縁膜である。また、２１１がゲ
ート絶縁膜、２１２がゲート電極、２１３がソース・ド
レイン拡散層である。

【００９０】その後、図９（ｃ）に示すように、第１層
間絶縁膜２１４であるシリコン酸化膜をＣＶＤ法等によ
り全面に形成し、この第１層間絶縁膜２１４の所定個所
にコンタクト孔を形成する。次いで、その上にアルミ配
線２１５をスパッタ法及び微細加工技術により形成し、
更に、その上に、第２の層間絶縁膜２１６であるシリコ
ン酸化膜をＣＶＤ法により形成する。

【００９１】以上の製造工程により、フィールドシール
ド素子分離構造を形成する領域が、埋め込み絶縁膜素子
分離のシリコン酸化膜を形成する領域より、低い位置に
形成できるので、半導体装置製造工程における平坦化に
寄与することが大である。

【００９２】（第３の実施形態）次に、本発明の第３の
実施形態を図１１〜図１４及び図１５に基づいて説明す
る。

【００９３】図１１〜図１４は、本発明の第３の実施形
態である半導体装置の製造方法を示す製造工程である。
図１５は、図１４（ｂ）の平面図に対応し、即ち、図１
６のＡ−Ａ’の横断面図が図１４（ｂ）を示す。これ等
の図において、右側に示した領域が周辺回路形成領域で
あり、左側に示した領域が例えばＤＲＡＭのメモリセル
形成領域である。更に、右側の領域及び左側の領域にお
いて素子分離構造によって囲まれた領域が素子活性領域
である。

【００９４】第３の実施形態の製造方法においては、図
１１（ｂ）までの工程は、既述した第２の実施形態にお
ける図６（ｂ）までの工程と同じである。この図１１
（ｂ）の工程後、第３の実施形態においては、図１１
（ｃ）に示すように、前記シリコン酸化膜３０３をマス
クとして、シリコン基板３０１を４００ｎｍ程度エッチ
グ除去して前記シリコン基板３０１内に、溝部Ｂ及び凹
部Ｃを形成する。ここで溝部Ｂは、周辺回路形成領域内
の素子活性領域の囲りであって、ただしメモリセル形成
領域との境界は除かれた領域（この点が第２の実施形態
とは異なる）に形成され、後工程で、素子分離領域とな
る。又、凹部Ｃは、後工程で、メモリセル形成領域とな
る。

【００９５】次に、図１１（ｄ）に示すように、Ｐ型シ
リコン基板３０１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜３０４を形成する。

【００９６】次に、図１２（ａ）に示すように、シリコ
ン基板３０１上の全面にＣＶＤ法によりシリコン酸化膜
３０５を４００ｎｍ程度に形成する。

【００９７】次に、図１２（ｂ）に示すように、周辺回
路形成領域内の周辺回路形成領域を、フォトレジスト膜
３０６で覆い、エッチングを施す。このエッチングは、
フォトレジスト膜３０６とシリコン酸化膜３０５のエッ
チングレートがほしい同じという条件の下に、メモリセ
ル形成領域のシリコン基板２０１の表面が露出する迄行
われる。

【００９８】これにより、図１２（ｃ）に示すように、
埋め込み絶縁膜となるシリコン酸化膜３０５が、周辺回
路形成領域に形成されるが、ただし、第２の実施形態と
は異なり、第３の実施形態では、このシリコン酸化膜
は、メモリセル形成領域との境界部には形成されない。

【００９９】この後の工程は、第２の実施形態の場合と
ほぼ同じである。即ち、図１２（ｄ）に示すように、膜
厚４０ｎｍ程度のシールドゲート酸化膜３０７をＰ型シ
リコン基板３０１の表面に形成する。

【０１００】次に、図１３（ａ）に示すように、ＣＶＤ
法により、膜厚１００ｎｍ程度の多結晶シリコン膜３０
８を形成し、これに燐を熱拡散させて低抵抗化する。次
いで膜厚が３００ｎｍ程度のシリコン酸化膜３０９を、
ＣＶＤ法で全面に形成する。

【０１０１】次に、図１３（ｂ）に示すように、不図示
のパターニングされたフォトレジスト膜を用いて、前記
シリコン酸化膜３０９と多結晶シリコン膜３０８を選択
的にエッチング除去して、フィールドシールド電極３０
８とキャップ絶縁膜３０９を形成する。このフィールド
シールド電極３０８とキャップ絶縁膜３０９は、フィル
ードゲート絶縁膜３０７及び後に形成される側壁酸化膜
３１０（図１３（ｃ）参照）と共に、メモリセル形成領
域内のフィールドシールド素子分離構造を形成する。同
時に、このフィールドシールド素子分離構造は、連続し
て周辺回路形成領域の境界領域に迄延び、周辺回路形成
領域の素子分離領域の一部を構成する。

【０１０２】次に、図１３（ｃ）に示すように、第２の
実施形態と同じ工程で、側壁酸化膜３１０を形成する。

【０１０３】次に、図１４（ａ）に示すように、ゲート
絶縁膜３１１を形成し、その上に、ゲート電極を形成す
る。

【０１０４】次に、図１４（ｂ）に示すように、ソース
・ドレイン拡散層３１３を形成する。

【０１０５】図１４（ｂ）の平面図が図１５である。こ
の図１５において、３０４はシリコン酸化膜、３０５は
埋め込み絶縁膜となるシリコン酸化膜、３０７、３０
８、３０９、３１０がそれぞれフィールドシールド素子
分離構造の各々シールドゲート絶縁膜、電極、キャッ
プ、絶縁膜、側壁絶縁膜である。また、３１１がゲート
絶縁膜３１２がゲート電極、３１３がソース・ドレイン
拡散層である。

【０１０６】続いて、図１４（ｃ）に示すように、第１
の層間絶縁膜３１４、アルミ配線３１５及び第２の層間
絶縁膜３１６を形成する。

【０１０７】この第３の実施形態によっても、フィール
ド素子分離構造を形成する領域が、埋め込み絶縁膜素子
分離のシリコン酸化膜を形成する領域より、低く形成さ
れるので半導体装置製造工程における平坦化に寄付する
ことが大である。

【０１０８】また、周辺回路形成領域とメモリセル形成
領域との境界においては、フィールドシールド素子分離
構造が両領域の素子分離構造を兼ねているので、スペー
スファクターを良くすることもできる。

【０１０９】（第４の実施形態）次に、本発明の第４の
実施形態を、図１６〜図１９及び図２０に基づいて説明
する。

【０１１０】図１６〜図１９は、本発明の第４の実施形
態による半導体装置の製造方法を示す製造工程である。
図２０は、図１９（ｂ）の平面図であり、図２０のＡ−
Ａ’の横断面図が図１９（ｂ）を示す。これらの図に於
て、右側に示した領域が周辺回路形成領域であり、左側
に示した領域が例えばＤＲＡＭのメモリセル形成領域で
ある。更に、右側の領域及び左側の領域において素子分
離構造によって囲まれた領域が素子活性領域である。

【０１１１】先ず、図１６（ａ）に示すように、Ｐ型シ
リコン基板２０１に、例えば、硼素を注入エネルギーｋ
ｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した後、
例えば、温度１１００℃、６時間の熱処理により、不純
物を拡散および活性化して、シリコン基板４０１に前記
硼素からなるＰ型ウェル領域４０２を形成する。

【０１１２】次に、図１６（ｂ）に示すように、Ｐ型ウ
ェル領域４０２が形成されたシリコン基板４０１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
４０３をシリコン基板４０１上に形成する。次に不図示
のパターンニングされたフォトレジスト膜をマスクとし
て、周辺回路形成領域の素子活性領域及び、周辺回路形
成領域とメモリセル形成領域の境界領域を残して、前記
シリコン酸化膜４０３とシリコン窒化膜４１７をエッチ
ング除去する。

【０１１３】次に、図１６（ｃ）に示すように、前記シ
リコン酸化膜４０３をマスクとして、シリコン基板４０
１を４００ｎｍ程度エッチング除去して、シリコン基板
４０１内に溝部Ｂ及び凹部Ｃを形成する。ここで、溝部
Ｂは、周辺回路形成領域内の素子活性領域の囲りに形成
され、後工程で素子分離領域となる。また、凹部Ｃは、
後工程でメモリセル形成領域となる。

【０１１４】次に、図１６（ｄ）に示すように、Ｐ型シ
リコン基板２０１に、熱酸化を施して、膜厚２０ｎｍ程
度の熱酸化膜であるシリコン酸化膜２０４を形成する。

【０１１５】次に、図１７（ａ）に示すように、シリコ
ン基板２０１上の全面にＣＶＤ法によりシリコン酸化膜
４０５を４００ｎｍ程度に形成する。

【０１１６】次に、図１７（ｂ）に示すように、周辺回
路形成領域をフォトレジスト膜４０６で覆い（この時、
フォトレジスト膜４０６は、メモリセル形成領域と周辺
回路形成領域との境界領域に存在するシリコン酸化膜４
０３の一部を覆う）エッチングを施す。このエッチング
は、フォトレジスト膜２０６とシリコン酸化膜４０５の
エッチングレートがほぼ同じという条件の下に、メモリ
セル形成領域のシリコン基板４０１の表面が露出するま
で行われる。

【０１１７】これにより、図１７（ｃ）に示すように、
埋め込み絶縁膜となるシリコン酸化膜４０５が、周辺回
路形成領域の素子活性領域の囲りに形成される。

【０１１８】次に、図１７（ｄ）に示すように、Ｐ型シ
リコン基板２０１の表面に熱酸化を施して、膜厚４０ｎ
ｍ程度のシールドゲート絶縁膜４０７を形成する。

【０１１９】次に、図１８（ａ）に示すように、ＣＶＤ
法により膜厚１００ｎｍ程度の多結晶のシリコン膜４０
８（後にフィールドシールド電極となる）を形成し、燐
を熱拡散させて、この多結晶シリコン膜４０８を低抵抗
化させる。次いでその上に、膜厚が３００ｎｍ程度のシ
リコン酸化膜４０９をＣＶＤ法で全面に形成する（これ
が後に、フィールドシールド電極のキャップ絶縁膜とな
る。）。

【０１２０】次に、図１８（ｂ）に示すように、不図示
のパターンニングされたフォトレジスト膜をマスクとし
て、前記シリコン酸化膜４０９と多結晶シリコン膜４０
８を選択的にエッチング除去することにより、フィール
ドシールド電極４０８とキャップ絶縁膜４０９を形成す
る。

【０１２１】ここで、第４の実施形態が第２の実施形態
と異なるのは、フィールドシールド素子分離構造が、メ
モリセル形成領域に収まり、周辺回路形成領域にはみ出
していない点である。

【０１２２】次に、図１８（ｃ）に示すように、第２の
実施形態と同じ工程で、側壁酸化膜４１０を形成する。
この時、周辺回路形成領域およびメモリセル形成領域の
両者の素子活性領域からは、シールドゲート絶縁膜４０
７が除去される。同様に、周辺回路形成領域およびメモ
リセル形成領域の境界領域（段さがある）からも、シー
ルドゲート絶縁膜２０７が除去される。以上の工程によ
り、フィールドシールド素子分離構造（シールドゲート
絶縁膜４０７シールドゲート電極４０８、キャップ酸化
膜４０９および側壁絶縁膜４１０より成る）が、メモリ
セル形成領域に形成される。

【０１２３】次に、図１９（ａ）に示すように、露出し
たシリコン基板４０１の表面に熱酸化膜を施して、膜厚
１５ｎｍ程度のゲート絶縁膜４１１を形成する。次い
で、このゲート絶縁膜４１１の上に膜厚２００ｎｍ程度
の多結晶シリコン膜をＣＶＤ法により形成し、これに燐
を熱拡散させて低抵抗化する。次いで、この多結晶シリ
コン膜上に所定のパターンフォトレジストを設け、これ
をマスクとして多結晶シリコン膜を所定のパターンにエ
ッチングしてゲート電極４１２を形成する。

【０１２４】次に、図１９（ｂ）に示すように、ゲート
電極４１２、フィールド素子分離構造（シールドゲート
絶縁膜４０７）、シールドゲート電極４０８、キャップ
酸化膜４０９および側壁絶縁膜４１０）およびシリコン
酸化膜４０５をマスクとして、例えば、砒素注入エネル
ギー６０ｋｅＶドーズ量５×１０¹⁵ｃｍ^-2でイオン注入
して熱処理を施し、ソースドレイン拡散層４１３を形成
する。この時、メモリセル形成領域と周辺回路形成領域
との境界領域にも、同様の拡散層４１３が得られる。

【０１２５】図１９（ｂ）の平面図が図２０である。こ
の図２０において、４０４はシリコン酸化膜、４０５は
埋め込み絶縁膜となる酸化膜であり、４０７、４０８、
４０９、４１０がそれぞれフィールドシールド素子分離
構造の各々シールドゲート絶縁膜、電極、キャップ絶縁
膜、側壁絶縁膜である。また、４１１がゲート電極膜、
４１２がゲート電極、４１３がソース・ドレイン拡散層
およびメモリセル形成領域と周辺回路形成領域との境界
領域に形成された拡散層である。

【０１２６】その後、図１９（ｃ）に示すように、第１
層間絶縁膜４１４であるシリコン酸化膜をＣＶＤ法等に
より全面に形成し、この層間絶縁膜４１４の所定個所に
コンタクト孔を形成する。次いで、その上にアルミ配線
４１５をスパッタ法及び微細加工技術により形成し、更
にその上に、第２の層間絶縁膜４１６であるシリコン酸
化膜をＣＶＤ法により形成する。

【０１２７】この第４の実施形態においては、フィール
ドシールド素子分離構造を形成する領域が、埋め込み絶
縁膜素子分離のシリコン酸化膜を形成する領域より、低
く形成されているので、半導体製造製造工程における平
坦化に寄与することができる。更に、前記２つの領域の
境界領域にも拡散領域があり、これを用いて（例えば接
地電位とする）一層、領域間の分離を確実にすることが
できる。

【０１２８】（第５の実施形態）次に、本発明の第５の
実施形態を、図２１〜図２４及び図２５に基づいて説明
する。

【０１２９】図２１〜図２４は、本発明の第５の実施形
態である半導体装置の製造方法の製造工程を示す。図２
５は図２４（ｂ）の平面図であり、図２５のＡ−Ａ’の
横断面図が図２４（ｂ）に対応する。これらの図におい
て、右側に示した領域が周辺回路形成領域であり、左側
に示した領域がメモリ形成領域である。更に、右側の領
域及び左側の領域において素子分離構造によって囲まれ
た領域が素子活性領域である。

【０１３０】先ず、図２１（ａ）に示すように、Ｐ型シ
リコン基板５０１に、例えば、硼素を注入エネルギーｋ
ｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した後、
例えば温度１１００℃、６時間の熱処理により、不純物
を拡散および活性化して、シリコン基板５０１に前記硼
素からなるＰ型ウェル領域５０２を形成する。

【０１３１】次に、図２１（ｂ）に示すように、Ｐ型ウ
ェル領域５０２が形成されたシリコン基板５０１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
５０３をシリコン基板５０１上に形成する。次いで、そ
の上にＣＶＤ法によりシリコン窒化膜５１７を１５０ｎ
ｍ程度形成する。次いで不図示のパターンニングされた
フォトレジストをマスクとして、周辺回路形成領域の素
子活性化領域以外の前記シリコン酸化膜５０３とシリコ
ン窒化膜５１７をエッチング除去する。勿論、この時、
メモリセル形成領域の前記シリコン酸化膜とシリコン窒
化膜は全てエッチング除去される。

【０１３２】次に、図２１（ｃ）に示すように、前記シ
リコン酸化膜５０３とシリコン窒化膜５１７をマスクと
して、シリコン基板５０１を４００ｎｍ程度エッチング
除去して、シリコン基板５０１内に溝部Ｂ及び凹部Ｃを
形成する。ここで、溝部Ｂは、周辺回路形成領域内の素
子活性領域の囲りに形成され、後工程で素子分離領域と
なる。又、凹部Ｃは、後工程で、メモリセル形成領域と
なる。又、溝部Ｂは、メモリセル形成領域と周辺回路形
成領域の境界においては、図からも明らかなように、凹
部Ｃに連続して繋がっている。

【０１３３】次に、図２１（ｄ）に示すように、Ｐ型シ
リコン基板５０１に、熱酸化を施して、膜厚２０ｎｍ程
度の熱酸化膜であるシリコン酸化膜５０４を形成する。
次に、図２２（ａ）に示すように、シリコン基板５０１
上全面、にＣＶＤ法によりシリコン酸化膜５０５を６０
０ｎｍ程度に形成する。

【０１３４】次に、図２２（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により前記シリコン窒化膜５１７
が露出するまで前記シリコン酸化膜５０５を研磨して除
去する。

【０１３５】次に、図２２（ｃ）に示すように、周辺回
路形成領域をフォトレジスト膜５０６で覆い、ウエット
エッチングを施す。このウエットエッチングは、弗化水
素酸を用い、メモリセル形成領域のＰ型シリコン基板表
面が露出するまで行われる。これにより、周辺回路形成
領域の素子活性領域の囲りに、素子分離領域となる埋め
込み絶縁膜５０５が形成される。この埋め込み絶縁膜５
０５は、メモリセル形成領域と周辺回路形成領域の境界
においては、図２２（ｃ）に示すように、順テーパ状と
なる。次いで、前記フォトレジスト膜５０６を除去し、
熱燐酸を用いてシリコン窒化膜５１７をエッチング除去
し、次いで弗化水素酸を用いてシリコン酸化膜５０３を
エッチング除去する。

【０１３６】次に、図２２（ｄ）に示すように、Ｐ型シ
リコン基板５０１の表面を熱酸化して膜厚４０ｎｍ程度
のシールドゲート絶縁膜５０７を形成する。この時、周
辺回路形成領域の露出表面にも前記絶縁膜５０７が形成
される。

【０１３７】次に、図２３（ａ）に示すように、ＣＶＤ
法により膜厚１００ｎｍ程度の多結晶シリコン膜５０８
（後にフィールドシールド電極となる）を形成し、燐を
熱拡散させて、この多結晶シリコン膜５０８を低抵抗化
させる。次いでその上に、膜厚が３００ｎｍ程度のシリ
コン酸化膜５０９をＣＶＤ法で全面に形成する（これが
後に、フィールドシールド電極のキャップ絶縁膜とな
る。）。

【０１３８】次に、図２３（ｂ）に示すように、不図示
のパターンニングされたフォトレジスト膜をマスクとし
て、前記シリコン酸化膜５０９と多結晶シリコン膜５０
８を選択的にエッチング除去することにより、フィール
ドシールド電極５０８とキャップ絶縁膜５０９を形成す
る。この時、メモリ形成領域と周辺回路形成領域の境界
に於ては、フィールドシールド電極５０８とキャップ絶
縁膜５０９の一部が埋め込み絶縁膜となる前記順テーパ
形状のシリコン酸化膜５０５の一部の上に重畳されて形
成される。

【０１３９】次に、図２３（ｃ）に示すように、膜厚が
２００ｎｍ程度のシリコン酸化膜１０をＣＶＤ法で全面
に堆積させ、該シリコン酸化膜１０を異方性エッチング
でエッチバックすることにより、フィールドシールド電
極５０８とキャップ絶縁膜５０９の側面に、該シリコン
酸化膜からなる側壁絶縁膜５１０を形成する。この時、
周辺回路形成領域及びメモリセル形成領域の両者の素子
活性領域からは、シールド・ゲート絶縁膜５０７が除去
される。以上の工程によりフィールドシールド素子分離
構造（シールドゲート絶縁膜５０７、シールドゲート電
極５０８、キャップ酸化膜５０９および側壁絶縁膜５１
０より成る）が、メモリセル形成領域に形成され、か
つ、このシールドゲート電極５０８、キャップ酸化膜５
０９及び側壁絶縁膜５１０の一部は埋め込み絶縁膜とな
る前記順テーパ形状のシリコン酸化膜５０５の一部の上
にも形成される。

【０１４０】次に、図２４（ａ）に示すように、露出し
たシリコン基板５０１の表面に熱酸化を施して、膜厚１
５ｎｍ程度のゲート絶縁膜５１１を形成する。次いで、
このゲート絶縁膜５１１の上に膜厚２００ｎｍ程度の多
結晶シリコン膜をＣＶＤ法により形成し、これに燐を熱
拡散させて低抵抗化する。次いで、この多結晶シリコン
膜上に所定のパターンのフォトレジストを設け、これを
マスクとして多結晶シリコン膜を所定のパターンにエッ
チングして、ゲート電極５１２を形成する。

【０１４１】次に、図２４（ｂ）に示すように、ゲート
電極５１２、フィールド素子分離構造（シールドゲート
絶縁膜５０７、シールドゲート電極５０８、キャップ酸
化膜５０９および側壁絶縁膜５１０）およびシリコン酸
化膜５０５をマスクとして、例えば、砒素を注入エネル
ギー６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2でイオン注
入して、熱処理を施し、ソース・ドレイン拡散層５１３
を形成する。

【０１４２】図２４（ｂ）の平面図が、図２５に示され
ている。この図２５において、５０４はシリコン酸化
膜、５０５は埋め込み絶縁膜となるシリコン酸化膜であ
り、５０７、５０８、５０９、５１０がそれぞれフィー
ルドシールド素子分離構造の各々シールドゲート絶縁
膜、電極、キャップ絶縁膜、側壁絶縁膜である。また、
５０１がゲート絶縁膜５１２がゲート電極、５１３がソ
ース・ドレイン拡散層である。

【０１４３】その後、図２４（ｃ）に示すように、第１
層間絶縁膜５１４であるシリコン酸化膜をＣＶＤ法等に
より全面に形成し、この第１層間絶縁膜５１４の所定個
所にコンタクト孔を形成する。次いで、その上にアルミ
配線２１５をスパッタ法及び微細加工技術により形成
し、更に、その上に、第２の層間絶縁膜５１６であるシ
リコン酸化膜をＣＶＤ法により形成する。

【０１４４】以上の製造工程により、フィールドシール
ド素子分離構造を形成する領域が、埋め込み絶縁膜素子
分離のシリコン酸化膜を形成する領域より、低い位置に
形成されるので、半導体装置製造工程における平坦化に
寄与することが大である。更に、メモリ形成領域と周辺
回路形成領域の境界における埋め込み絶縁膜とするシリ
コン酸化膜５０５が順テーパ形状となるので、一層前記
平均化に寄与するものである。

【０１４５】（第６の実施形態）次に、本発明の第６の
実施形態を、図２６〜図２９及び図３０に基づいて説明
する。

【０１４６】図２６〜図２９は、本発明の第６の実施形
態である半導体装置の製造方法を示す製造工程である。
図３０は、図２９（ｂ）の平面図に対応し、即ち、図３
０のＡ−Ａ’の横断面図が図２９（ｂ）を示す。これら
の図おいて、右側に示した領域が周辺回路形成領域であ
り、左側に示した領域が例えばＤＲＡＭのメモリセル形
成領域である。更に、右側の領域及び左側の領域におい
て素子分離構造によって囲まれた領域が素子活性領域で
ある。

【０１４７】第６の実施形態の製造方法にあっては、図
２６（ｂ）までの工程は、既述した第５の実施形態の製
造方法における図２１（ｂ）までの工程と同じである。
この図２６（ｂ）の工程後、第６の実施形態において
は、第２６（ｃ）に示すように、前記シリコン酸化膜６
０３とシリコン窒化膜６１７をマスクとして、シリコン
基板６０１を４００ｎｍ程度エッチグ除去して前記シリ
コン基板３０１内に、溝部Ｂ及び凹部Ｃを形成する。こ
こで溝部Ｂは、周辺回路形成領域内の素子活性領域の囲
であって、ただしメモリセル形成領域との境界は除かれ
た領域（この点が第５の実施形態とは異なる）に形成さ
れ、後工程で、素子分離領域となる。また、凹部Ｃは後
工程によりメモリセル形成領域となる。

【０１４８】次に、図２６（ｄ）に示すように、Ｐ型シ
リコン基板６０１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜６０４を形成する。

【０１４９】次に、図２７（ａ）に示すように、シリコ
ン基板６０１上全面にＣＶＤ法によりシリコン酸化膜６
０５を６００ｎｍ程度に形成する。

【０１５０】次に、図２７（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により前記シリコン窒化膜６１７
が露出するまで前記シリコン酸化膜６０５を研磨して除
去する。

【０１５１】次に、図２７（ｃ）に示すように、周辺回
路形成領域を、メモリセル形成領域との境界領域は若干
除いて（この点が第５の実施形態とは異なる）、フォト
レジスト膜６０６で覆い、ウエットエッチングを施す。
このウエットエッチングは、弗化水素酸を用い、メモリ
セル形成領域のＰ型シリコン基板表面が露出するまで行
われる。これにより、周辺回路形成領域の素子活性領域
の囲り、ただしメモリセル形成領域と周辺回路形成領域
との境界領域は除いて、（この点が第５の実施形態とは
異なる。）素子分離領域となり埋め込み絶縁膜６０５が
形成される。次いで、前記フォトレジスト膜６０６を除
去し、熱燐酸を用いてシリコン窒化膜６１７をエッチン
グ除去し、次いで、弗化水素酸を用いてシリコン酸化膜
６０３をエッチング除去する。

【０１５２】この後の工程は、第５の実施形態の場合と
ほぼ同じである。つまり、図２７（ｄ）に示すように、
膜厚４０ｎｍ程度のシールドゲート酸化膜６０７をＰ型
シリコン基板６０１の表面に形成する。

【０１５３】次いで、図２８（ａ）に示すように、ＣＶ
Ｄ法により、膜厚１００ｎｍ程度の多結晶シリコン膜６
０８を形成し、これに燐を熱拡散させて低抵抗化する。
次いで膜厚が３００ｎｍ程度のシリコン酸化膜６０９
を、ＣＶＤ法で全面に形成する。

【０１５４】次に、図２８（ｂ）に示すように、不図示
のフォトレジスト膜を用いて、前記シリコン酸化膜６０
９と多結晶シリコン膜６０８を選択的にエッチング除去
して、フィールドシールド電極６０８とキャップ絶縁膜
６０９を形成する。この時、メモリセル形成領域と周辺
回路形成領域の境界に於ては、フィールドシールド電極
６０８とキャップ絶縁膜６０９の一部が、周辺回路形成
領域の上に重畳されて形成される。

【０１５５】その後、図２８（ｃ）に示すように、第５
の実施形態の場合と同様にして、シリコン酸化膜からな
る側壁絶縁膜６１０を形成する。この時、周辺回路形成
領域及びメモリセル形成領域の両者の素子活性領域から
は、シールドゲート絶縁膜６０７が除去される。

【０１５６】次に、図２９（ａ）に示すように、ゲート
絶縁膜６１１を形成し、その上に、ゲート電極６１２を
形成し、更にイオン注入によりソース・ドレイン拡散層
６１３を形成する。

【０１５７】図２９（ｂ）の平面図が図３０である。こ
の図３０において、６０４はシリコン酸化膜、６０５は
埋め込み絶縁膜となるシリコン酸化膜であり、６０７、
６０８、６０９、６１０がそれぞれフィールドシールド
素子分離構造の各々シールドゲート絶縁膜、電極、キャ
ップ、絶縁膜、側壁絶縁膜である。６１１がゲート絶縁
膜、６１２がゲート電極、６１３がソース・ドレイン拡
散層である。

【０１５８】続いて、図２９（ｃ）に示すように、第１
の層間絶縁膜６１４、アルミ配線６１５、第２の層間絶
縁膜６１６を形成する。

【０１５９】この第６の実施形態においても、フィール
ド素子分離構造を形成する領域が、埋め込み絶縁膜素子
分離のシリコン酸化膜を形成する領域より、低く形成さ
れるので半導体装置製造工程における平坦化に寄付する
ことが大である。

【０１６０】また、周辺回路形成領域とメモリセル形成
領域との境界においては、フィールドシールド素子分離
構造が両領域の素子分離構造を兼ねているので、スペー
スファクターを良くすることもできる。

【０１６１】（第７の実施形態）次に、本発明の第７の
実施形態を、図３１〜図３４及び図３５に基づいて説明
する。

【０１６２】図３１〜図３４は、本発明の第７の実施形
態である半導体装置の製造方法の製造工程を示す。図３
５は、図３４（ｂ）の平面図であり、図３５のＡ−Ａ’
の横断面図が図３４（ｂ）に対応する。これらの図にお
いて、右側に示した領域が周辺回路形成領域であり、左
側に示した領域がメモリセル形成領域である。更に、右
側の領域及び左側の領域において素子分離構造によって
囲まれた領域が素子活性領域である。

【０１６３】先ず、図３１（ａ）に示すように、Ｐ型シ
リコン基板７０１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2で、イオン注入し
た後、例えば、温度１１００℃、６時間の熱処理によ
り、不純物を拡散および活性化して、シリコン基板７０
１に前記硼素からなるＰ型ウェル領域７０２を形成す
る。

【０１６４】次に、図３１（ｂ）に示すように、Ｐ型ウ
ェル領域７０２が形成されたシリコン基板７０１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
７０３をシリコン基板７０１上に形成する。次いで、そ
の上に、ＣＶＤ法によりシリコン窒化膜７１７を１５０
ｎｍ程度形成する。その後、不図示のパターンニングさ
れたフォトレジスト膜をマスクとして、周辺回路形成領
域の素子活性領域及び、周辺回路形成領域とメモリセル
形成領域の境界領域若干を残して、前記シリコン酸化膜
７０３とシリコン窒化膜７１７をエッチング除去する。

【０１６５】次に、図３１（ｃ）に示すように、前記シ
リコン酸化膜７０３ををマスクとして、シリコン基板７
０１を４００ｎｍ程度エッチング除去して、シリコン基
板７０１内に溝部Ｂ及び凹部Ｃを形成する。ここで、溝
部Ｂは、周辺回路形成領域内の素子活性領域の囲りに形
成され、後工程で素子分離領域となる。また、凹部Ｃ
は、後工程でメモリセル形成領域となる。

【０１６６】次に、図３１（ｄ）に示すように、Ｐ型シ
リコン基板７０１に熱酸化を施して、膜厚２０ｎｍ程度
の熱酸化膜であるシリコン酸化膜７０４を形成する。

【０１６７】次に、図３２（ａ）に示すように、シリコ
ン基板７０１上全面にＣＶＤ法によりシリコン酸化膜７
０５を４００ｎｍ程度に形成する。

【０１６８】次に、図３２（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により前記シリコン窒化膜７１７
が露出するまで前記シリコン酸化膜７０５を研磨して除
去する。

【０１６９】次に、図３２（ｃ）に示すように、周辺回
路形成領域をフォトレジスト膜７０６で覆い、ウエット
エッチングを施す。このウエットエッチングは、弗化水
素酸を用いメモリセル形成領域のＰ型シリコン基板表面
が露出するまで行われる。これにより、周辺回路形成領
域の素子活性領域の囲りに、素子分離領域となる埋め込
み絶縁膜７０５が形成される。

【０１７０】次いで、前記フォトレジスト膜７０６を除
去し、熱燐酸を用いてシリコン窒化膜７１７をエッチン
グ除去し、次いで弗化水素酸を用いてシリコン酸化膜７
０３をエッチング除去する。

【０１７１】次に、図３２（ｄ）に示すように、Ｐ型シ
リコン基板７０１の表面を熱酸化して膜厚４０ｎｍ程度
のシールドゲート絶縁膜７０７を形成する。

【０１７２】次に、図３３（ａ）に示すように、ＣＶＤ
法により膜厚１００ｎｍ程度の多結晶シリコン膜７０８
（後にフィールドシールド電極となる）を形成し、燐を
熱拡散させて、この多結晶シリコン膜７０８を低抵抗化
させる。次いでその上に、膜厚が３００ｎｍ程度のシリ
コン酸化膜７０９をＣＶＤ法で全面に形成する（これが
後に、フィールドシールド電極のキャップ絶縁膜とな
る。）。

【０１７３】次に、図３３（ｂ）に示すように、不図示
のパターンニングされたフォトレジスト膜をマスクとし
て、前記シリコン酸化膜７０９と多結晶シリコン膜７０
８を選択的にエッチング除去することにより、フィール
ドシールド電極７０８とキャップ絶縁膜７０９を形成す
る。

【０１７４】第７の実施形態が、第４の実施形態と異な
るのは、フィールドシールド素子分離構造が、メモリセ
ル形成領域に収まり周辺回路形成領域にはみ出していな
い点である。

【０１７５】次に図３３（ｃ）に示すように、膜厚が２
００ｎｍ程度のシリコン酸化膜７１０をＣＶＤ法で全面
に堆積させ、該シリコン酸化膜７１０を異方性エッチン
グでエッチバックすることにより、フィールドシールド
電極７０８とキャップ絶縁膜７０９の側面に、シリコン
酸化膜からなる側壁絶縁膜７１０を形成する。この時、
周辺回路形成領域及びメモリセル形成領域の両者の素子
活性領域からは、シールドゲート絶縁膜７０７が除去さ
れる。同様に、周辺回路形成領域及びメモリセル形成領
域の境界領域（段差がある）からも、シールドゲート絶
縁膜７０７が除去される。以上の工程により、フィール
ドシールド素子分離構造（シールドゲート絶縁膜７０
７、シールドゲート電極７０８、キャップ酸化膜７０
９、および側壁絶縁膜７１０より構成される）が、メモ
リセル形成領域に形成される。

【０１７６】次に、図３４（ａ）に示すように、露出し
たシリコン基板７０１の表面に熱酸化を施して、膜厚１
５ｎｍ程度のゲート絶縁膜７１１を形成する。次いで、
このゲート絶縁膜７１１の上に膜厚２００ｎｍ程度の多
結晶シリコン膜をＣＶＤ法により形成し、これに燐を熱
拡散させて低抵抗化する。次いで、この多結晶シリコン
膜上に所定のパターンのフォトレジストを設け、これを
マスクとして多結晶シリコン膜を所定のパターンにエッ
チングしてゲート電極７１２を形成する。

【０１７７】次に、図３４（ｂ）に示すように、ゲート
電極７１２、フィールド素子分離構造（シールドゲート
絶縁膜７０７、シールドゲート電極７０８、キャップ酸
化膜７０９および側壁絶縁膜７１０）およびシリコン酸
化膜７０５をマスクとして、例えば、砒素を注入エネル
ギー６０ｋｅＶドーズ量５×１０¹⁵ｃｍ^-2でイオン注入
して熱処理を施し、ソース・ドレイン拡散層７１３を形
成する。この時、メモリセル形成領域と周辺回路形成領
域との境界領域にも、同様の拡散層７１３が得られる。

【０１７８】図３４（ｂ）の平面図が図３５である。こ
の図３５において、７０４はシリコン酸化膜、７０５は
埋め込み絶縁膜となるシリコン酸化膜であり、７０７、
７０８、７０９、７１０がそれぞれフィールドシールド
素子分離構造の各々シールドゲート絶縁膜、電極、キャ
ップ絶縁膜、側壁絶縁膜である。また、７１１がゲート
絶縁膜、７１２がゲート電極、７１３がソース・ドレイ
ン拡散層及びメモリセル形成領域と周辺回路形成領域と
の境界領域に形成された拡散層である。

【０１７９】その後、図３４（ｃ）に示すように、第１
層間絶縁膜７１４であるシリコン酸化膜をＣＶＤ法等に
より全面に形成し、この層間絶縁膜７１４の所定個所に
コンタクト孔を形成する。次いで、その上にアルミ配線
７１５をスパッタ法及び微細加工技術により形成し、更
にその上に、第２の層間絶縁膜７１６であるシリコン酸
化膜をＣＶＤ法により形成する。

【０１８０】この第７の実施形態においては、フィール
ドシールド素子分離構造を形成する領域が、埋め込み絶
縁膜素子分離のシリコン酸化膜を形成する領域より、低
く形成されているので、半導体装置製造工程における平
坦化に寄与することができる。更に、前記２つの領域の
境界領域にも拡散領域があり、これを用いて（例えば接
地電位とする）領域間の分離を更に確実にすることがで
きる。

【０１８１】（第８の実施形態）次に、本発明の第８の
実施形態を、図３６〜図３８及び図３９に基づいて説明
する。

【０１８２】図３６〜図３８は、本発明の第８の実施形
態である半導体装置の製造方法を示す製造工程図であ
る。また、図３６〜図３９の各製造工程図の右側に示し
た領域が周辺回路形成領域であり、左側に示した領域が
例えばＤＲＡＭのメモリセル形成領域である。図３９
は、図３８（ｂ）の縦断面図に対応する平面図である。

【０１８３】先ず、図３６（ａ）に示すように、Ｐ型シ
リコン基板８０１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2でイオン注入した
後、例えば、温度１１００℃、６時間の熱処理により、
不純物である前記硼素をシリコン基板１に拡散および活
性化して、シリコン基板８０１に前記硼素からなるＰ型
ウェル領域７０２を形成する。

【０１８４】次に、図３６（ｂ）に示すように、Ｐ型ウ
ェル領域８０２が形成されたシリコン基板８０１の表面
に熱酸化を施して、膜厚４０ｎｍ程度のシリコン酸化膜
８０３をシリコン基板１上に形成する。更に、シリコン
酸化膜８０３上にＣＶＤ法によりシリコン窒化膜８０４
を膜厚１５０ｎｍ程度形成する。

【０１８５】次に、図３６（ｃ）の右側に示した周辺回
路形成領域の素子活性領域を囲むように選択的にシリコ
ン窒化膜８０４及びシリコン酸化膜８０３を順次エッチ
ング除去する。但し、メモリセル形成領域の素子活性領
域及び素子分離領域及び周辺回路形成領域の素子活性領
域のシリコン窒化膜８０４及びシリコン酸化膜８０３
は、エッチング除去は行わない。シリコン窒化膜８０４
の除去領域は、後工程で周辺回路形成領域の素子分離領
域となる。次いで、シリコン窒化膜８０４をマスクとし
て、シリコン基板８０１を４００ｎｍ程度エッチング除
去しシリコン基板１内に溝部Ｂを形成する。この溝部Ｂ
が、図３６〜図３８の右側の周辺回路形成領域の素子分
離領域となる。

【０１８６】次に、図３６（ｄ）に示すように、溝部Ｂ
のシリコン基板８０１に熱酸化を施して溝部Ｂ内に膜厚
２０ｎｍ程度の熱酸化膜であるシリコン酸化膜８０５を
形成する。

【０１８７】次に、図３７（ａ）に示すように、シリコ
ン基板８０１上全面にＣＶＤ法によりシリコン酸化膜８
０６を６００ｎｍ程度に形成する。

【０１８８】次に、図３７（ｂ）に示すように、化学機
械研磨法（ＣＭＰ法）により基板８０１上のシリコン窒
化膜８０４の表面が露出するまでシリコン酸化膜８０６
を研磨して除去する。すると、溝部Ｂ内には、シリコン
酸化膜８０６が埋め込まれる状態となり、それ以外の領
域に形成されたシリコン酸化膜８０６は除去される。

【０１８９】次に、図３７（ｃ）の左側に示すパターン
形成されたフォトレジスト膜によりメモリセル形成領域
の素子活性領域を囲むように選択的にシリコン窒化膜８
０４及びシリコン酸化膜８０３を順次エッチング除去す
る。但し、周辺回路形成領域及びメモリセル形成領域の
素子活性領域のシリコン窒化膜８０４及びシリコン酸化
膜８０３は、パターン形成されたフォトレジスト膜で覆
われておりエッチング除去されない。エッチング除去
後、パターン形成されたフォトレジスト膜を除去する。
なお、シリコン窒化膜８０４の除去領域は、後工程で、
メモリセル形成領域のフィールドシールド電極を含む素
子分離領域となる。その後、シリコン窒化膜８０４をマ
スクとして、シリコン基板８０１を４００ｎｍ程度エッ
チング除去し、シリコン基板１内に溝部Ｃを形成する。
溝部Ｃが、図３６〜図３８の左側のメモリセル形成領域
の素子分離領域となる。

【０１９０】次に、図３７（ｄ）に示すように、シリコ
ン基板８０１上に形成されたシリコン窒化膜８０４及び
シリコン酸化膜８０３を順次エッチング除去することに
よりメモリセル形成領域の素子活性領域及び周辺回路形
成領域の素子活性領域のシリコン基板１の表面を露出さ
せる。その後、シリコン基板８０１に熱処理を施して、
溝部Ｃ内を含むシリコン基板８０１にシリコン酸化膜８
０７を形成する。

【０１９１】次に、図３８（ａ）に示すように、ＣＶＤ
法によりシリコン酸化膜８０７上に不純物を含有する導
電性膜となる多結晶シリコン膜８０８を形成する。多結
晶シリコン膜８０８は、少なくとも溝部Ｃ内に埋め込ま
れるように堆積することが望ましい。

【０１９２】次に、図３８（ｂ）に示すように、ＣＭＰ
法（化学的機械的研磨方法）によりシリコン基板８０１
上のシリコン基板８０１の表面が露出するまで多結晶シ
リコン膜８０８を除去する。すると、溝部Ｃ内には、多
結晶シリコン膜８０８が埋め込まれた状態となり、シリ
コン基板１表面は、平坦化され、且つ、メモリセル形成
領域及び周辺回路形成領域のシリコン基板８０１は露出
する。すなわち、多結晶シリコン膜８０８の表層とシリ
コン酸化膜８０６の表層が同一レベルに形成することが
でき、フィールドシールド電極となる多結晶シリコン膜
８０８と埋め込み絶縁膜となるシリコン酸化膜８０６と
が同一基板において共存し、且つ、基板上で両者（８０
６、８０８）は、それぞれ段差部を有しないので後工程
の平坦化に有利である。なお、フィールドシールド電極
となる多結晶シリコン膜８０８は、後工程で、接地電位
又はある一定の電位に固定することにより、素子分離用
電極となる。その後、シリコン基板１表面に犠牲酸化膜
（不図示）を形成した後、この犠牲酸化膜をウエットエ
ッチングにより完全に除去する。

【０１９３】しかる後、シリコン基板１表面に熱酸化を
施してシリコン基板１表面に膜厚１５ｎｍ程度のゲート
酸化膜９を形成する。ＣＶＤ法により、このゲート酸化
膜８０９上に膜厚２００ｎｍ程度の多結晶シリコン膜８
１０を形成する。その後、この多結晶シリコン膜８１０
を燐で熱拡散させて低抵抗化させる。

【０１９４】次に、図３８（ｃ）に示すように、不図示
のフォトレジスト膜を多結晶シリコン膜８１０上に形成
したのち、この不図示のフォトレジスト膜をゲート電極
パターン形状にパターニングする。このパターニングさ
れたフォトレジスト膜（不図示）をマスクとして多結晶
シリコン膜８１０及びゲート酸化膜８０９を選択的にエ
ッチング除去することにより、左側のメモリセル形成領
域には、所定パターンの多結晶シリコン膜８１０からな
るゲート電極８１０Ａを形成すると共に右側の周辺回路
形成領域には、所定パターンの多結晶シリコン膜８１０
からなるゲート電極８１０Ｂを形成する。その後、この
パターニングされたフォトレジスト膜を除去後、ゲート
電極８１０Ａ、８１０Ｂをマスクとして、例えば、砒素
を注入エネルギー６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ
^-2でイオン注入して、熱処理を施して、ゲート電極８１
０Ａ、８１０Ｂの両側にソース・ドレイン拡散層８１３
Ａ、８１３Ｂを形成する。

【０１９５】以上の製造工程により、フィールドシール
ド電極８０８の表面と、埋め込み絶縁膜８０６の表面が
同一レベルに形成することができ、半導体装置製造工程
における平坦化に寄与することが可能となる。

【０１９６】図３９において、８０５はシリコン酸化膜
８０６が右側の周辺回路形成領域上の素子分離用のシリ
コン酸化膜、８０７がシリコン酸化膜８０８が左側のメ
モリセル形成領域上の素子分離用のフィールドシールド
電極、８０９がゲート絶縁膜である。また、８１０Ａと
８１０Ｂはゲート電極８１３Ａと８１３Ｂはソース・ド
レイン拡散層であり、ここで添え字のＡはそれ等の素子
が左側のメモリセル形成領域にあることを示し、添え字
のＢは、それ等の素子が右側の周辺回路形成領域にある
ことを示す。又（Ｂ）は、その左の素子が溝部Ｂにある
ことを示し、（Ｃ）は、その左の素子が溝部Ｃにあるこ
とを示す。

【０１９７】（第９の実施形態）次に、本発明の第９の
実施形態を、図４０〜図４１及び図４２に基づいて説明
する。

【０１９８】図４０〜図４１は、本発明の第９の実施形
態である半導体装置の製造方法を示す製造工程図であ
る。また、図４０〜図４１の各製造工程図の右側に示し
た領域が周辺回路形成領域であり、左側に示した領域が
例えばＤＲＡＭのメモリセル形成領域である。また、図
４２は図４１（ｄ）の縦断面図に対応する平面図であ
る。

【０１９９】先ず、図４０（ａ）に示すように、Ｐ型シ
リコン基板９０１に、例えば、硼素を注入エネルギー６
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2で、イオン注入し
た後、例えば、温度１１００℃、６時間の熱処理によ
り、不純物である前記硼素をシリコン基板９０１に拡散
および活性化して、シリコン基板９０１に前記硼素から
なるＰ型ウェル領域９０２を形成する。その後、シリコ
ン基板９０１上にシリコン窒化膜９０３を形成した後、
メモリセル形成領域のシリコン窒化膜９０３を選択的に
エッチング除去する。しかる後、このシリコン窒化膜９
０３をマスクにしてシリコン基板９０１に熱酸化を施し
て、膜厚が４００ｎｍ程度のフィールド酸化膜９０４を
メモリセル形成領域に形成する。従って、シリコン窒化
膜９０３に覆われているシリコン基板９０１上には、フ
ィルード酸化膜９０４が形成されない。

【０２００】次に、図４０（ｂ）に示すように、周辺回
路形成領域のシリコン窒化膜９０３上にフォトレジスト
膜９０５を形成する。このフォトレジスト膜９０５をマ
スクにしたエッチングで、フィールド酸化膜９０４を完
全に除去し、メモリセル形成領域のシリコン基板９０１
の表面を露出させる。この結果、フィールド酸化膜９０
４の形成際してシリコン基板９１１の表面が酸化された
厚さａ（２００ｎｍ程度）だけ、周辺回路形成領域のシ
リコン基板１表面よりもメモリセル形成領域のシリコン
基板９０１の表面が低くなる。

【０２０１】次に、図４０（ｃ）に示すように、フォト
レジスト膜９０５を除去した後、シリコン窒化膜９０３
を除去する。その後、シリコン基板９０１上にフォトレ
ジスト膜９０６を形成した後、周辺回路形成領域とメモ
リセル形成領域の素子分離領域に形成されたフォトレジ
スト膜９０６を選択的に除去する。フォトレジスト膜９
０６をマスクとして、シリコン基板９０１を４００ｎｍ
程度エッチング除去しシリコン基板９０１内に溝部Ｄを
形成する。溝部Ｄが、図４２の周辺回路形成領域及びメ
モリセル形成領域の素子分離領域の一部となる。

【０２０２】次に、図４０（ｄ）に示すように、フォト
レジスト膜９０６を除去後、溝部Ｄを有するシリコン基
板９０１の表面に熱酸化を施して、シリコン酸化膜９０
７を形成する。その後、ＣＶＤ法によりシリコン酸化膜
９０７上に不純物を含有する導電性膜となる多結晶シリ
コン膜９０８を形成する。多結晶シリコン膜９０８の堆
積は、少なくとも溝部Ｄ内に埋め込まれるように堆積す
ることが望ましい。

【０２０３】次に、図４１（ａ）に示すように、化学機
械研磨法（ＣＭＰ法）により周辺回路形成領域のシリコ
ン基板９０１の表面が露出するまで多結晶シリコン膜９
０８を研磨して除去することにより、メモリセル形成領
域及び周辺回路形成領域の溝部Ｄ内に、多結晶シリコン
膜９０８が残存する。すなわち、厚さａ（２００ｎｍ程
度）だけ周辺回路形成領域のシリコン基板９０１表面よ
りもメモリセル形成領域のシリコン基板９０１の表面が
低くなる領域上及び溝部Ｄ内に多結晶シリコン膜９０８
が埋め込まれた状態となる。従って、ＣＭＰ法により多
結晶シリコン膜９０８を平坦化することにより段差部を
有するメモリセル形成領域と周辺回路形成領域との表層
が同一レベルとなる。

【０２０４】次に、図４１（ｂ）に示すように、周辺回
路形成領域のシリコン基板９０１及びメモリセル形成領
域の多結晶シリコン膜９０８上にフォトレジスト膜９０
９を形成した後、メモリセル形成領域の素子活性領域の
フォトレジスト膜９０９を除去することによりフォトレ
ジスト膜９０９をパターニングする。このパターニング
されたフォトレジスト膜９０９をマスクにしてメモリセ
ル形成領域の素子活性領域に形成された多結晶シリコン
膜９０８をエッチング除去して、多結晶シリコン膜８を
パターニングする。この多結晶シリコン膜９０８のエッ
チング条件は、多結晶シリコン膜９０８の側壁が順テー
パ形状となるようなエッチング条件を用いることが望ま
しい。例えば、エッチングを等方性（ウエット）エッチ
ングによって多結晶シリコン膜９０８をエッチング除去
することにより、多結晶シリコン膜９０８の側壁が順テ
ーパ形状にすることが可能である。多結晶シリコン膜９
０８の側壁が順テーパ形状にしておくと、後工程におけ
るゲート電極を形成する際に、多結晶シリコン膜９０８
の側壁にゲート電極の材料の一部が残存することを防止
することができる。

【０２０５】更に、このパターニングされたフォトレジ
スト膜９０９をマスクにして、メモリセル形成領域の素
子活性領域のシリコン酸化膜９０７を除去する。しかる
後、フォトレジスト膜９０９を除去する。なお、メモリ
セル形成領域及びメモリセル形成領域及び周辺回路形成
領域の境界部に形成された多結晶シリコン膜９０８は、
後工程で、接地電位又はある一定の電位に固定すること
により、素子分離用のフィールドシールド電極となる。

【０２０６】その後、図４１（ｃ）に示すように、シリ
コン基板９０１の表面に犠牲酸化膜（不図示）を形成し
た後、この犠牲酸化膜（不図示）をウエットエッチング
により完全に除去する。しかる後、シリコン基板９０１
の表面に熱酸化を施してシリコン基板９０１の表面にシ
リコン酸化膜、シリコン窒化膜とシリコン酸化膜の積層
構造膜（ＯＮＯ膜）であるゲート絶縁膜９１０を形成す
る。ＣＶＤ法により、このゲート絶縁膜９１０上に膜厚
２００ｎｍ程度の多結晶シリコン膜９１１を形成する。

【０２０７】その後、ＣＭＰ法により、多結晶シリコン
膜９１１表面を研磨することにより多結晶シリコン膜９
１１の表面を平坦化した後、この多結晶シリコン膜９１
１を燐で熱拡散させて低抵抗化させる。即ち、ＣＭＰ法
により、多結晶シリコン膜９１１を研磨することによ
り、メモリセル形成領域及び周辺回路形成領域の多結晶
シリコン膜９１１の表層が同一レベルとする。しかる
後、ＣＶＤ法により、多結晶シリコン膜９１１上にシリ
コン酸化膜９１２を形成する。フォトレジスト膜９１３
をシリコン酸化膜９１２上に形成した後、このフォトレ
ジスト膜９１３をゲート電極パターン形状にパターニン
グする。

【０２０８】次に、図４１（ｄ）に示すように、このパ
ターニングされたフォトレジスト膜９１３をマスクとし
てシリコン酸化膜９１２と多結晶シリコン膜９１１を選
択的に順次エッチング除去することにより、左側のメモ
リセル形成領域には、所定パターンの多結晶シリコン膜
９１１からなるゲート電極９１１Ａを形成すると共に右
側の周辺回路形成領域には、所定パターンの多結晶シリ
コン膜９１１からなるゲート電極９１１Ｂを形成する。
周辺回路形成領域の多結晶シリコン膜の縦方向の高さ
（厚さ）がメモリセル形成領域の多結晶シリコン膜９１
１の縦方向の高さ（厚さ）より低いので、多結晶シリコ
ン膜９１１をゲート電極形状にエッチングする際に周辺
回路形成領域の素子活性領域のシリコン基板９０１をエ
ッチングする恐れがあるが、窒化膜を有しているゲート
絶縁膜９１０を形成しているため、ゲート絶縁膜９１０
が多結晶シリコン膜９１１のエッチングの際のエッチン
グストッパーの役割を果たす。従って、エッチング時に
周辺回路形成領域の素子活性領域のシリコン基板をエッ
チングする恐れがない。

【０２０９】その後、このパターニングされたフォトレ
ジスト膜９１３を除去した後、ゲート電極９１１Ａ、９
１１Ｂをマスクとして、例えば、砒素を注入してエネル
ギー６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2でイオン注
入して、熱処理を施して、ゲート電極９１１Ａ、９１１
Ｂの両側にソース・ドレイン拡散層９１４Ａ、９１４Ｂ
を形成する。

【０２１０】ここで、図４１（ｃ）において、多結晶シ
リコン膜９１１をＣＭＰ法を用いて平坦化したので、周
辺回路形成領域のゲート電極９１１Ｂ（又はシリコン酸
化膜９１２からなるキャップ酸化膜９１２Ｂ）と、メモ
リセル形成領域のゲート電極９１１Ａ（又はシリコン酸
化膜９１２からなるキャップ酸化膜９１２Ａ）の表面の
高さが同一平面上（シリコン基板９０１の表面から垂直
な線、メモリセル形成領域のＸ１（Ｙ１）＝周辺回路形
成領域のＸ２（Ｙ２）との高さが同一の高さ、厚さａ
（２００ｎｍ程度）だけ周辺回路形成領域のシリコン基
板９０１の表面よりもメモリセル形成領域のシリコン基
板９０１の表面が低くなる領域上に形成されたゲート電
極９１１Ａ（又はキャップ酸化膜９１２Ａ）と、周辺回
路形成領域上に形成されたゲート電極９１１Ｂ（又はキ
ャップ酸化膜９１２Ｂ）との表層が同一レベル）とな
る。従って、シリコン基板９０１の表面を平坦化する上
で極めて有利な構造となる。

【０２１１】即ち、メモリセル形成領域のシリコン基板
１表面が周辺回路形成領域のシリコン基板９０１の表面
の高さより低い（本実施形態では、２００ｎｍ程度低
い）場合であっても、ＣＭＰ法によって多結晶シリコン
膜９１１を平坦化することにより、メモリセル形成領域
の素子活性領域に形成されたゲート電極９１１Ｂの高さ
よりゲート電極９１１Ａの方が２００ｎｍ程度高く形成
することができるので、メモリセル形成領域と周辺回路
形成領域との段差を有していても、後工程の半導体基板
上の配線層を形成する上でも平坦化が容易にすることが
可能となる。

【０２１２】図４２において、９０７はシリコン酸化膜
９０８が素子分離用のフィールドシールド電極、９１０
がゲート絶縁膜である。９１１Ａ、９１１Ｂはゲート電
極、９１２Ａ、９１２Ｂはキャップ酸化膜、９１４Ａ、
９１４Ｂはソース・ドレイン拡散層を示し、ここで、添
え字のＡは、それらの素子が左側のメモリセル形成領域
にあることを示し、添え字のＢは、それ等の素子が右側
の周辺回路形成領域にあることを示す。又（Ｄ）は、そ
の左の素子が溝部Ｄにあることを示す。

【０２１３】（第１０の実施形態）次に、本発明の第１
０の実施形態を、図３９、図４０、図４１（ａ）、図４
３及び図４４に基づいて説明する。

【０２１４】図３９、図４０、図４１（ａ）、図４３
は、本発明の第１０の実施形態である半導体装置の製造
方法を示す製造工程図である。また、図３９、図４０、
図４１（ａ）、図４３の各製造工程図の右側に示した領
域が周辺回路形成領域であり、左側に示した領域が例え
ばＤＲＡＭのメモリセル形成領域である。図４４は、図
４３（ｄ）の縦断面図に対応する平面図である。

【０２１５】図３９、図４０、図４１（ａ）に示す各工
程は、既述した第９の実施形態に記載の工程と同様であ
る。図４１（ａ）の工程後に、図４３（ａ）に示すよう
に、シリコン基板１０１上にフォトレジスト膜１０９を
形成した後、周辺回路形成領域の素子分離領域（溝部
Ｄ）と、メモリセル形成領域と周辺回路形成領域との境
界部分である周辺回路形成領域側の素子分離領域（溝部
Ｄ）の一部のフォトレジスト膜１０９を除去することに
よりフォトレジスト膜１０９をパターニングする。この
フォトレジスト膜１０９をマスクにしてイオン注入法に
より酸素イオンを周辺回路形成領域の素子分離領域の多
結晶シリコン膜１０８と、メモリセル形成領域と周辺回
路形成領域との境界部分である周辺回路形成領域側の素
子分離領域の一部の多結晶シリコン膜１０８に注入す
る。このイオン注入の条件は、加速エネルギーを可変
（多段階的に変化）させて酸素イオンを多結晶シリコン
膜１０８に均一にイオン注入する。その後、フォトレジ
スト膜１０９を除去する。

【０２１６】次に、図４３（ｂ）に示すように、シリコ
ン基板１０１に熱処理を施して多結晶シリコン膜１０８
の一部に注入された酸素イオンを活性化させて、周辺回
路形成領域の素子分離領域に形成された酸素を含有する
多結晶シリコン膜１０８からなるシリコン酸化膜１１０
を形成する。なお、周辺回路形成領域の素子分離領域の
酸素を含有する多結晶シリコン膜１１０を埋め込むこと
によって、寄生容量が小さい素子分離領域を有した半導
体集積回路が得られる。

【０２１７】メモリセル形成領域の素子活性領域のフォ
トレジスト膜１１１を除去することによりフォトレジス
ト膜１１１をパターニングする。このパターニングされ
たフォトレジスト膜１１１をマスクにしてメモリセル形
成領域の素子活性領域に形成された多結晶シリコン膜１
０８をエッチング除去して、多結晶シリコン膜８をパタ
ーニングする。この多結晶シリコン膜１０８のエッチン
グ条件は、多結晶シリコン膜１０８の側壁がテーパ形状
となるようなエッチング条件を用いることが望ましい。
例えば、エッチングを等方性（ウエット）エッチングに
よって多結晶シリコン膜１０８をエッチング除去するこ
とにより、多結晶シリコン膜１０８の側壁が順テーパ形
状にすることが可能である。多結晶シリコン膜１０８の
側壁が順テーパ形状にしておくと、後工程におけるゲー
ト電極を形成する際に、多結晶シリコン膜１０８の側壁
にゲート電極の材料の一部が残存することを防止するこ
とができる。更に、このパターニングされたフォトレジ
スト膜１１１をマスクにして、メモリセル形成領域の素
子活性領域のシリコン酸化膜１０７を除去する。

【０２１８】しかる後、フォトレジスト膜１１１を除去
する。なお、メモリセル形成領域及び、メモリセル形成
領域及び周辺回路形成領域のメモリセル形成領域例の境
界部に形成された多結晶シリコン膜１０８は、後工程
で、接地電位又はある一定の電位に固定することによ
り、素子分離用のフィールドシールド電極となる。

【０２１９】その後、図４３（ｃ）に示すように、シリ
コン基板１０１の表面に犠牲酸化膜（不図示）を形成し
た後、この犠牲酸化膜（不図示）をウエットエッチング
により完全に除去する。しかる後、シリコン基板１表面
に熱酸化を施してシリコン基板１０１の表面にシリコン
酸化膜、シリコン窒化膜とシリコン酸化膜の積層構造膜
（ＯＮＯ膜）であるゲート絶縁膜１１２を形成する。Ｃ
ＶＤ法により、このゲート絶縁膜１１２上に膜厚２００
ｎｍ程度の多結晶シリコン膜１１３を形成する。その
後、ＣＭＰ法により、多結晶シリコン膜１１３表面を研
磨することにより多結晶シリコン膜１１３の表面を平坦
化した後、この多結晶シリコン膜１１３を燐で熱拡散さ
せて低抵抗させる。即ち、ＣＭＰ法より、多結晶シリコ
ン膜１１３を研磨することにより、メモリセル形成領域
及び周辺回路形成領域の多結晶シリコン膜１１３の表層
が同一レベルとする。

【０２２０】しかる後、ＣＶＤ法により、多結晶シリコ
ン膜１１３上にシリコン酸化膜１１４を形成する。フォ
トレジスト膜１１５をシリコン酸化膜１１４上に形成し
た後、このフォトレジスト膜１１５をゲート電極パター
ン形状にパターニングする。

【０２２１】そして、図４３（ｄ）に示すように、この
パターニングされたフォトレジスト膜１１５をマスクと
してシリコン酸化膜１１４と多結晶シリコン膜１１３を
選択的に順次エッチング除去することにより、左側のメ
モリセル形成領域には、所定パターンの多結晶シリコン
膜１１３からなるゲート電極１１３Ａを形成すると共に
右側の周辺回路形成領域には、所定パターンの多結晶シ
リコン膜１１３からなるゲート電極１１３Ｂを形成す
る。

【０２２２】ここで、周辺回路形成領域の多結晶シリコ
ン膜１１３の縦方向の高さ（厚さ）がメモリセル形成領
域の多結晶シリコン膜１１３の縦方向の高さ（厚さ）よ
り低いので、多結晶シリコン膜１１１をゲート電極形状
にエッチングする際に周辺回路形成領域の素子活性領域
のシリコン基板１をエッチングする恐れがあるが、窒化
膜を有しているゲート絶縁膜１１２を形成しているた
め、ゲート絶縁膜１１２が多結晶シリコン膜１１３のエ
ッチングの際のエッチングストッパーの役割を果たす。
従って、エッチング時に周辺回路形成領域の素子活性領
域のシリコン基板をエッチングする恐れがない。

【０２２３】その後、このパターニングされたフォトレ
ジスト膜１１５を除去した後、ゲート電極１１３Ａ、１
１３Ｂをマスクとして、例えば、砒素を注入エネルギー
６０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2でイオン注入し
て、熱処理を施して、ゲート電極１１３Ａ、１１３Ｂの
両側にソース・ドレイン拡散層１１５Ａ、１１５Ｂを形
成する。

【０２２４】図４３（ｃ）において、多結晶シリコン膜
１１１をＣＭＰ法を用いて平坦化したので、周辺回路形
成領域のゲート電極１１３Ｂ（又はシリコン酸化膜１１
４からなるキャップ酸化膜１１４Ｂ）と、メモリセル形
成領域のゲート電極１１３Ａ（又はシリコン酸化膜１１
４からなるキャップ酸化膜１１４Ａ）の表面の高さが同
一平面上（基板の裏面から垂直な線、メモリセル形成領
域のＸ１（Ｙ１）＝周辺回路形成領域のＸ２（Ｙ２）と
の高さが同一の高さ、厚さａ（２００ｎｍ程度）だけ周
辺回路形成領域のシリコン基板１０１の表面よりもメモ
リセル形成領域のシリコン基板１０１の表面が低くなる
領域上に形成されたゲート電極１１３Ａ（又はキャップ
酸化膜１１４Ａ）と、周辺回路形成領域上に形成された
ゲート電極１１３Ｂ（又はキャップ酸化膜１１４Ｂ）と
の表層が同一レベル）となる。従って、シリコン基板１
０１の表面を平坦化する上で非常に有利な構造となる。

【０２２５】即ち、メモリセル形成領域のシリコン基板
１０１の表面が周辺回路形成領域のシリコン基板１０１
の表面の高さより低い（本実施形態では、２００ｎｍ程
度低い）場合であっても、ＣＭＰ法によって多結晶シリ
コン膜１１３を平坦化することより、メモリセル形成領
域の素子活性領域に形成されたゲート電極１１３Ｂの高
さよりゲート電極１１３Ａの方が２００ｎｍ程度高く形
成することができるので、メモリセル形成領域と周辺回
路形成領域との段差を有していても、後工程の半導体基
板上の配線層を形成する上でも平坦化が容易にすること
が可能となる。

【０２２６】図４４において、１０７はシリコン酸化膜
１０８が左側のメモリセル形成領域上の素子分離用のフ
ィールドシールド電極、１１０は右側の周辺回路形成領
域の素子分離用のシリコン酸化膜、１１２はゲート絶縁
膜である。１１３Ａ、１１３Ｂはゲート電極、１１４
Ａ、１１４Ｂはキャップ酸化膜、１１５Ａ、１１５Ｂは
ソース・ドレイン拡散層を示し、ここで添え字のＡはそ
れ等の素子が左側のメモリセル形成領域にあることを示
し、添え字のＢは、それ等の素子が右側の周辺回路形成
領域にあることを示す。又（Ｄ）は、その左の素子が溝
部Ｄにあることを示す。

【０２２７】なお、図示しないが、後工程で公知技術に
よりメモリセル形成領域の一方の不純物拡散層に接続す
るキャパシタの下部電極を形成した後、このキャパシタ
下部電極上に誘電体膜を形成する。更に、この誘電体膜
上にキャバシタの上部電極を形成することによりキャパ
シタを有するＤＲＡＭ（ダイナミックランダムアクセス
メモリ）を形成する。勿論メモリセル形成領域の素子活
性領域に不揮発性トランジスタを形成してもよい。この
ことは、以上説明した、総ての実施形態に適用できる。

【０２２８】

【発明の効果】本発明によれば、素子分離構造の高さの
相違にもとづく障害を除き、信頼性の高い半導体装置を
提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略平面図である。

【図６】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図７】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図８】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図９】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。

【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図１１】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１２】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１３】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１４】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１５】本発明の第３の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図１６】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１７】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１８】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図１９】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２０】本発明の第４の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図２１】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２２】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２３】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２４】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２５】本発明の第５の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図２６】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２７】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２８】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図２９】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３０】本発明の第６の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図３１】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３２】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３３】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３４】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３５】本発明の第７の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図３６】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３７】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３８】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図３９】本発明の第８の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図４０】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４１】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。

【図４２】本発明の第９の実施形態に係る半導体装置の
製造方法を工程順に示す概略平面図である。

【図４３】本発明の第１０の実施形態に係る半導体装置
の製造方法を工程順に示す概略断面図である。

【図４４】本発明の第１０の実施形態に係る半導体装置
の製造方法を工程順に示す概略平面図である。

【符号の説明】１１，１０１，２０１，３０１，４０１，５０１，６０
１，７０１，８０１，９０１シリコン基板２０２，３０２，４０２，５０２，６０２，７０２，８
０２，９０２Ｐウェル２０３，３０３，４０３，５０３，６０３，７０３，８
０３シリコン酸化膜２０４，３０４，４０４，５０４，６０４，７０４，８
０４シリコン窒化膜２０５，３０５，４０５，５０５，６０５，７０５シ
リコン酸化膜２０６，３０６，４０６，５０６，６０６，７０６，８
０６シリコン酸化膜２０７，３０７，４０７，５０７，６０７，７０７シ
ールドゲート酸化膜１０８，２０８，３０８，４０８，５０８，６０８，７
０８，８０８，９０８多結晶シリコン膜２０９，３０９，４０９，５０９，６０９，７０９シ
リコン酸化膜（キャップ絶縁膜）２１０，３１０，４１０，５１０，６１０，７１０側
壁酸化膜２１１，３１１，４１１，５１１，６１１，７１１ゲ
ート酸化膜２１２，３１２，４１２，５１２，６１２，７１２ゲ
ート電極２１３，３１３，４１３，５１３，６１３，７１３ソ
ース・ドレイン拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】同一基板上に、第１の素子分離構造で素
子分離された第１の領域と、前記第１の素子分離構造よ
り高さの高い第２の素子分離構造で素子分離された第２
の領域とを有する半導体装置であって、前記第１の素子分離構造と前記第２の素子分離構造の各
々のトップが略同一レベルにあることを特徴とする半導
体装置。
【請求項２】前記第２の領域内の基板の厚さは、前記
第１の領域内の基板の厚さより薄いことを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記第１の領域内の基板の厚さと、前記
第２の領域の基板の厚さが同じであり、前記第１及び第
２の素子分離構造が共に基板に埋め込まれていることを
特徴とする請求項１に記載の半導体装置。
【請求項４】前記第１の素子分離構造と前記第２の素
子分離構造が、前記第１の領域と前記第２の領域の隣接
する部分では接していることを特徴とする請求項１に記
載の半導体装置。
【請求項５】前記第１の素子分離構造と前記第２の素
子分離構造が、前記第１の領域と前記第２の領域の隣接
する部分では一体となっていることを特徴とする請求項
１に記載の半導体装置。
【請求項６】前記第２の素子分離構造が素子活性領域
との隣接部でテーパ形状であることを特徴とする請求項
１に記載の半導体装置。
【請求項７】同一基板上に埋め込み絶縁膜で素子分離
された第１の領域と、フィールドシールド素子分離構造
で素子分離された第２の領域とを有する半導体装置であ
って、前記第２の領域内の基板の厚みは前記第１の領域内の基
板の厚みより薄いことを特徴とする半導体装置。
【請求項８】前記フィールドシールド素子分離構造の
一部が連続して前記第１の領域の上に重畳されているこ
とを特徴とする請求項７に記載の半導体装置。
【請求項９】重畳されている箇所が、前記第１の領域
の前記埋め込み絶縁膜であることを特徴とする請求項８
に記載の半導体装置。
【請求項１０】段差を有する前記第１の領域と前記第
２の領域との間に拡散層を設けたことを特徴とする請求
項７に記載の半導体装置。
【請求項１１】前記第１の領域が周辺回路形成領域で
あり、前記第２の領域がメモリセル形成領域であること
を特徴とする請求項７に記載の半導体装置。
【請求項１２】前記埋め込み絶縁膜がフィールド酸化
膜であることを特徴とする請求項７に記載の半導体装
置。
【請求項１３】前記第２の領域内の基板の厚さは、前
記第１の領域内の基板の厚さより、フィールド酸化膜の
膜厚の約１／２又はそれ以上薄いことを特徴とする請求
項７に記載の半導体装置。
【請求項１４】前記第１の領域のゲート電極の上面と
前記第２の領域のゲート電極の上面とを略同一レベルと
したことを特徴とする請求項１又は７に記載の半導体装
置。
【請求項１５】同一基板上に埋め込み絶縁膜で素子分
離された第１の領域と、フィールドシールド素子分離構
造で素子分離された第２の領域とを有する半導体装置の
製造方法であって、前記第１の領域内及び前記第２の領域内の基板上に前記
埋め込み絶縁膜を形成する工程と、前記第２の領域内の埋め込み絶縁膜を除去する工程と、前記第２の領域内に前記フィールドシールド素子分離構
造を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項１６】前記埋め込み絶縁膜が選択酸化法によ
って形成されることを特徴とする請求項１５に記載の半
導体装置の製造方法。
【請求項１７】同一基板上に埋め込み絶縁膜で素子分
離された第１の領域と、フィールドシールド素子分離構
造で素子分離された第２の領域とを有する半導体装置の
製造方法であって、前記基板を選択エッチングして、前記第１の領域の埋め
込み絶縁膜用の溝部及び前記第２の領域用の凹部を形成
する第１の工程と、前記基板の表面に絶縁膜を形成する第２の工程と、前記絶縁膜を選択的に除去して、前記埋め込み絶縁膜を
形成するとともに、前記第２の領域の基板表面を露出さ
せる第３の工程と、前記第２の領域に、前記フィールドシールド素子分離構
造を形成する第４の工程とを備えたことを特徴とする半
導体装置の製造方法。
【請求項１８】前記第１の工程において、前記溝部及
び前記凹部を前記第１の領域と前記第２の領域との境界
で連続するように形成することを特徴とする請求項１７
に記載の半導体装置の製造方法。
【請求項１９】前記第４の工程において、前記フィー
ルドシールド素子分離構造の一部を前記第１の領域に重
畳して形成することを特徴とする請求項１７に記載の半
導体装置の製造方法。
【請求項２０】前記第１の領域と前記第２の領域とを
離間させて形成し、その境界領域に拡散層を設ける第５
の工程を更に備えたことを特徴とする請求項１７に記載
の半導体装置の製造方法。
【請求項２１】前記第３の工程において、前記絶縁膜
を実質的に前記第２の領域の前記基板表面までエッチン
グ或いは化学機械研磨法により除去することを特徴とす
る請求項１７に記載の半導体装置の製造方法。
【請求項２２】前記第３の工程において、前記基板の
表面に、前記化学機械研磨法を行うための前記基板表面
の検出材料を設けることを特徴とする請求項２１に記載
の半導体装置の製造方法。
【請求項２３】同一基板上に埋め込み絶縁膜で素子分
離された第１の領域と、フィールドシールド素子分離構
造で素子分離された第２の領域とを有する半導体装置の
製造方法であって、前記基板を選択エッチングして、第１の領域内に埋め込
み絶縁膜用の第１の溝部を形成する第１の工程と、前記第１の溝部を絶縁膜で充填して埋め込み絶縁膜を形
成する第２の工程と、前記基板を選択エッチングして、第２の領域内にフィー
ルドシールド素子分離構造用の第２の溝部を形成する第
３の工程と、前記第２の溝部を導電性材料で充填してフィールドシー
ルド素子分離構造を形成する第４の工程とを備えたこと
を特徴とする半導体装置の製造方法。
【請求項２４】同一基板上に、第１の素子分離構造で
素子分離された第１の領域と、前記第１の素子分離構造
とは高さの異る第２の素子分離構造で素子分離された第
２の領域とを有する半導体装置を製造する方法であっ
て、前記第１領域と前記第２領域との境界領域及び前記第２
領域の全部の基板上に選択酸化法によって埋め込み絶縁
膜を形成する第１の工程と、前記第１の埋め込み絶縁膜の全部を除去して凹部を形成
する第２の工程と、前記第１領域及び前記第２領域の囲りに溝部を形成する
第３の工程と、前記凹部と前記溝部を導電性材料で充填する第４の工程
と、前記第２の領域の素子活性領域を露出させる工程とを備
えたことを特徴とする半導体装置の製造方法。
【請求項２５】前記第５の工程において、前記導電性
材料の側壁をテーパ形状に形成することを特徴とする請
求項２４に記載の半導体装置の製造方法。
【請求項２６】同一基板上に埋め込み絶縁膜で素子分
離された第１の領域と、フィールドシールド素子分離構
造で素子分離された第２の領域とを有する半導体装置の
製造方法であって、前記第１の領域と前記第２の領域との境界領域及び前記
第２の領域の全部の基板上に選択酸化法によって埋め込
み絶縁膜を形成する第１の工程と、前記第１の埋め込み絶縁膜の全部を除去して凹部を形成
する第２の工程と、前記第１の領域及び前記の第２領域の囲りに溝部を形成
する第３の工程と、前記凹部と前記溝部を導電性材料で充填する第４の工程
と、前記第２の領域の素子活性領域を露出する第５の工程
と、前記第１の領域の囲りの溝部に酸素イオンを導入し、次
いで熱処理して埋め込み絶縁膜を形成する第６の工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２７】前記第５の工程において、前記導電性
材料の側壁をテーパ形状に形成することを特徴とする請
求項２６に記載の半導体装置の製造方法。
【請求項２８】半導体基板上に、第１の素子分離構造
で素子分離された第１の領域と前記第１の素子分離構造
と高さが異なる第２の素子分離構造で素子分離された第
２の領域とを備えた半導体装置において、前記第１の領域の素子活性領域に形成された第１の電極
と、前記第２の領域の素子活性領域に形成された第２の
電極とを有し、前記半導体基板表層から前記第１の電極表層までの高さ
と前記半導体基板表層から前記第２の電極表層までの高
さとが異なることを特徴とする半導体装置。
【請求項２９】半導体基板上に、絶縁膜からなる素子
分離構造で素子分離された第１の領域と、素子分離用電
極を備えたフィールドシールド素子分離構造で素子分離
された第２の領域とを有する半導体装置において、前記第１の領域の素子活性領域に形成された第１の電極
と、前記第２の領域の素子活性領域に形成された第２の
電極とを有し、前記半導体基板表層から前記第１の電極表層までの高さ
と前記半導体基板表層から前記第２の電極表層までの高
さとが異なることを特徴とする半導体装置。
【請求項３０】第１の素子分離構造で素子分離された
第１の領域と、前記第１の素子分離構造と高さが異なる
第２の素子分離構造で素子分離された第２の領域とを有
する半導体装置において、前記第１の領域内の素子活性領域の半導体基板の厚みと
前記第２の領域内の素子活性領域の前記半導体基板の厚
みとが異なることを特徴とする半導体装置。
【請求項３１】絶縁膜からなる素子分離構造で素子分
離された第１の領域と、素子分離用電極を備えたフィー
ルドシールド素子分離構造で素子分離された第２の領域
とを有する半導体装置において、前記第１の領域内の素子活性領域の半導体基板の厚みと
第２の領域内の素子活性領域の前記半導体基板の厚みと
が異なることを特徴とする半導体装置。
【請求項３２】前記第２の領域内の前記半導体基板の
膜厚が、前記第１の領域内の前記半導体基板の厚みより
薄いことを特徴とする請求項２８〜３１のいずれか１項
に記載の半導体装置。
【請求項３３】前記第１の領域内の前記素子活性領域
が周辺回路形成領域であり、前記第２の領域内の前記素
子活性領域がメモリセル形成領域であることを特徴とす
る請求項３２に記載の半導体装置。
【請求項３４】前記第１の素子分離構造が、絶縁膜か
らなる素子分離構造であり、前記第２の素子分離構造
が、接地電位又はある一定の電位に固定される素子分離
用電極を備えたフィールドシールド素子分離構造である
ことを特徴とする請求項２８又は２９に記載の半導体装
置。
【請求項３５】前記半導体基板の膜厚が薄い前記領域
が、前記第１の素子分離構造の膜厚の約１／２又はそれ
以上に薄いことを特徴とする請求項３２に記載の半導体
装置。
【請求項３６】前記第１の電極の膜厚と前記第２の電
極の膜厚とが異なることを特徴とする請求項２８又は２
９に記載の半導体装置。
【請求項３７】前記第１の電極の膜厚と前記第２の電
極の膜厚が略同じであることを特徴とする請求項２８又
は２９に記載の半導体装置。
【請求項３８】前記第１の電極の膜厚と前記第２の電
極の膜厚の差が、前記第１の素子分離構造の膜厚の約１
／２又はそれ以上であり、前記第１の電極の表層と、前
記第２の電極の表層とが略同一レベルにあることを特徴
とする請求項２８又は２９に記載の半導体装置。