CN107799525A - 存储器单元 - Google Patents

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Abstract

一种能够被用作存储器单元的微电子部件。该部件包括半导体层，该半导体层搁置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及该第二导电类型的未掺杂或比该漏极区域更轻掺杂的中间区域，该中间区域包括分别从该漏极区域延伸和该源极区域延伸的第一部分和第二部分。绝缘前栅极电极搁置在该第一部分上。第一后栅极电极和第二后栅极电极被安排在该绝缘层下方，分别与该第一部分和第二部分相反。

Description

存储器单元
相关申请的交叉引用
本申请要求于2016年8月31日提交的法国专利申请号1658063的优先权权益，该专利申请的内容在法律允许的最大程度上通过引用以其全文结合在此。
技术领域
本公开涉及能够被用作存储器单元的微电子部件。
背景技术
图1是横截面视图，示意性地示出了在Jing Wan等人于2013年在《固态电子学》，第84卷，第147至154页中出版的题为“Progress in Z2-FET 1T-DRAM:Retention time,Writing Modes,Selective Array Operation,and Dual Bit Storage(Z2-FET 1T-DRAM的进展：保留时间、写入模式、选择性数组运算以及双位存储)”的文章中描述的存储器单元。
该存储器单元包括搁置在绝缘层3上的硅层1，绝缘层自身搁置在硅衬底5上。重掺杂P型漏极区域7(P+)和重掺杂N型源极区域9(N+)被安排在硅层1中并且通过硅层1的未掺杂区域11彼此分离。在漏极区域7的侧面上，该存储器单元包括搁置在层1的仅区域11的一部分上的绝缘前栅极电极13(绝缘体15)。绝缘栅极13、漏极区域7以及源极区域9连接至对应节点G、D和S。
在操作中，向衬底5施加-2V负偏置电压，并且向节点S施加参考电压(接地电压)。为了将两个二进制值中的一个二进制值或另一个二进制值从存储器单元中读取出来或者写入到该存储器单元中，采用脉冲的形式来向节点D和G施加控制电压。在上述文章中进一步详细地描述了控制电压的值和对存储器单元的操作。
发明内容
测试已经显示本文章中的存储器单元仅在施加于前栅极13的控制脉冲的绝对值严格大于1V的情况下进行操作，这与低功耗应用不兼容。
本公开的实施例涉及能够被用作存储器单元(例如，被适配成用于低电耗应用的存储器单元)的微电子部件。因此，实施例提供了一种克服了图1的存储器单元的缺点中的至少一些缺点的存储器单元。
实施例提供了一种微电子器件，该微电子器件包括搁置在绝缘层上的半导体层，并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及第二导电类型的未掺杂或比该漏极区域更轻掺杂的中间区域。中间区域包括分别从漏极区域和源极区域延伸的第一部分和第二部分。绝缘前栅极电极搁置在第一部分上。第一后栅极电极被安排在绝缘层下方，与第一部分相反，并且第二后栅极电极被安排在绝缘层下方，与第二部分相反。
实施例提供了一种存储器单元，该存储器单元包括以上部件，并且进一步包括控制器，该控制器能够向第一后栅极电极提供第一偏置电压，向第二后栅极电极提供第二偏置电压(不同于第一偏置电压)，向源极区域提供参考电压、向漏极区域提供第一控制信号以及向提前栅极电极提供第二控制信号。
根据实施例，绝缘层搁置在硅衬底上，第一后栅极电极包括第一导电类型的掺杂硅区域，并且第二后栅极电极包括第二导电类型的掺杂硅区域。
根据实施例，半导体层由硅制成。
根据实施例，半导体层的厚度在从5nm到30nm的范围内，并且绝缘层的厚度在从5nm到30nm的范围内。
实施例提供了一种控制以上存储器单元的方法，其中：对于‘1’的写入，将第一控制信号从参考电压设置为第一电压电平持续第一时间间隔，并且将第二控制信号从第二电压电平设置为参考电压持续第二时间间隔，该第二时间间隔包括在第一间隔内；对于‘0’的写入，将第二控制信号从第二电压电平设置为参考电压持续第三时间间隔；以及对于读取，将第一控制信号从参考电压设置为第一电压电平持续第四时间间隔，其中，参考电压为零，第一电压电平和第二电压电平的绝对值大于参考电压。
根据实施例，对于‘0’的写入，第一控制信号维持在参考电压，并且对于读取，第二控制信号维持在第二电压电平上。
根据实施例，当第一导电类型是类型N时，第一电压电平和第二电压电平为正，第一偏置电压为正或零并且第二偏置电压为负或零。并且当第一导电类型是类型P时，第一电压电平和第二电压电平为负，第一偏置电压为负或零并且第二偏置电压为正或零。
根据实施例，第一电压电平和第二电压电平的绝对值低于1V。
根据实施例，在两个连续读取和/或写入操作之间，第一控制信号维持在参考电压，并且第二控制信号维持在第二电压电平上。
在以下对特定实施例的非限制性描述中，将结合附图详细地讨论前述或其他特征以及优点。
附图说明
图1是在技术背景技术中讨论的Wan等人的论文中描述的存储器单元的示例的横截面视图；
图2是横截面视图，示意性地示出了存储器单元的实施例；并且
图3示出了时序图，展示了控制图2的存储器单元的方法的实施例。
具体实施方式
已经在各种附图中使用相同参考标号来标示相同的元件，并且各种附图并未按比例绘制。为清楚起见，仅已经示出并详述了对于理解所描述的实施例有用的那些步骤和元件。
在以下描述中，当参考术语“前面”、“后面”、“在……上”、“在……下”、“上”、“下”等时，其是指相应附图中的相关元件的取向。除非另作说明，术语“基本上”指在10％以内，优选地在5％以内，并且表述“搁置在……上”意味着“搁置在……上并且与……接触”。
图2是横截面视图，示意性地示出了在SOI型结构(“绝缘体上半导体”)的内部和顶部上形成的存储器单元的实施例，该SOI型结构包括搁置在绝缘层23上的硅层21，该绝缘层本身搁置在硅衬底25上。
存储器单元包括硅层21中的重掺杂P型漏极区域27(P+)以及重掺杂N型源极区域29(N+)。硅层21的部分31(下文中被称为中间区域31)从漏极区域27延伸到源极区域29，并且将区域27和29彼此分离。对中间区域31进行了P型轻掺杂(P-)。中间区域31包括从漏极区域27延伸的第一部分31A以及从源极区域延伸的第二部分31B。
优选地，部分31A和31B彼此接触。绝缘前栅极电极33(绝缘体35)仅搁置在区域31的部分31A上，在部分31A全部或部分上。两个后栅极电极37和39被安排在衬底25中，在绝缘层23下方并与其接触。后栅极电极37包括衬底25的N型掺杂部分。电极37被安排成与中间区域31的部分31A相反并且优选地全部在部分31A的下方延伸。后栅极电极39包括P型掺杂衬底25的一部分。电极39被安排成与区域31的部分31B相反并且优选地全部在部分31B的下方延伸。
漏极区域27和绝缘前栅极电极33连接至施加控制信号的对应节点D和G。源极区域29、后栅极电极37以及后栅极电极39连接至施加偏置电压的对应节点S、B1和B2。该设备可以包括被适配成用于提供各种偏置电压的控制器(未示出)。
因此，可以在绝缘层23下方(与中间区域31相反)施加两个彼此不同的偏置电压。这不同于图1的存储器单元，在该图中，在绝缘层下方施加单个偏置电压。
在图2中所示出的实施例中，电极37经由N型重掺杂硅接触传递区域41(N+)连接至节点B1，并且电极39通过P型重掺杂硅接触传递区域43(P+)连接至节点B2。接触传递区域41和43中的每一个接触传递区域从硅层21的上表面延伸到相应电极37或39。区域41被安排在漏极区域27附近并且被绝缘壁45包围。类似地，接触传递区域43被安排在源极区域29附近并且被绝缘壁47包围。
作为示例，之前描述的不同区域、部分以及层具有以下尺寸：
对于硅层21，在从5nm到30nm的范围内的厚度，例如，12nm；
对于中间区域31，在漏极区域27与源极区域29之间的宽度在从40nm到2μm的范围内，例如，400nm；
对于区域31的部分31A和31B中的每一个部分，宽度基本上等于中间区域31的宽度的一半，例如，200nm；以及
对于绝缘层23，厚度在从5nm到30nm的范围内，例如，20nm。
对于给定的工艺流程，掺杂等级可以是：
对于P型掺杂区域，在从1017cm-3到1019cm-3的范围内，例如，5.1017cm-3；
对于重掺杂P型掺杂区域(P+)，在从1019cm-3到1021cm-3的范围内，例如，1019cm-3；
对于轻掺杂P型掺杂区域(P-)，在从1014cm-3到1016cm-3的范围内，例如，1015cm-3；
对于N型掺杂区域，在从1017cm-3到1019cm-3的范围内，例如，1018cm-3；以及
对于重掺杂N型掺杂区域(N+)，在从1019cm-3到1021cm-3的范围内，例如，1020cm-3。
可以区分存储器单元的三个操作步骤，也就是：
将两个二进制值的第一个二进制值(例如，‘1’)写入存储器单元中的步骤W1；
将两个二进制值的第二个二进制之(例如，‘0’)写入存储器单元中的步骤W0；以及
从储器单元读取所写入的二进制值的步骤R。为了简化描述，在写入步骤W1之后进行并且在下文中被称为R1的读取步骤R将与在写入步骤W0之后进行并且在下文中被称为R0的读取步骤R区分开，应当理解的是，事实上，在步骤R1和R0期间采用同样的方式来控制存储器单元。
在两个连续的读取和/或写入步骤之间，存储器单元处于空闲状态或保持状态。
对于通过保持状态来彼此间隔开的连续步骤W1、R1、W0、R0，图3示出了施加于前栅极节点G的控制信号VG的、施加于漏极节点D的控制信号VD的、以及从漏极节点D进入漏极区域27的电流ID的时序图。横坐标的比例对VG、VD和ID而言是相同的。针对如关于图2而描述的存储器单元而获得该时序图。针对每个步骤W1、R1、W0、R0，图3还示出了区域27、29和31、绝缘栅极电极33、以及存储器单元中的电荷。
在节点B2上永久地维持可能在从0V到-2V的范围内的负偏置电压(例如，-1V)，并且在节点B1上永久地维持正偏置电压(例如，0.5V)。在源节点S上永久地维持零参考电压GND持。
在保持状态中，例如，在初始时间t0处，在前栅极节点G上维持大于0.2V(例如，0.7V)的电压电平VGh，并且在漏极节点D上维持参考电压GND。由于漏极区域27与源极区域29之间的零电压，所以在区域27和29与漏极电流ID之间的无电荷流为零。
在写入步骤W1期间，在向前栅极节点G施加电压脉冲的同时向漏极节点D施加电压脉冲。更具体地，在时间t1与时间t4之间，在节点D上维持大于0.2V(例如，0.7V)的电压电平VDh的，并且在时间t2与时间t3之间，在节点G上维持参考电压GND。在时间t1与时间t2之间，由于栅极电极33、37和39的偏置，所以漏极区域27与源极区域29之间的电压不足以供电荷在区域27与区域29之间流动。漏极电流ID为零。
在时间t2与时间t3之间，由于控制信号VG从电压电平VGh传递至电压电平GND，所以漏极区域27与源极区域29之间的电压变得足以供电荷在区域27与区域29之间流动。然后，电流ID为正。在时间t3与时间t4之间，虽然控制信号VG已经返回至电压电平VGh，但是电流ID仍为正，并且在部分31A中、栅极电极33下捕获电子。从时间t4起，区域27与区域29之间的电压为零并且电流ID再次变成零。如在时序图下所示出的，在写如步骤W1之后，仍然在部分31A中、栅极电极33下捕获电子。
在读取步骤R1期间，在前栅极节点G上维持电压VGh的同时，在时间t5与时间t6之间，向漏极节点D施加电压脉冲VDh。因此，在时间t5与时间t6之间，向存储器单元施加的电压与在时间t1与时间t2之间施加的电压相同。然而，如时序图下所示出的，由于在栅极33下捕获电子的事实，所以漏极区域27与源极区域29之间的电压足以供电荷在区域27与区域29之间流动。然后，电流ID为正，并且只要控制信号VD维持在电压电平VDh就仍然保持如此。电流ID大于阈值Ith(例如，1μA)，指示之前的写入步骤与写入步骤W1相对应。应当注意的是，由于控制信号VG维持在电压电平VGh的事实，所以ID可以小于写入步骤W1期间的ID。
在写入步骤W0的期间，在漏极节点D上维持参考电压GND的同时，在时间t7与时间t8之间，向前栅极节点G施加电压脉冲GND。因此，在之前的写入步骤W1期间在前栅极33下捕获的电子排放到漏极区域27中。因此，如在时序图下所示出的，在写入步骤W0结束时，在前栅极33下没有进一步捕获的电子。
在读取步骤R0期间，在前栅极节点G上维持电压VGh的同时，在时间t9与时间t10之间，向漏极节点D施加电压脉冲VDh。由于在栅极33下没有捕获的电子的事实，所以节点D与节点S之间的电压不足以使得创建正向电流ID，与针对读取步骤R1而已经描述的相反。如在时序图下所示出的，在区域27和29与电流ID之间的无电荷流为零。电流ID小于阈值Ith，指示之前的写入步骤与写入步骤W0相对应。
在图2的存储器单元中，使得在写入步骤W1或读取步骤R1期间创建非零电流ID的电压电平VDh可以有利地被选择为小于1V。进一步地，由于后电极37的正偏置趋于通过中间区域31的部分31A来阻挡电荷从漏极区域27流动至区域29，所以阻挡电荷流动至部分31A中的电压电平VGh(特别是在读步骤R0期间)可以有利地被选择为小于1V。这在图1的存储器单元中是不可能的，在该图中，向栅极13施加的电压电平应当使得能够单独阻挡电荷从漏极区域流动至源极区域，同时衬底的负偏置趋于有利于电荷的流动。有利地，向节点B1和B2施加的偏置电压的绝对值还可以被选择为小于1V。
在此描述的存储器单元更具体地被适配成用于刷新存储器，例如，DRAM型存储器(“动态随机存取存储器”)。确实，在写入‘0’的步骤W0之后，当泄漏电流在源极区域与漏极区域之间流动时，电子存储在前栅极33下，由此，在某个时间之后，存储器单元处于与写入‘1’的步骤W1之后的状态相同的状态。
作为示例，向前栅极节点G施加的电压脉冲具有与写入步骤W1或W0期间的持续时间基本上相同的持续时间，并且这种持续时间可以在从1到100ns的范围内，例如15ns。向漏极节点D施加的电压脉冲具有与读取步骤R或写入步骤W0或W1期间的持续时间基本上相同的持续时间，并且这种持续时间可以在从1到100ns的范围内，例如20ns。控制信号和/或上述偏置电压的不同电压电平可以由未描述的控制电路中的一个或多个控制电路提供。在图2中的类型的存储器单元阵列的情况下，相同的控制电路可以为阵列的多个存储器单元(例如，为同一行的所有存储器单元)所共用。
已经描述了具体实施例。本领域技术人员将容易想到各种替换、修改和改进。
已经描述了在控制信号的电压电平的绝对值小于针对低功耗应用的1V的情况下的对图2的存储器单元的操作的示例。可以对存储器单元的偏置电压和控制电压进行修改。具体地，绝对值大于1V的控制电压电平可以被选择用于控制存储器单元。例如，可以规定在对存储器单元的操作期间将向该存储器单元施加的电压适配成用于使其从标称状态切换至低功耗状态，或者相反。
可以对关于图3而描述的控制方法进行修改。例如，向漏极节点D施加的以及向前栅极节点G施加的电压脉冲可以具有相同的持续时间，并且在这种情况下，这些脉冲在写入‘1’的步骤W1期间将是同步的。除之前描述的控制方法之外的其他控制方法可以被实施为用于从图2的存储器单元中读取或向其写入例如，J.Wan等人的上述文章中描述的用于从图1中的类型的存储器单元中读取并向其写入的不同读取和写入方法可以由本领域技术人员适配以便从图2的存储器单元读取并向其写入。
之前已经指示了第一和第二二进制值与‘1’和与‘0’相对应。这种选择是任意的并且可以颠倒。
可以在每个读取步骤之前实施多个写入步骤，并且在这种情况下，在读取步骤期间读取的二进制值与最后写入的二进制值相对应。还可以规定在两个写入步骤之间实施多个连续读取步骤。
可以通过适配所施加的偏置电压和控制电压(然后，正电压和电流值为正，并且相反)来颠倒以上针对图2的存储器单元的各层、区域以及部分而指示的全部导电类型。
可以使用由除硅之外的材料(例如，由硅锗制成)制成的半导体层来代替层21。中间区域31可以未掺杂。
可以对以上被指示为示例的不同层、区域和部分的尺寸进行修改。例如，部分31A可以被设置为具有小于部分31B的宽度的宽度。
可以在绝缘层23下、两个后栅极电极37与39之间提供电绝缘和/或后栅极电极37与39中的每个后栅极电极可以在对应的部分31A或31B的仅一部分下延伸。在后栅极电极37和39未彼此电接触的情况下，它们可以由掺杂硅之外的另一种材料制成，例如由选自包括铜、铝、钨的组的金属制成、或者由来自这个组的多种金属的合金制成。
可以使用从层21的上表面或者从衬底25的下表面一直延伸至对应的后电极的金属过孔来代替接触传递区域。
可以用任何其他衬底(比如，玻璃衬底)来代替硅衬底25。
虽然已经描述了用作存储器单元的图2的部件，但是在其他应用中可以使用此部件例如，此部件可以用于保护部件免受过电压，例如，由静电放电(ESD)引起的过电压。为了实现这一点，在节点D与节点S之间，控制信号VG被永久地设置为电压电平VGh，并且待保护部件与图2的部件并联连接。测试已经表明：有利地，漏极节点D与源极节点S之间的、引起节点D与节点S之间的电流ID流动以便缩短待保护部件的压差的绝对值高于施加到图2的部件的电压电平中的每个电压电平。
关于图2而描述的部件还可以用作受控开关。在这种情况下，待传输的数字信号或模拟信号(例如，无线电信号)被施加于节点D。在节点D与节点S之间，当控制信号VG被设置为电压VGh时，该部件表现为接通开关，并且当控制信号VG被设置为参考电压GND时表现为断开开关。测试已经表明：在利用附图的部件形成开关的情况下(而非在利用晶闸管形成开关的情况下)，可以执行受控开关的接通状态与断开状态之间的切换，其中，控制信号具有更低的电压电平。这一优势具体由于：在图2的部件中，在绝缘层23下，与对应部分31A和31B相反施加两个不同的偏置电压。
在上文已描述具有不同变体的各种实施方式。应该注意，在不表现创造性步骤的前提下本领域技术人员可以组合各种实施方式和变体的各种元件。
这样的替换、修改和改进旨在是本公开的一部分，并且旨在位于本发明的精神和范围内。因而，前面的描述仅通过示例并非旨在限制。本发明仅如在以下权利要求及其等效物中所限定的那样进行限制。

Claims (21)

1.一种微电子部件，包括：
半导体层，所述半导体层叠置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分；
绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；
第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反；以及
第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反。
2.如权利要求1所述的微电子部件，其中，所述绝缘层叠置在硅衬底上，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域，并且所述第二后栅极电极包括所述第二导电类型的掺杂硅区域。
3.如权利要求1所述的微电子部件，其中，所述半导体层包括硅。
4.如权利要求1所述的微电子部件，其中，所述半导体层具有在5nm与30nm之间的厚度，并且其中，所述绝缘层具有在5nm与30nm之间的厚度。
5.如权利要求1所述的微电子部件，进一步包括控制器，所述控制器被适配成用于向所述第一后栅极电极提供第一偏置电压，向所述第二后栅极电极提供不同于所述第一偏置电压的第二偏置电压，向所述源极区域提供参考电压，向所述漏极区域提供第一控制信号，并且向所述前栅极电极提供第二控制信号。
6.如权利要求5所述的微电子部件，其中，所述绝缘层叠置在硅衬底上，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域，并且所述第二后栅极电极包括所述第二导电类型的掺杂硅区域。
7.如权利要求5所述的微电子部件，其中，所述半导体层包括硅。
8.如权利要求5所述的微电子部件，其中，所述半导体层具有在5nm与30nm之间的厚度，并且其中，所述绝缘层具有在5nm与30nm之间的厚度。
9.一种存储器单元，包括：
绝缘层，所述绝缘层叠置在硅衬底上；
半导体层，所述半导体层叠置在所述绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分；
绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；
第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反，所述第一后栅极电极包括所述第一导电类型的掺杂硅区域；
第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反，所述第二后栅极电极包括所述第二导电类型的掺杂硅区域；以及
控制器，所述控制器适配成用于向所述第一后栅极电极提供第一偏置电压，向所述第二后栅极电极提供不同于所述第一偏置电压的第二偏置电压，向所述源极区域提供参考电压，向所述漏极区域提供第一控制信号，并且向所述前栅极电极提供第二控制信号。
10.根据权利要求9所述的存储器单元，其中，所述控制器被被适配成用于：
通过以下方式来将第一逻辑电平编程到所述存储器单元中：将所述第一控制信号从所述参考电压设置为第一电压电平持续第一时间间隔，并且将所述第二控制信号从第二电压电平设置为所述参考电压持续第二时间间隔，所述第二时间间隔包括在所述第一时间间隔内：
通过将所述第二控制信号从所述第二电压电平设置为所述参考电压持续第三时间间隔来将第二逻辑电平编程到所述存储器单元中；并且
通过将所述第一控制信号从所述参考电压设置为所述第一电压电平持续第四时间间隔来读取存储在所述存储器单元中的逻辑值，所述参考电压为零，所述第一电压电平和所述第二电压电平的绝对值大于所述参考电压。
11.根据权利要求9所述的存储器单元，其中，所述控制器被适配成用于通过以下方式来将第一逻辑电平编程到所述存储器单元中：将所述第一控制信号从所述参考电压设置为第一电压电平持续第一时间间隔，并且将所述第二控制信号从第二电压电平设置为所述参考电压持续第二时间间隔，所述第二时间间隔包括在所述第一时间间隔内。
12.根据权利要求9所述的存储器单元，其中，所述控制器被适配成用于：通过将所述第二控制信号从第二电压电平设置为所述参考电压持续第三时间间隔来将第二逻辑电平编程到所述存储器单元中。
13.根据权利要求9所述的存储器单元，其中，所述控制器被适配成用于：通过将所述第一控制信号从所述参考电压设置为第一电压电平持续第四时间间隔来读取存储在所述存储器单元中的逻辑值。
14.根据权利要求9所述的存储器单元，其中，所述半导体层包括硅。
15.根据权利要求9所述的存储器单元，其中，所述半导体层具有在5nm与30nm之间的厚度，并且其中，所述绝缘层具有在5nm与30nm之间的厚度。
16.一种控制存储器单元的方法，所述存储器单元包括半导体层，所述半导体层叠置在绝缘层上并且包括第一导电类型的掺杂源极区域、第二导电类型的掺杂漏极区域以及所述第二导电类型的中间区域，所述中间区域未掺杂或者比所述漏极区域更轻掺杂并且包括从所述漏极区域延伸的第一部分以及从所述源极区域延伸的第二部分，所述存储器单元进一步包括绝缘前栅极电极，所述绝缘前栅极电极叠置在所述第一部分上；第一后栅极电极，所述第一后栅极电极被安排在所述绝缘层下方，与所述第一部分相反；以及第二后栅极电极，所述第二后栅极电极被安排在所述绝缘层下方，与所述第二部分相反，所述方法包括：
向所述第一后栅极电极施加第一偏置电压，向所述第二后栅极电极施加不同于所述第一偏置电压的第二偏置电压，并且向所述源极区域施加参考电压；
通过以下方式来将第一逻辑值写入所述存储器单元：将第一控制信号从所述参考电压设置为第一电压电平持续第一时间间隔，并且将第二控制信号从第二电压电平设置为所述参考电压持续第二时间间隔，所述第二时间间隔包括在所述第一时间间隔内，所述第一控制信号被施加于所述漏极区域并且所述第二控制信号被施加于所述前栅极电极；
通过将所述第二控制信号从所述第二电压电平设置为所述参考电压持续第三时间间隔来将第二逻辑值写入所述存储器单元，所述第二控制信号被施加于所述前栅极电极；以及
通过将所述第一控制信号从所述参考电压设置为所述第一电压电平持续第四时间间隔来读取存储在所述存储器单元中的逻辑值，所述第一控制信号被施加于所述漏极区域；
其中，所述参考电压为零，并且其中，所述第一电压电平和所述第二电压电平的绝对值大于所述参考电压。
17.如权利要求16所述的方法，其中，写入所述第二逻辑值包括将所述第一控制信号维持在所述参考电压，并且其中，所述读取包括将所述第二控制信号维持在所述第二电压电平。
18.如权利要求16所述的方法，其中，所述第一导电类型是类型N，所述第一电压电平和所述第二电压电平为正，所述第一偏置电压是为正或零，并且所述第二偏置电压为负或零。
19.如权利要求16所述的方法，其中，所述第一导电类型是类型P，所述第一电压电平和所述第二电压电平为负，所述第一偏置电压为负或零，并且所述第二偏置电压是为正或零。
20.如权利要求16所述的方法，其中，所述第一电压电平和所述第二电压电平的绝对值小于1V。
21.如权利要求16所述的方法，其中，在两个连续读取或写入操作之间，所述第一控制信号被维持在所述参考电压上，并且所述第二控制信号被维持在所述第二电压电平上。
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