JPH1174371A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極加工時のＮ型ポリシリコン層とＰ
型ポリシリコン層とのエッチングレートの差に起因する
不都合をなくした、半導体装置の製造方法および半導体
装置の提供が望まれている。 【解決手段】 半導体基板１０上に絶縁膜１１を介して
第１ポリシリコン層１２を形成し、第１ポリシリコン層
１２のＰ型トランジスタ領域にＰ型の不純物を、Ｎ型ト
ランジスタ領域にＮ型の不純物をそれぞれ導入し、この
第１ポリシリコン層１２の上に第２ポリシリコン層１５
を第１ポリシリコン層１２と略同じ厚さに形成し、第２
ポリシリコン層１５のＰ型トランジスタ領域にＮ型の不
純物を、Ｎ型トランジスタ領域にＰ型の不純物をそれぞ
れ導入し、第２ポリシリコン層１５および第１ポリシリ
コン層１２をパターニングし、Ｐ型トランジスタ領域、
Ｎ型トランジスタ領域にそれぞれゲート電極１９、２０
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デュアルゲート型
半導体装置の製造方法とこれによって得られる半導体装
置に関する。

【０００２】

【従来の技術】一般に、ＣＭＯＳデバイスの微細化を進
めるためには、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを
共に表面チャネル型ＭＯＳＦＥＴとするのが、サブスレ
ッショルド電流の低減としきい値電圧の低減とを同時に
図ることができ、さらに低電源電圧においても高速なデ
バイスを実現することができることから、有利とされて
いる。このようにＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴ共に
表面チャネル型ＭＯＳＦＥＴとする場合には、ＰＭＯＳ
ＦＥＴにＰ型ゲート電極を、ＮＭＯＳＦＥＴにＮ型ゲー
ト電極を用いた、いわゆるデュアルゲート型のＣＭＯＳ
が採用される。

【０００３】デュアルゲート型のＣＭＯＳを製造するに
あたってそのゲート電極を製造するには、図６（ａ）に
示すようにＳｉ基板１上にＳｉＯ₂ からなるゲート酸化
膜２を介してポリシリコン層３を形成し、ＮＭＯＳ領域
においてはポリシリコン層３にＮ型不純物を導入してこ
の箇所のポリシリコン層３をＮ型のポリシリコン層３ａ
とし、一方、ＰＭＯＳ領域においてはポリシリコン層３
にＰ型不純物を導入してこの箇所のポリシリコン層３を
Ｐ型のポリシリコン層３ｂとする。

【０００４】次いで、ＮＭＯＳ領域、ＰＭＯＳ領域にそ
れぞれフォトレジストを塗布してフォトレジスト層を形
成し、さらにこれをパターニングして図６（ｂ）に示す
ようにＮＭＯＳ領域、ＰＭＯＳ領域のそれぞれにレジス
トパターン４を形成する。その後、得られたレジストパ
ターン４、４をマスクにしてポリシリコン層３をエッチ
ングし、図６（ｃ）に示すようにＰＭＯＳ領域にＰ型の
ゲート電極５を、またＮＭＯＳ領域にＮ型のゲート電極
６を形成する。

【０００５】

【発明が解決しようとする課題】しかしながら、ポリシ
リコン層３をエッチングした際、Ｎ型のポリシリコン層
３ａとＰ型のポリシリコン層３ｂとではエッチングレー
トに差があり、Ｎ型のポリシリコン層３ａの方がＰ型の
ポリシリコン層３ｂよりエッチングレートが速いことか
ら、前述したようにレジストパターン４、４をマスクに
してＮＭＯＳ領域、ＰＭＯＳ領域のポリシリコン層３を
同時にエッチングすると、図６（ｃ）に示したようにＮ
型のポリシリコン層３ａの方がオーバーエッチング量が
多くなってしまう。

【０００６】すなわち、Ｎ型のポリシリコン層３ａとＰ
型のポリシリコン層３ｂとの間でエッチング量に差がで
てしまうことから、Ｐ型のポリシリコン層３ｂを十分エ
ッチングしてＰ型ゲート電極を形成しようとすると、Ｎ
ＭＯＳ領域ではオーバーエッチングが起こってポリシリ
コン層３の下地であるゲート酸化膜２の削られ量が多く
なってしまい、ひどいときにはＳｉ基板１までも削って
しまうことがある。そして、このようにＳｉ基板１まで
も削ってしまうと、そのダメージによってリーク電流が
起こり易くなってしまい、甚だしい場合には得られたＮ
ＭＯＳＦＥＴが正常に作動しなくなってしまう。

【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、ゲート電極加工時のＮ型
ポリシリコン層とＰ型ポリシリコン層とのエッチングレ
ートの差に起因する不都合をなくした、半導体装置の製
造方法および半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の半導体装置の製
造方法では、半導体基板上に絶縁膜を介して第１ポリシ
リコン層を形成する工程と、前記第１ポリシリコン層に
おけるＰ型トランジスタ領域にＰ型の不純物を導入し、
Ｎ型トランジスタ領域にＮ型の不純物を導入する工程
と、Ｐ型、Ｎ型の各不純物を導入した第１ポリシリコン
層の上に、第２ポリシリコン層を前記第１ポリシリコン
層と略同じ厚さに形成する工程と、前記第２ポリシリコ
ン層におけるＰ型トランジスタ領域にＮ型の不純物を導
入し、Ｎ型トランジスタ領域にＰ型の不純物を導入する
工程と、前記第２ポリシリコン層および第１ポリシリコ
ン層をパターニングし、Ｐ型トランジスタ領域、Ｎ型ト
ランジスタ領域にそれぞれゲート電極を形成する工程
と、を備えてなることを前記課題の解決手段とした。

【０００９】この製造方法によれば、Ｐ型トランジスタ
領域に形成するゲート電極を、Ｐ型の不純物を導入した
第１ポリシリコン層とＮ型の不純物を導入した第２ポリ
シリコン層とをエッチングすることによって形成し、一
方、Ｎ型トランジスタ領域に形成するゲート電極を、Ｎ
型の不純物を導入した第１ポリシリコン層とＰ型の不純
物を導入した第２ポリシリコン層とをエッチングするこ
とによって形成するので、第１ポリシリコン層と第２ポ
リシリコン層とが略同じ厚さであることによりこれらゲ
ート電極形成のためのエッチング時間が略同じになる。

【００１０】本発明の半導体装置では、半導体基板上の
Ｐ型トランジスタ領域に絶縁膜を介して第１ゲート電極
が形成され、かつ該半導体基板上のＮ型トランジスタ領
域に絶縁膜を介して第２ゲート電極が形成されてなり、
前記第１ゲート電極は、Ｐ型の不純物が導入されたポリ
シリコンからなる下層部とＮ型の不純物が導入されたポ
リシリコンからなる上層部とが積層された構造に形成さ
れてなり、前記第２ゲート電極は、Ｎ型の不純物が導入
されたポリシリコンからなる下層部とＰ型の不純物が導
入されたポリシリコンからなる上層部とが積層された構
造に形成されてなることを前記課題の解決手段とした。

【００１１】この半導体装置によれば、第１ゲート電極
と第２ゲート電極とが、それぞれポリシリコンにＮ型の
不純物が導入された層とＰ型の不純物が導入された層と
からなっているので、これらのゲート電極を形成するに
あたって、それぞれのエッチング時間がほぼ同じにな
る。

【００１２】

【発明の実施の形態】以下、本発明を、請求項１記載の
半導体装置の製造方法、すなわち半導体基板にＮ型トラ
ンジスタとＰ型トランジスタとを形成する製造方法の一
実施形態例に基づいて詳しく説明する。まず、図１
（ａ）に示すようにＳｉ基板（半導体基板）１０上に、
熱酸化法等によってゲート酸化膜（絶縁膜）１１を厚さ
数ｎｍに形成し、続いてこのゲート酸化膜１１上に、Ｃ
ＶＤ法等によりポリシリコンを１００ｎｍ程度の厚さに
堆積して第１ポリシリコン層１２を形成する。

【００１３】次に、第１ポリシリコン層１２の上にフォ
トレジストを全面塗布し、さらにＰ型トランジスタを形
成する領域（以下、Ｐ型トランジスタ領域と記す）のみ
が露出するようにこのフォトレジストをパターニングし
て、図１（ｂ）に示すようにレジストパターン１３を形
成する。続いて、このレジストパターン１３をマスクに
して第１ポリシリコン層１２の露出した部分にＰ型の不
純物、この例ではホウ素（Ｂ）をイオン注入し、Ｐ型ポ
リシリコン層１２ｂを形成する。ここで、このイオン注
入として具体的には、例えば打ち込みエネルギーを５ｋ
ｅＶ、ドーズ量を４×１０¹⁵個／ｃｍ² 程度とする。
この後、レジストパターン１３を除去する。

【００１４】次いで、第１ポリシリコン層１２上に再度
フォトレジストを全面塗布し、さらにＮ型トランジスタ
を形成する領域（以下、Ｎ型トランジスタ領域と記す）
のみが露出するようにこのフォトレジストをパターニン
グして、図１（ｃ）に示すようにレジストパターン１４
を形成する。続いて、このレジストパターン１４をマス
クにして第１ポリシリコン層１２の露出した部分にＮ型
の不純物、この例ではリン（Ｐ）をイオン注入し、Ｎ型
ポリシリコン層１２ａを形成する。ここで、このイオン
注入として具体的には、例えば打ち込みエネルギーを１
０ｋｅＶ、ドーズ量を８×１０¹⁵個／ｃｍ² 程度とす
る。この後、レジストパターン１４を除去する。

【００１５】次いで、第１ポリシリコン層１２の上に、
ＣＶＤ法等によって再度ポリシリコンを１００ｎｍ程度
の厚さに堆積し、図１（ｄ）に示すように第２ポリシリ
コン層１５を形成する。なお、この第２ポリシリコン層
１５については、前記第１ポリシリコン層１２と略同じ
厚さになるようにポリシリコンを堆積することによって
形成する。

【００１６】次いで、第２ポリシリコン層１５上にフォ
トレジストを全面塗布し、さらにＰ型トランジスタ領域
のみが露出するようにこのフォトレジストをパターニン
グして、図１（ｅ）に示すようにレジストパターン１６
を形成する。続いて、このレジストパターン１６をマス
クにして第２ポリシリコン層１５の露出した部分にＮ型
の不純物、この例ではリン（Ｐ）をイオン注入し、Ｎ型
ポリシリコン層１５ａを形成する。ここで、このイオン
注入として具体的には、例えば打ち込みエネルギーを１
０ｋｅＶ、ドーズ量を５×１０¹⁵個／ｃｍ² 程度とす
る。この後、レジストパターン１６を除去する。

【００１７】次いで、第２ポリシリコン層１５上に再度
フォトレジストを全面塗布し、さらにＮ型トランジスタ
領域のみが露出するようにこのフォトレジストをパター
ニングして、図２（ａ）に示すようにレジストパターン
１７を形成する。続いて、このレジストパターン１７を
マスクにして第２ポリシリコン層１５の露出した部分に
Ｐ型の不純物、この例ではホウ素（Ｂ）をイオン注入
し、Ｐ型ポリシリコン層１５ｂを形成する。ここで、こ
のイオン注入として具体的には、例えば打ち込みエネル
ギーを５ｋｅＶ、ドーズ量を４×１０¹⁵個／ｃｍ² 程度
とする。この後、レジストパターン１７を除去する。

【００１８】次いで、第２ポリシリコン層１５上に再度
フォトレジストを全面塗布し、さらにこれを公知の露光
・現像技術でパターニングして、図２（ｂ）に示すよう
にＰ型トランジスタ領域、Ｎ型トランジスタ領域にそれ
ぞれ、所望するゲート電極に対応した形状のレジストパ
ターン１８を形成する。次いで、レジストパターン１
８、１８をマスクにして、第２ポリシリコン層１５、第
１ポリシリコン層１２を連続してＲＩＥ（反応性イオン
エッチング）技術でエッチング加工し、図２（ｃ）に示
すようにＰ型トランジスタ領域に第１ゲート電極１９
を、またＮ型トランジスタ領域に第２ゲート電極２０を
同時に形成する。このようにして得られた第１ゲート電
極１９、第２ゲート電極２０において、第１ゲート電極
１９は、第１ポリシリコン層１２からなる下層部１９ａ
がＰ型の極性を有し、第２ポリシリコン層１５からなる
上層部１９ｂがＮ型の極性を有したものとなる。また、
第２ゲート電極２０は、第１ポリシリコン層１２からな
る下層部２０ａがＮ型の極性を有し、第２ポリシリコン
層１５からなる上層部２０ｂがＰ型の極性を有したもの
となる。その後、これらゲート電極１９、２０等に接続
する配線を形成するなど各種の半導体装置構成要素を従
来と同様にして形成することにより、本発明における請
求項４記載の発明の一実施形態となる半導体装置を得
る。

【００１９】なお、ゲート電極１９、２０に接続する配
線を形成するには、例えば図２（ｄ）に示すようにこれ
らゲート電極１９、２０を覆って層間絶縁膜２１を形成
し、次いでこの層間絶縁膜２１、さらには各ゲート電極
１９、２０の第２ポリシリコン層１５からなる上層部１
９ｂ、２０ｂにコンタクトホール２２を形成する。そし
て、このコンタクトホール２２内に配線材料を埋め込
み、第１ポリシリコン層１２からなる下層部１９ａ、２
０ａと第２ポリシリコン層１５からなる上層部１９ｂ、
２０ｂとの両方に直接接触した状態に配線（図示略）を
形成する。また、ゲート電極１９、２０の側壁部に、こ
れらの下層部１９ａ、２０ａと上層部１９ｂ、２０ｂと
の両方に跨がった状態のコンタクト（図示略）を形成
し、このコンタクトに配線（図示略）を接続するように
してもよい。

【００２０】このような半導体装置の製造方法にあって
は、Ｐ型トランジスタ領域に形成する第１ゲート電極１
９を、Ｐ型の不純物を導入した第１ポリシリコン層１２
（１２ｂ）とＮ型の不純物を導入した第２ポリシリコン
層１５（１５ａ）とをエッチングすることによって形成
し、一方、Ｎ型トランジスタ領域に形成する第２ゲート
電極２０を、Ｎ型の不純物を導入した第１ポリシリコン
層１２（１２ａ）とＰ型の不純物を導入した第２ポリシ
リコン層１５（１５ｂ）とをエッチングすることによっ
て形成するので、第１ポリシリコン層１２と第２ポリシ
リコン層１５とを略同じ厚さにしたことにより、第１ゲ
ート電極１９形成のためのエッチング時間と第２ゲート
電極２０形成のためのエッチング時間とを略同じにする
ことができる。

【００２１】したがって、これらゲート電極１９、２０
形成のためのエッチングを同時に行っても、従来のごと
くＮ型ポリシリコン層とＰ型ポリシリコン層とのエッチ
ングレートの差に起因して起こる不都合、すなわちＮ型
ポリシリコン層においてオーバーエッチング量過多によ
りゲート酸化膜１１、さらにはＳｉ基板１０が削られて
しまうといった不都合が起こるのを防止することができ
る。

【００２２】また、このようにして得られた半導体装置
にあっては、オーバーエッチング量過多によりゲート酸
化膜１１、さらにはＳｉ基板１０が削られてしまうとい
ったことがないので、このようなことが起こることによ
るダメージがなく、したがってリーク電流が起こり難く
トランジスタ特性も良好なものとなる。

【００２３】図３（ａ）〜（ｃ）は、図１、図２に示し
た実施形態例の第１の変形例を示す図である。この例が
図１、図２に示した例と異なるところは、第２ポリシリ
コン層１５の形成に先立ち、Ｐ型、Ｎ型の各不純物を導
入した第１ポリシリコン層１２の上に絶縁膜を形成する
点である。

【００２４】すなわち、図３（ａ）に示すようにＰ型の
不純物、Ｎ型の不純物をそれぞれドープした第１ポリシ
リコン層１２（１２ａ、１２ｂ）の上に、ＳｉＯ₂ 等か
らなる厚さ数ｎｍ程度の薄い絶縁膜２３を熱酸化法等に
よって形成し、続いてこの絶縁膜２３の上に、図１
（ｄ）、図１（ｅ）、図２（ａ）に示した例と同様にし
て第２ポリシリコン層１５を形成し、さらにそれぞれの
トランジスタ領域に不純物を導入する。そして、図２
（ｂ）、図２（ｃ）に示した例と同様にして第２ポリシ
リコン層１５（１５ａ、１５ｂ）、絶縁膜２３、第１ポ
リシリコン層１２（１２ａ、１２ｂ）を連続して同時に
エッチング加工し、図３（ｃ）に示すようにゲート電極
２４、２５を形成する。このように第１ポリシリコン層
１２と第２ポリシリコン層１５との間に絶縁膜２３を形
成すると、得られたゲート電極２４、２５の下層部２４
ａ、２５ａと上層部２４ｂ、２５ｂとの間において相互
拡散が起こるのを、確実に防止することができる。

【００２５】図４（ａ）、（ｂ）は、図１、図２に示し
た実施形態例の第２の変形例を示す図である。この例が
図１、図２に示した例と異なるところは、Ｐ型、Ｎ型の
各不純物を導入した第２ポリシリコン層１２の上に、さ
らに導電膜を形成する点である。すなわち、この例は、
図４（ａ）に示すように第２ポリシリコン層１５の上に
例えばタングステンシリサイド（ＷＳｉx ）等の導電膜
２６を形成し、その後、図２（ｂ）、図２（ｃ）に示し
た例と同様にして導電膜２６、第２ポリシリコン層１
５、第１ポリシリコン層１２を連続して同時にエッチン
グ加工し、図４（ｂ）に示すようにゲート電極２７、２
８を形成する。このように第２ポリシリコン層１５の上
に導電膜２６を形成すると、得られたゲート電極２７、
２８がポリサイド構造をとるものとなり、低抵抗で熱的
安定性にも優れたものとなる。

【００２６】図５（ａ）、（ｂ）は、図１、図２に示し
た実施形態例の第３の変形例を示す図である。この例が
図１、図２に示した例と異なるところは、第２ポリシリ
コン層１５の形成に先立ち、Ｐ型、Ｎ型の各不純物を導
入した第１ポリシリコン層１２の上に導電膜を形成する
点である。すなわち、この例は、図５（ａ）に示すよう
に第１ポリシリコン層１２の上に例えばタングステンシ
リサイド（ＷＳｉx ）等の導電膜２９を形成し、続いて
この導電膜２９の上に、図１（ｄ）、図１（ｅ）、図２
（ａ）に示した例と同様にして第２ポリシリコン層１５
を形成し、さらにそれぞれのトランジスタ領域に不純物
を導入する。そして、図２（ｂ）、図２（ｃ）に示した
例と同様にして第２ポリシリコン層１５、導電膜２９、
第１ポリシリコン層１２を連続して同時にエッチング加
工し、図５（ｂ）に示すようにゲート電極３０、３１を
形成する。このように第１ポリシリコン層１２と第２ポ
リシリコン層１５との間に導電膜２９を形成しても、得
られたゲート電極３０、３１は実質的にポリサイド構造
をとるものとなり、したがって低抵抗で熱的安定性にも
優れたものとなる。

【００２７】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、Ｐ型トランジスタ領域のゲート電極形成
のためのエッチング時間と、Ｎ型トランジスタ領域のゲ
ート電極形成のためのエッチング時間とを略同じにした
方法であるから、これらゲート電極形成のためのエッチ
ングを同時に行っても、従来のごとくＮ型ポリシリコン
層とＰ型ポリシリコン層とのエッチングレートの差に起
因してゲート酸化膜やさらにはＳｉ基板が削られてしま
うといった不都合が起こるのを防止することができる。

【００２８】本発明の半導体装置は、第１ゲート電極と
第２ゲート電極とが、それぞれポリシリコンにＮ型の不
純物が導入された層とＰ型の不純物が導入された層とか
らなっているので、これらのゲート電極を形成するにあ
たって、それぞれのエッチング時間がほぼ同じになり、
したがってオーバーエッチング量過多によりゲート酸化
膜やさらにはＳｉ基板が削られてしまうといったことが
なく、よってリーク電流が起こり難く、トランジスタ特
性も良好なものとなる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の一実施形態例を工程順に説明するための要部側断面
図である。

【図２】（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の一実施形態例を工程順に説明するための図であり、
図１（ｅ）に続く工程を説明するための要部側断面図で
ある。

【図３】（ａ）〜（ｃ）は図１、図２に示した実施形態
例の第１の変形例を工程順に説明するための要部側断面
図である。

【図４】（ａ）、（ｂ）は図１、図２に示した実施形態
例の第２の変形例を工程順に説明するための要部側断面
図である。

【図５】（ａ）、（ｂ）は図１、図２に示した実施形態
例の第３の変形例を工程順に説明するための要部側断面
図である。

【図６】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の一例を工程順に説明するための要部側断面図である。

【符号の説明】

１０…Ｓｉ基板（半導体基板）、１１…ゲート酸化膜、
１２…第１ポリシリコン層、１５…第２ポリシリコン
層、１９…第１ゲート電極、２０…第２ゲート電極、２
３…絶縁膜、２４，２５，２７，２８，３０，３１…ゲ
ート電極、２６，２９…導電膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板にＮ型トランジスタとＰ型ト
   ランジスタとを形成する半導体装置の製造方法であっ
   て、 前記半導体基板上に絶縁膜を介して第１ポリシリコン層
   を形成する工程と、 前記第１ポリシリコン層におけるＰ型トランジスタ領域
   にＰ型の不純物を導入し、Ｎ型トランジスタ領域にＮ型
   の不純物を導入する工程と、 Ｐ型、Ｎ型の各不純物を導入した第１ポリシリコン層の
   上に、第２ポリシリコン層を前記第１ポリシリコン層と
   略同じ厚さに形成する工程と、 前記第２ポリシリコン層におけるＰ型トランジスタ領域
   にＮ型の不純物を導入し、Ｎ型トランジスタ領域にＰ型
   の不純物を導入する工程と、 前記第２ポリシリコン層および第１ポリシリコン層をパ
   ターニングし、Ｐ型トランジスタ領域、Ｎ型トランジス
   タ領域にそれぞれゲート電極を形成する工程と、を備え
   てなることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第２ポリシリコン層を形成する工程
   に先立ち、Ｐ型、Ｎ型の各不純物を導入した第１ポリシ
   リコン層の上に絶縁膜を形成することを特徴とする請求
   項１記載の半導体装置の製造方法。
3. 【請求項３】 前記第２ポリシリコン層を形成する工程
   に先立ち、Ｐ型、Ｎ型の各不純物を導入した第１ポリシ
   リコン層の上に導電膜を形成することを特徴とする請求
   項１記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板にＮ型トランジスタとＰ型ト
   ランジスタとを形成した半導体装置であって、 前記半導体基板上のＰ型トランジスタ領域に絶縁膜を介
   して第１ゲート電極が形成され、かつ前記半導体基板上
   のＮ型トランジスタ領域に絶縁膜を介して第２ゲート電
   極が形成されてなり、 前記第１ゲート電極は、Ｐ型の不純物が導入されたポリ
   シリコンからなる下層部とＮ型の不純物が導入されたポ
   リシリコンからなる上層部とが積層された構造に形成さ
   れてなり、 前記第２ゲート電極は、Ｎ型の不純物が導入されたポリ
   シリコンからなる下層部とＰ型の不純物が導入されたポ
   リシリコンからなる上層部とが積層された構造に形成さ
   れてなることを特徴とする半導体装置。
5. 【請求項５】 前記第１ゲート電極には、その下層部と
   上層部に絶縁膜が設けられてなり、 前記第２ゲート電極には、その下層部と上層部に絶縁膜
   が設けられてなることを特徴とする請求項４記載の半導
   体装置。
6. 【請求項６】 前記第１ゲート電極には、その下層部と
   上層部に導電膜が設けられてなり、 前記第２ゲート電極には、その下層部と上層部に導電膜
   が設けられてなることを特徴とする請求項４記載の半導
   体装置。