JP3956461B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3956461B2 JP3956461B2 JP01172298A JP1172298A JP3956461B2 JP 3956461 B2 JP3956461 B2 JP 3956461B2 JP 01172298 A JP01172298 A JP 01172298A JP 1172298 A JP1172298 A JP 1172298A JP 3956461 B2 JP3956461 B2 JP 3956461B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate electrode
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積、高速化に伴い、微細加工技術、平坦化技術、多層配線技術、低抵抗材料による配線技術および層間絶縁膜の低誘電率化技術等の半導体装置のプロセス技術の開発が盛んに行われている。
近年のＭＯＳトランジスタを構成素子として有する半導体装置においては、ＭＯＳトランジスタ設計の最小加工寸法がクォータミクロン以下となってきており、高集積化のための微細加工技術自体の開発と共に、ＭＯＳトランジスタ自体の構造も含めた微細加工技術の開発もなされている。この様な高集積化のための技術の一つとして、自己整合型コンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術を用いた、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する高集積化した半導体装置がある。
【０００３】
ここでは、従来の自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法の一例を、図３および図４を参照して説明する。
まず、図３（ａ）に示すように、ＰＭＯＳトランジスタ部１のＮウェル１２や、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜等による素子分離領域１３の形成されたＰ型の半導体基板１１表面に、熱酸化法によるゲート酸化膜１４を形成し、その後不純物のドープされていないポリシリコン膜１５を、減圧ＣＶＤ法等により堆積し、続いて、ＣＶＤ法等によりＷＳｉ2 膜１６を形成する。
【０００４】
次に、フォトレジスト１７を塗布した後、このフォトレジスト１７をパターニングして、図３（ａ）に示すゲート電極コンタクト部３を、例えばＰＭＯＳトランジスタ部１のゲート電極コンタクト部３であるとした時、図３（ａ）に示すように、このゲート電極コンタクト部３を含むＰＭＯＳトランジスタ部１上のフォトレジスト１７を除去する。
その後、イオン注入法を用い、パターニングしたフォトレジスト１７をイオン注入のマスクとして、ＰＭＯＳトランジスタ部１のポリシリコン膜１５にボロン（Ｂ）イオンをイオン注入し、Ｂのドープされたポリシリコン膜１５ａを形成する。
次に、図面は省略するが、上述したと同様にして、ＮＭＯＳトランジスタ部２のポリシリコン膜１５にリン（Ｐ）イオンをイオン注入し、Ｐのドープされたポリシリコン膜１５ｂ（後述する図３（ｂ）参照）を形成する。
【０００５】
次に、図３（ｂ）に示すように、ＣＶＤ法等により、ＳｉＮ膜１８を堆積する。その後、フォトレジスト１９を塗布した後、ゲート電極を形成するためのフォトレジスト１９のパターニングを行う。更にその後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）法等により、パターニングされたフォトレジスト１９をマスクとして、ＳｉＮ膜１８をエッチングし、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２の、後述するゲート電極部４、５のＳｉＮ膜１８ａ、１８ｂを形成する。
【０００６】
次に、図３（ｃ）に示すように、フォトレジスト１９を除去した後、ＲＩＥ法等により、ＳｉＮ膜１８ａ、１８ｂをマスクとして、ＷＳｉ2 膜１６およびポリシリコン膜１５をエッチングし、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＷＳｉ2 膜１６とポリシリコン膜１５ａ、１５ｂとによる、所謂ポリサイドゲート電極２０ａ、２０ｂを形成する。この様にして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＳｉＮ膜１８ａ、１８ｂとポリサイドゲート電極２０ａ、２０ｂで構成されるゲート電極部４、５が形成される。
【０００７】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＢイオンを注入し、ＰＭＯＳトランジスタ部１のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２１を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＡｓイオンを注入し、ＮＭＯＳトランジスタ部２のＬＤＤ層２２を形成する。
その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等による熱処理を行って注入したイオンの活性化を行う。
【０００８】
次に、図４（ｄ）に示すように、減圧ＣＶＤ法等によりＳｉＮ膜を堆積し、その後ＲＩＥ等によるエッチバックを行って、ゲート電極部４、５側壁にサイドウォール絶縁膜２３を形成する。
その後、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＢイオンを注入し、ＰＭＯＳトランジスタ部１のソース・ドレイン層２４を形成し、更にその後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＡｓイオンを注入し、ＮＭＯＳトランジスタ部２のソース・ドレイン層２５を形成する。
その後、ＲＴＡ法等による熱処理を行って注入したイオンの活性化を行う。
【０００９】
次に、図４（ｅ）に示すように、ＣＶＤ法等によりＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜２６を堆積し、その後フォトレジストを塗布してパターニングし、フォトレジスト２７にゲート電極コンタクト部３のコンタクトホール形成用の開口２８を形成する。次に、このフォトレジスト２７をマスクとして、ゲート電極コンタクト部３の層間絶縁膜２６とＳｉＮ膜１８ａとをＲＩＥ等によりエッチングして、ゲート電極コンタクト部３のコンタクトホール用の開口２９を形成する。
【００１０】
次に、図４（ｆ）に示すように、フォトレジスト２７を除去後、新たなフォトレジスト３０を塗布してパターニングし、フォトレジスト３０に、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のソース・ドレイン層２４、２５のコンタクトホール形成用の開口３１、３２を形成する。なお、この開口３１、３２のゲート電極部４、５側の端部は、サイドウォール絶縁膜２３の底部の端部より、略パターン合わせ精度程度の距離だけゲート電極部４、５側になっている。
【００１１】
次に、上述したフォトレジスト３０をマスクとして、層間絶縁膜２６とＳｉＮ膜であるサイドウォール絶縁膜２３とのエッチング選択比の大きいＲＩＥ等により、層間絶縁膜２６をエッチングして、層間絶縁膜２６にソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４を形成する。この様にして形成された層間絶縁膜２６の開口３３、３４は、上方においてはフォトレジスト３０の開口３１、３２と同様な大きさとなり、下方においてはサイドウォール絶縁膜２３で制限された大きさとなる。
従って、パターン合わせ精度内のパターンずれがあっても、ゲート電極部４、５側壁位置と、開口３３、３４の底部における、開口３３、３４端部位置との距離は一定に保たれる、所謂自己整合型コンタクトのコンタクトホール用の開口３３、３４が形成できる。
【００１２】
その後は、図面は省略するが、フォトレジスト３０を除去した後、導電膜の堆積、配線形成、パッシベーション膜の堆積、パッド部の開口形成等を行って、半導体装置を作製する。
【００１３】
上述した自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法は、ゲート電極コンタクト部３のコンタクトホール用の開口２９の形成工程と、ソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４の形成工程との、２度のコンタクトホール用の開口形成工程を必要とするという問題がある。
また、上述したデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法は、ゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂを形成する際に、ドープされた不純物が異なるＰＭＯＳトランジスタ部１のポリシリコン膜１５ａと、ＮＭＯＳトランジスタ部２のポリシリコン膜１５ｂとを同時にエッチングするので、不純物が異なるポリシリコン膜に対するＲＩＥのエッチング速度の差異に起因した加工の不安定性が問題となる。
【００１４】
【発明が解決しようとする課題】
上記従来の半導体装置の製造方法においては、上述した如く、２度のコンタクトホール用の開口形成工程を必要とするという問題があった。
また、デュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造工程においては、ポリサイドゲート電極を形成しているポリシリコン膜の加工の安定性に問題があった。
本発明は、上記事情を考慮してなされたものであり、その目的は、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能な半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する半導体装置の製造方法において、ＭＯＳトランジスタのゲート電極とする、半導体膜、半導体膜と導電体膜との複合膜および導電体膜のうち、いずれか一つの膜によるゲート電極膜を堆積する工程と、ゲート電極膜上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、ゲート電極形状を規定するパターン部となる開口を形成する工程と、開口を形成した後に、所定膜厚の第２の絶縁膜を堆積する工程と、ゲート電極形状を規定する前記開口内に、第１の絶縁膜の側壁およびゲート電極膜上のみに、上向きコの字形状で、第２の絶縁膜を残存させる工程と、パターン部にのみ残存させた第２の絶縁膜をマスクとしてゲート電極膜のエッチングにより、ゲート電極部を形成する工程と、第２の絶縁膜と材料組成が同一である第３の絶縁膜を堆積した後、エッチバックを行って、ゲート電極部側壁にサイドウォール絶縁膜を形成すると共に、上向きコの字形状の第２の絶縁膜をエッチングすることにより、上向きコの字形状の底部においてゲート電極膜の一部が露出し、かつ露出部の周囲では第２の絶縁膜が残存するように第２の絶縁膜を残存させる工程と、第２の絶縁膜を残存させる工程を終了した後に、層間絶縁膜を堆積する工程と、サイドウォール絶縁膜に対して選択的に層間絶縁膜をエッチング除去することにより、ＭＯＳトランジスタのソース及びドレイン上のゲート電極膜側がサイドウォールで規制されたコンタクトホールを形成するとともに、第２の絶縁膜が除去された露出部を介してゲート電極膜と接続されるゲート電極部上のコンタクトホールを同時に形成する工程とを有することを特徴とするものである。
【００１６】
本発明によれば、ゲート電極膜上に堆積した第１の絶縁膜への、ゲート電極形状を規定するパターン部の形成、このパターン部へのゲート電極形成時のマスクとなる第２の絶縁膜の形成、およびサイドウォール絶縁膜形成時におけるゲート電極コンタクト部の導電体膜上の第２の絶縁膜の除去により、ゲート電極とソース・ドレイン層とのコンタクトホール用の開口の同時形成が可能となる。
また、デュアルゲートＣＭＯＳ型の半導体装置の製造においては、Ｐ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部との各々に選択的なイオン注入を、ゲート電極形状を規定するパターンを通して行うことで、ゲート電極部となるポリシリコン膜部のみに不純物をドープすることができ、ゲート電極部以外の同質なポリシリコン膜を加工することによるゲート電極形成時のポリシリコン膜の安定な加工が可能となる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の具体的実施の形態例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図３および図４中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１８】
本実施の形態例は、自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、例えばＰ型の半導体基板１１を用い、ＰＭＯＳトランジスタ部１のＮウェル１２や、ＬＯＣＯＳ膜等による素子分離領域１３の形成されたＰ型の半導体基板１１表面に、熱酸化法により、膜厚約１０ｎｍ程度のゲート酸化膜１４を形成し、その後ゲート電極膜、例えば半導体膜としての、不純物のドープされていないポリシリコン膜５１を、例えば減圧ＣＶＤ法により膜厚約１００ｎｍ程度堆積し、続いて、導電体膜としての、例えば高融点金属シリサイド膜であるＷＳｉX 膜５２をＣＶＤ法により膜厚約１００ｎｍ程度堆積した、所謂ポリサイド膜を形成する。
【００１９】
次に、例えばＣＶＤ法により第１の絶縁膜、例えばＣＶＤＳｉＯ2 膜５０を、膜厚約３００ｎｍ程度堆積する。なお、このＣＶＤＳｉＯ2 膜５０の膜厚は、後述するサイドウォール絶縁膜の上方の膜厚と関係し、ＭＯＳトランジスタのソース・ドレインとゲート電極間の耐圧を確保するために、ある程度以上の膜厚にしておくことが望ましい。
【００２０】
次に、ＣＶＤＳｉＯ2 膜５０をパターニングして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０にゲート電極形状を規定するパターン部、即ちＣＶＤＳｉＯ2 膜５０の開口５３、５４を形成する。なお、図１（ａ）に示すゲート電極コンタクト部３は、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のゲート電極コンタクト部３であり、ここでは例えばＰＭＯＳトランジスタ部１のゲート電極コンタクト部３とする。従って、ＰＭＯＳトランジスタ部１のＣＶＤＳｉＯ2 膜５０の開口５３と、ゲート電極コンタクト部３の開口５３とは同じものである。
【００２１】
次に、イオン注入法を用い、ＮＭＯＳトランジスタ部２を被覆するようにパターニングされたフォトレジスト５５とＣＶＤＳｉＯ2 膜５０とをイオン注入のマスクとして、ＰＭＯＳトランジスタ部１のポリシリコン膜５１にＰ型の不純物となるイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー約２０ｋｅＶ、ドーズ量約１Ｅ１５／ｃｍ2 程度のイオン打ち込み条件のイオン注入を行い、開口５３の下方のポリシリコン膜５１部をＢのドープされたポリシリコン膜５１ａにする。
その後、図面は省略するが、上述したと同様にして、ＮＭＯＳトランジスタ部２のポリシリコン膜５１にＮ型の不純物のイオン注入、例えばリン（Ｐ）イオンを用いたイオン注入により、ＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０の開口５４の下方のポリシリコン膜５１部をＰのドープされたポリシリコン膜５１ｂ（後述する図１（ｂ）参照）にする。
【００２２】
次に、図１（ｂ）に示すように、所定膜厚の第２の絶縁膜、例えばＭＯＳトランジスタの最小加工寸法をＬ0 とした時、所定膜厚ｄを０．１Ｌ0 ≦ｄ≦０．５Ｌ0 とした、例えば所定膜厚ｄを膜厚約１００ｎｍ程度とした、減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜５６を堆積する。
上述した所定膜厚ｄの下限を０．１Ｌ0 としたのは、自己整合型のコンタクトホール形成時のパターン合わせ精度を考慮して、後述するゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂ上にコンタクトホールの開口が形成されないようにするためである。また所定膜厚ｄの上限は、パターン合わせ精度ΔＬとした時、ゲート電極コンタクト部３のゲート電極部４の最小設計幅Ｗは、Ｗ＝Ｌ0 ＋２ΔＬとなるが、この様なゲート電極コンタクト部３のゲート電極部４を規定するＣＶＤＳｉＯ2 膜５０の開口５３がＳｉ3 Ｎ4 膜５６で埋まらないようにするための膜厚である。
上述したＳｉ3 Ｎ4 膜５６を堆積した後、Ｓｉ3 Ｎ4 膜５６上の絶縁膜、例えばＣＶＤ法によるＣＶＤＳｉＯ2 膜５７を膜厚約３００ｎｍ程度堆積する。
【００２３】
次に、図１（ｃ）に示すように、例えば平行平板型ＲＩＥ装置を用いて、ＣＶＤＳｉＯ2 膜５７とＳｉ3 Ｎ4 膜５６とを順次エッチバックする。このエッチバック条件は、例えば下記のようなものである。
〔ＣＶＤＳｉＯ2 膜５７のエッチバック条件〕
ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ
ＣＦ4 ガス流量 ： ３０ ｓｃｃｍ
Ａｒガスの流量 ： ３０ ｓｃｃｍ
圧力 ： ２４０ Ｐａ
ＲＦパワー ： ５００ Ｗ
〔Ｓｉ3 Ｎ4 膜５６のエッチバック条件〕
ＣＦ4 ガス流量 ： １００ ｓｃｃｍ
Ａｒガスの流量 ： ９００ ｓｃｃｍ
圧力 ： １０５ Ｐａ
ＲＦパワー ： ６００ Ｗ
【００２４】
上述したエッチバックにより、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させる。
なお、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させる方法として、上述したエッチバックの代わりに、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてもよい。
更に、上述した工程における、Ｓｉ3 Ｎ4 膜５６上のＣＶＤＳｉＯ2 膜５７の堆積工程を省いて、ＣＶＤＳｉＯ2 膜５０の開口５３、５４部以外のＣＶＤＳｉＯ2 膜５０上のＳｉ3 Ｎ4 膜５６を、化学的機械研磨法を用いた研磨により除去し、ＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させてもよい。
【００２５】
次に、図２（ｄ）に示すように、例えばウェットエッチング法等により、ＣＶＤＳｉＯ2 膜５０およびＣＶＤＳｉＯ2 膜５７を除去することで、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＷＳｉX 膜５２上に、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａ、５６ｂを残存させる。
次に、Ｓｉ3 Ｎ4 膜５６ａ、５６ｂをマスクとし、例えばＲＩＥ法を用いて、ＷＳｉX 膜５２およびポリシリコン膜５１とで構成されるポリサイド膜をエッチングしてポリサイドゲート電極２０ａ、２０ｂを形成する。この様にして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＳｉＮ膜５６ａ、５６ｂとポリサイドゲート電極２０ａ、２０ｂで構成されるゲート電極部４、５が形成される。
【００２６】
上述したポリサイドゲート電極２０ａ、２０ｂ形成時の、ＲＩＥ法によるポリシリコン膜５１のエッチングは、エッチングのマスクとなるＳｉ3 Ｎ4 膜５６ａ、５６ｂの下方に位置するポリシリコン膜５１のみがＢ又はＰの不純物をドープされた状態のポリシリコン膜５１ａ、５１ｂ（図１（ｃ）参照）であり、エッチングされる部分は不純物のドープされていない同質のポリシリコン膜５１なのでエッチングの安定性がよい。
【００２７】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、イオン注入法によりＰＭＯＳトランジスタ部１にＰ型の不純物のイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー３０ｋｅＶ、ドーズ量５Ｅ１２／ｃｍ2 程度のイオン注入を行って、ＰＭＯＳトランジスタ部１のＬＤＤ層２１を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＮ型の不純物のイオン注入、例えばＡｓイオンを用い、打ち込みエネルギー１０ｋｅＶ、ドーズ量３Ｅ１３／ｃｍ2 程度のイオン注入を行って、ＮＭＯＳトランジスタ部２のＬＤＤ層２２を形成する。
その後、熱処理、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等による熱処理を行って注入したイオンの活性化を行う。
【００２８】
次に、図２（ｅ）に示すように、第３の絶縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を堆積し、その後例えばＲＩＥ等の異方性プラズマエッチングによるエッチバックを行って、ゲート電極部４、５側壁にＳｉ3 Ｎ4 膜によるサイドウォール絶縁膜２３を形成する。
なお、Ｓｉ3 Ｎ4 膜５６の膜厚にもよるが、少なくともゲート電極コンタクト部３におけるＳｉ3 Ｎ4 膜５６ａは、上向きのコの字形状となるＳｉ3 Ｎ4 膜５６となっており、上述したサイドウォール絶縁膜２３形成のためのエッチバックは、このコの字形状のＷＳｉX 膜５２上のＳｉ3 Ｎ4 膜５６ａが、図２（ｅ）に示すようにエッチングされるまで行うものとする。
【００２９】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＰ型の不純物のイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー２０ｋｅＶ、ドーズ量３Ｅ１５／ｃｍ2 程度のイオン注入を行って、ＰＭＯＳトランジスタ部１のソース・ドレイン層２４を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＮ型の不純物のイオン注入、例えばＡｓイオンを用い、打ち込みエネルギー５０ｋｅＶ、ドーズ量３Ｅ１５／ｃｍ2 程度のイオン注入を行って、ＮＭＯＳトランジスタ部２のソース・ドレイン層２５を形成する。
その後、熱処理、例えばＲＴＡ法等による熱処理を行って注入したイオンの活性化を行う。
【００３０】
次に、図２（ｆ）に示すように、例えばＣＶＤ法等によりＢＰＳＧ等の層間絶縁膜２６を堆積し、その後フォトレジスト５７を塗布してパターニングし、フォトレジスト５７にＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のソース・ドレイン層２４、２５のコンタクトホール形成用の開口３１、３２やゲート電極コンタクト部のコンタクトホール形成用の開口５８を形成する。なお、このコンタクトホール形成用の開口３１、３２のゲート電極部４、５側の端部は、サイドウォール絶縁膜２３の底部の端部より、略パターン合わせ精度程度の距離だけゲート電極部４、５側になっている。
【００３１】
次に、上述したフォトレジスト５７をマスクとして、層間絶縁膜２６とＳｉ3 Ｎ4 膜であるサイドウォール絶縁膜２３とのエッチング選択比の大きい、例えばマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチングを行い、層間絶縁膜２６にソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４や、ゲート電極コンタクト部３のコンタクトホール用の開口５９を形成する。なお、上述したマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチング条件としては、例えば下記のようなものである。
〔層間絶縁膜２６のエッチング条件〕
Ｃ4 Ｆ8 ガス流量 ： １５ ｓｃｃｍ
ＣＯガス流量 ： １５０ ｓｃｃｍ
Ａｒガスの流量 ： ３００ ｓｃｃｍ
Ｏ2 ガスの流量 ： ７ ｓｃｃｍ
圧力 ： ４ Ｐａ
ＲＦパワー ： ６００ Ｗ
【００３２】
上述のマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチングは、層間絶縁膜２６とサイドウォール絶縁膜２３のエッチング選択比が大きいので、層間絶縁膜２６の開口３３、３４は、上方においてはフォトレジスト５７の開口３１、３２と同様な大きさとなり、下方においてはサイドウォール絶縁膜２３で制限された大きさとなる。従って、パターン合わせ精度内のパターンずれがあっても、ゲート電極部４、５側壁位置と、開口３３、３４の底部における、開口３３、３４端部位置との距離は一定に保たれる、所謂自己整合型コンタクトのコンタクトホール用の開口３３、３４が形成できる。
【００３３】
その後は、図面は省略するが、フォトレジスト５７を除去した後、導電膜の堆積、配線形成、パッシベーション膜の堆積、パッド部の開口形成等を行って、半導体装置を作製する。
【００３４】
上述した半導体装置の製造方法においては、サイドウォール絶縁膜２３形成の際に、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａの、少なくともゲート電極コンタクト部３におけるＷＳｉX 膜５２上のＳｉ3 Ｎ4 膜５６ａも、図２（ｅ）に示すように除去されているため、ソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４と、ゲート電極コンタクト部３のコンタクトホール用の開口５９との同時形成が可能となる。しかも、ソース・ドレイン層２４、２５の自己整合型コンタクト構造のＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２の、コンタクトホール用の開口３３、３４形成工程で、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａ、５６ｂの膜厚が、パターン合わせ精度以上の膜厚となっているために、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂと、ソース・ドレインのコンタクトホール用の開口３３、３４とが接することはない。
【００３５】
また、上述した半導体装置の製造方法においては、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０のゲート電極形状を規定する開口５３、５４を通して、不純物をドープしていないポリシリコン膜５１に不純物をドープするため、ポリサイドゲート電極２０ａ、２０ｂ形成時にはゲート電極部４、５以外の不純物をドープしていない同質のポリシリコン膜５１をエッチングすることになり、安定した加工が可能になる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【００３６】
以上、本発明を実施の形態例により説明したが、本発明はこの実施の形態例に何ら限定されるものではない。
例えば、本発明の実施の形態例では、半導体装置を自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置として説明したが、自己整合型コンタクト構造のＰＭＯＳトランジスタを構成素子として有する半導体装置や、自己整合型コンタクト構造のＮＭＯＳトランジスタを構成素子として有する半導体装置に適用できることは明白である。
また、本発明の実施の形態例では、ゲート電極膜をポリシリコン膜とＷＳｉX 膜５２とで構成するポリサイド膜として説明したが、ポリシリコン膜やアモルファスシリコン膜等の半導体膜や、ポリシリコン膜やアモルファスシリコン膜等の半導体膜上にＣｏＳｉ2 、ＮｉＳｉ2 、ＭｏＳｉ2 等の高融点金属シリサイド膜を形成したポリサイド膜や、高融点金属シリサイド膜や高融点金属膜等の導電体膜であってもよい。
【００３７】
更に、本発明の実施の形態例では、ポリサイドゲート電極とするポリシリコン膜を不純物をドープしていないポリシリコン膜とし、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜の開口を通したイオン注入をすることによりゲート電極部となるポリシリコン膜部のみに不純物をドープするデュアルゲートＣＭＯＳ型の半導体装置に関して説明したが、ＰＭＯＳトランジスタを構成素子として有する半導体装置や、自己整合型コンタクト構造のＮＭＯＳトランジスタを構成素子として有する半導体装置においては、ポリシリコン膜への不純物のドープを、ポリシリコン膜の堆積時の不純物のドープ、ポリシリコン膜堆積後の熱拡散やイオン注入による不純物のドープ、ＷＳｉX 膜堆積後のイオン注入による不純物のドープ等によって行ってもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００３８】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法は、ゲート電極膜上に堆積した第１の絶縁膜への、ゲート電極形状を規定するパターン部の形成、このパターン部へのゲート電極形成時のマスクとなる第２の絶縁膜の形成、およびサイドウォール絶縁膜形成時におけるゲート電極コンタクト部のゲート電極膜上の第２の絶縁膜の除去により、ゲート電極とソース・ドレイン層とのコンタクトホール用の開口の同時形成が可能となる。
また、デュアルゲートＣＭＯＳ型の半導体装置の製造においては、Ｐ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部との各々に選択的なイオン注入を、ゲート電極形状を規定するパターン部を通して行うことで、ゲート電極部となるポリシリコン膜部のみに不純物をドープすることができ、ゲート電極部以外の同質なポリシリコン膜を加工することによるゲート電極形成時のポリシリコン膜の安定な加工が可能となる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態例の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）はＰＭＯＳトランジスタ部のＣＶＤＳｉＯ2 膜の開口の下方に位置するポリシリコン膜にＢイオンを注入した状態、（ｂ）はＳｉ3 Ｎ4 膜を堆積した後、ＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）はＣＶＤＳｉＯ2 膜とＳｉ3 Ｎ4 膜をエッチバックし、ＣＶＤＳｉＯ2 膜の開口部のみにＳｉ3 Ｎ4 膜を残存させた状態である。
【図２】本発明を適用した実施の形態例の工程の後半を工程順に説明する、半導体装置の概略断面図で、（ｄ）はゲート電極部を形成した後、イオン注入法によりＬＤＤ層を形成した状態、（ｅ）はサイドウォール絶縁膜を形成すると同時に、ゲート電極コンタクト部の中央部のＳｉ3 Ｎ4 膜を除去し、その後ソース・ドレイン層を形成した状態、（ｆ）はソース・ドレイン層やゲート電極コンタクト部のコンタクトホール用の開口を形成した状態である。
【図３】従来例の半導体装置の製造方法の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）はＰＭＯＳトランジスタ部のポリシリコン膜にＢイオンを注入した状態、（ｂ）はＳｉ3 Ｎ4 膜を堆積した後、このＳｉ3 Ｎ4 膜をパターニングした状態、（ｃ）はパターニングしたＳｉ3 Ｎ4 膜をマスクとして、ポリサイドゲート電極を形成し、その後イオン注入法により、ＬＤＤ層を形成した状態である。
【図４】従来例の半導体装置の製造方法の工程の後半を工程順に説明する、半導体装置の概略断面図で、（ｄ）はサイドウォール絶縁膜を形成後、ソース・ドレイン層を形成した状態、（ｅ）は層間絶縁膜を堆積後、ゲート電極コンタクト部にコンタクトホール用の開口を形成した状態、（ｆ）はソース・ドレイン層のコンタクトホール用の開口を形成した状態である。
【符号の説明】
１…ＰＭＯＳトランジスタ部、２…ＮＭＯＳトランジスタ部、３…ゲート電極コンタクト部、４，５…ゲート電極部、１１…半導体基板、１２…Ｎウェル、１３…素子分離領域、１４…ゲート酸化膜、１５，１５ａ，１５ｂ，５１，５１ａ，５１ｂ…ポリシリコン膜、１６…ＷＳｉ2 膜、１７，１９，２７，３０，５５，５７…フォトレジスト、１８，１８ａ，１８ｂ…ＳｉＮ膜、２０ａ，２０ｂ…ポリサイドゲート電極、２１，２２…ＬＤＤ層、２３…サイドウォール絶縁膜、２４，２５…ソース・ドレイン層、２６…層間絶縁膜、２８，２９，３１，３２，３３，３４，５３，５４，５８，５９…開口、５０，５７…ＣＶＤＳｉＯ2 膜、５２…ＷＳｉX 膜、５６，５６ａ，５６ｂ…Ｓｉ3 Ｎ4 膜
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積、高速化に伴い、微細加工技術、平坦化技術、多層配線技術、低抵抗材料による配線技術および層間絶縁膜の低誘電率化技術等の半導体装置のプロセス技術の開発が盛んに行われている。
近年のＭＯＳトランジスタを構成素子として有する半導体装置においては、ＭＯＳトランジスタ設計の最小加工寸法がクォータミクロン以下となってきており、高集積化のための微細加工技術自体の開発と共に、ＭＯＳトランジスタ自体の構造も含めた微細加工技術の開発もなされている。この様な高集積化のための技術の一つとして、自己整合型コンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術を用いた、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する高集積化した半導体装置がある。
【０００３】
ここでは、従来の自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法の一例を、図３および図４を参照して説明する。
まず、図３（ａ）に示すように、ＰＭＯＳトランジスタ部１のＮウェル１２や、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜等による素子分離領域１３の形成されたＰ型の半導体基板１１表面に、熱酸化法によるゲート酸化膜１４を形成し、その後不純物のドープされていないポリシリコン膜１５を、減圧ＣＶＤ法等により堆積し、続いて、ＣＶＤ法等によりＷＳｉ2 膜１６を形成する。
【０００４】
次に、フォトレジスト１７を塗布した後、このフォトレジスト１７をパターニングして、図３（ａ）に示すゲート電極コンタクト部３を、例えばＰＭＯＳトランジスタ部１のゲート電極コンタクト部３であるとした時、図３（ａ）に示すように、このゲート電極コンタクト部３を含むＰＭＯＳトランジスタ部１上のフォトレジスト１７を除去する。
その後、イオン注入法を用い、パターニングしたフォトレジスト１７をイオン注入のマスクとして、ＰＭＯＳトランジスタ部１のポリシリコン膜１５にボロン（Ｂ）イオンをイオン注入し、Ｂのドープされたポリシリコン膜１５ａを形成する。
次に、図面は省略するが、上述したと同様にして、ＮＭＯＳトランジスタ部２のポリシリコン膜１５にリン（Ｐ）イオンをイオン注入し、Ｐのドープされたポリシリコン膜１５ｂ（後述する図３（ｂ）参照）を形成する。
【０００５】
次に、図３（ｂ）に示すように、ＣＶＤ法等により、ＳｉＮ膜１８を堆積する。その後、フォトレジスト１９を塗布した後、ゲート電極を形成するためのフォトレジスト１９のパターニングを行う。更にその後、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）法等により、パターニングされたフォトレジスト１９をマスクとして、ＳｉＮ膜１８をエッチングし、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２の、後述するゲート電極部４、５のＳｉＮ膜１８ａ、１８ｂを形成する。
【０００６】
次に、図３（ｃ）に示すように、フォトレジスト１９を除去した後、ＲＩＥ法等により、ＳｉＮ膜１８ａ、１８ｂをマスクとして、ＷＳｉ2 膜１６およびポリシリコン膜１５をエッチングし、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＷＳｉ2 膜１６とポリシリコン膜１５ａ、１５ｂとによる、所謂ポリサイドゲート電極２０ａ、２０ｂを形成する。この様にして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＳｉＮ膜１８ａ、１８ｂとポリサイドゲート電極２０ａ、２０ｂで構成されるゲート電極部４、５が形成される。
【０００７】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＢイオンを注入し、ＰＭＯＳトランジスタ部１のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層２１を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＡｓイオンを注入し、ＮＭＯＳトランジスタ部２のＬＤＤ層２２を形成する。
その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等による熱処理を行って注入したイオンの活性化を行う。
【０００８】
次に、図４（ｄ）に示すように、減圧ＣＶＤ法等によりＳｉＮ膜を堆積し、その後ＲＩＥ等によるエッチバックを行って、ゲート電極部４、５側壁にサイドウォール絶縁膜２３を形成する。
その後、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＢイオンを注入し、ＰＭＯＳトランジスタ部１のソース・ドレイン層２４を形成し、更にその後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＡｓイオンを注入し、ＮＭＯＳトランジスタ部２のソース・ドレイン層２５を形成する。
その後、ＲＴＡ法等による熱処理を行って注入したイオンの活性化を行う。
【０００９】
次に、図４（ｅ）に示すように、ＣＶＤ法等によりＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜２６を堆積し、その後フォトレジストを塗布してパターニングし、フォトレジスト２７にゲート電極コンタクト部３のコンタクトホール形成用の開口２８を形成する。次に、このフォトレジスト２７をマスクとして、ゲート電極コンタクト部３の層間絶縁膜２６とＳｉＮ膜１８ａとをＲＩＥ等によりエッチングして、ゲート電極コンタクト部３のコンタクトホール用の開口２９を形成する。
【００１０】
次に、図４（ｆ）に示すように、フォトレジスト２７を除去後、新たなフォトレジスト３０を塗布してパターニングし、フォトレジスト３０に、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のソース・ドレイン層２４、２５のコンタクトホール形成用の開口３１、３２を形成する。なお、この開口３１、３２のゲート電極部４、５側の端部は、サイドウォール絶縁膜２３の底部の端部より、略パターン合わせ精度程度の距離だけゲート電極部４、５側になっている。
【００１１】
次に、上述したフォトレジスト３０をマスクとして、層間絶縁膜２６とＳｉＮ膜であるサイドウォール絶縁膜２３とのエッチング選択比の大きいＲＩＥ等により、層間絶縁膜２６をエッチングして、層間絶縁膜２６にソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４を形成する。この様にして形成された層間絶縁膜２６の開口３３、３４は、上方においてはフォトレジスト３０の開口３１、３２と同様な大きさとなり、下方においてはサイドウォール絶縁膜２３で制限された大きさとなる。
従って、パターン合わせ精度内のパターンずれがあっても、ゲート電極部４、５側壁位置と、開口３３、３４の底部における、開口３３、３４端部位置との距離は一定に保たれる、所謂自己整合型コンタクトのコンタクトホール用の開口３３、３４が形成できる。
【００１２】
その後は、図面は省略するが、フォトレジスト３０を除去した後、導電膜の堆積、配線形成、パッシベーション膜の堆積、パッド部の開口形成等を行って、半導体装置を作製する。
【００１３】
上述した自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法は、ゲート電極コンタクト部３のコンタクトホール用の開口２９の形成工程と、ソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４の形成工程との、２度のコンタクトホール用の開口形成工程を必要とするという問題がある。
また、上述したデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法は、ゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂを形成する際に、ドープされた不純物が異なるＰＭＯＳトランジスタ部１のポリシリコン膜１５ａと、ＮＭＯＳトランジスタ部２のポリシリコン膜１５ｂとを同時にエッチングするので、不純物が異なるポリシリコン膜に対するＲＩＥのエッチング速度の差異に起因した加工の不安定性が問題となる。
【００１４】
【発明が解決しようとする課題】
上記従来の半導体装置の製造方法においては、上述した如く、２度のコンタクトホール用の開口形成工程を必要とするという問題があった。
また、デュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造工程においては、ポリサイドゲート電極を形成しているポリシリコン膜の加工の安定性に問題があった。
本発明は、上記事情を考慮してなされたものであり、その目的は、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能な半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものであり、自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する半導体装置の製造方法において、ＭＯＳトランジスタのゲート電極とする、半導体膜、半導体膜と導電体膜との複合膜および導電体膜のうち、いずれか一つの膜によるゲート電極膜を堆積する工程と、ゲート電極膜上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、ゲート電極形状を規定するパターン部となる開口を形成する工程と、開口を形成した後に、所定膜厚の第２の絶縁膜を堆積する工程と、ゲート電極形状を規定する前記開口内に、第１の絶縁膜の側壁およびゲート電極膜上のみに、上向きコの字形状で、第２の絶縁膜を残存させる工程と、パターン部にのみ残存させた第２の絶縁膜をマスクとしてゲート電極膜のエッチングにより、ゲート電極部を形成する工程と、第２の絶縁膜と材料組成が同一である第３の絶縁膜を堆積した後、エッチバックを行って、ゲート電極部側壁にサイドウォール絶縁膜を形成すると共に、上向きコの字形状の第２の絶縁膜をエッチングすることにより、上向きコの字形状の底部においてゲート電極膜の一部が露出し、かつ露出部の周囲では第２の絶縁膜が残存するように第２の絶縁膜を残存させる工程と、第２の絶縁膜を残存させる工程を終了した後に、層間絶縁膜を堆積する工程と、サイドウォール絶縁膜に対して選択的に層間絶縁膜をエッチング除去することにより、ＭＯＳトランジスタのソース及びドレイン上のゲート電極膜側がサイドウォールで規制されたコンタクトホールを形成するとともに、第２の絶縁膜が除去された露出部を介してゲート電極膜と接続されるゲート電極部上のコンタクトホールを同時に形成する工程とを有することを特徴とするものである。
【００１６】
本発明によれば、ゲート電極膜上に堆積した第１の絶縁膜への、ゲート電極形状を規定するパターン部の形成、このパターン部へのゲート電極形成時のマスクとなる第２の絶縁膜の形成、およびサイドウォール絶縁膜形成時におけるゲート電極コンタクト部の導電体膜上の第２の絶縁膜の除去により、ゲート電極とソース・ドレイン層とのコンタクトホール用の開口の同時形成が可能となる。
また、デュアルゲートＣＭＯＳ型の半導体装置の製造においては、Ｐ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部との各々に選択的なイオン注入を、ゲート電極形状を規定するパターンを通して行うことで、ゲート電極部となるポリシリコン膜部のみに不純物をドープすることができ、ゲート電極部以外の同質なポリシリコン膜を加工することによるゲート電極形成時のポリシリコン膜の安定な加工が可能となる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の具体的実施の形態例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図３および図４中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１８】
本実施の形態例は、自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、例えばＰ型の半導体基板１１を用い、ＰＭＯＳトランジスタ部１のＮウェル１２や、ＬＯＣＯＳ膜等による素子分離領域１３の形成されたＰ型の半導体基板１１表面に、熱酸化法により、膜厚約１０ｎｍ程度のゲート酸化膜１４を形成し、その後ゲート電極膜、例えば半導体膜としての、不純物のドープされていないポリシリコン膜５１を、例えば減圧ＣＶＤ法により膜厚約１００ｎｍ程度堆積し、続いて、導電体膜としての、例えば高融点金属シリサイド膜であるＷＳｉX 膜５２をＣＶＤ法により膜厚約１００ｎｍ程度堆積した、所謂ポリサイド膜を形成する。
【００１９】
次に、例えばＣＶＤ法により第１の絶縁膜、例えばＣＶＤＳｉＯ2 膜５０を、膜厚約３００ｎｍ程度堆積する。なお、このＣＶＤＳｉＯ2 膜５０の膜厚は、後述するサイドウォール絶縁膜の上方の膜厚と関係し、ＭＯＳトランジスタのソース・ドレインとゲート電極間の耐圧を確保するために、ある程度以上の膜厚にしておくことが望ましい。
【００２０】
次に、ＣＶＤＳｉＯ2 膜５０をパターニングして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０にゲート電極形状を規定するパターン部、即ちＣＶＤＳｉＯ2 膜５０の開口５３、５４を形成する。なお、図１（ａ）に示すゲート電極コンタクト部３は、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のゲート電極コンタクト部３であり、ここでは例えばＰＭＯＳトランジスタ部１のゲート電極コンタクト部３とする。従って、ＰＭＯＳトランジスタ部１のＣＶＤＳｉＯ2 膜５０の開口５３と、ゲート電極コンタクト部３の開口５３とは同じものである。
【００２１】
次に、イオン注入法を用い、ＮＭＯＳトランジスタ部２を被覆するようにパターニングされたフォトレジスト５５とＣＶＤＳｉＯ2 膜５０とをイオン注入のマスクとして、ＰＭＯＳトランジスタ部１のポリシリコン膜５１にＰ型の不純物となるイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー約２０ｋｅＶ、ドーズ量約１Ｅ１５／ｃｍ2 程度のイオン打ち込み条件のイオン注入を行い、開口５３の下方のポリシリコン膜５１部をＢのドープされたポリシリコン膜５１ａにする。
その後、図面は省略するが、上述したと同様にして、ＮＭＯＳトランジスタ部２のポリシリコン膜５１にＮ型の不純物のイオン注入、例えばリン（Ｐ）イオンを用いたイオン注入により、ＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０の開口５４の下方のポリシリコン膜５１部をＰのドープされたポリシリコン膜５１ｂ（後述する図１（ｂ）参照）にする。
【００２２】
次に、図１（ｂ）に示すように、所定膜厚の第２の絶縁膜、例えばＭＯＳトランジスタの最小加工寸法をＬ0 とした時、所定膜厚ｄを０．１Ｌ0 ≦ｄ≦０．５Ｌ0 とした、例えば所定膜厚ｄを膜厚約１００ｎｍ程度とした、減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜５６を堆積する。
上述した所定膜厚ｄの下限を０．１Ｌ0 としたのは、自己整合型のコンタクトホール形成時のパターン合わせ精度を考慮して、後述するゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂ上にコンタクトホールの開口が形成されないようにするためである。また所定膜厚ｄの上限は、パターン合わせ精度ΔＬとした時、ゲート電極コンタクト部３のゲート電極部４の最小設計幅Ｗは、Ｗ＝Ｌ0 ＋２ΔＬとなるが、この様なゲート電極コンタクト部３のゲート電極部４を規定するＣＶＤＳｉＯ2 膜５０の開口５３がＳｉ3 Ｎ4 膜５６で埋まらないようにするための膜厚である。
上述したＳｉ3 Ｎ4 膜５６を堆積した後、Ｓｉ3 Ｎ4 膜５６上の絶縁膜、例えばＣＶＤ法によるＣＶＤＳｉＯ2 膜５７を膜厚約３００ｎｍ程度堆積する。
【００２３】
次に、図１（ｃ）に示すように、例えば平行平板型ＲＩＥ装置を用いて、ＣＶＤＳｉＯ2 膜５７とＳｉ3 Ｎ4 膜５６とを順次エッチバックする。このエッチバック条件は、例えば下記のようなものである。
〔ＣＶＤＳｉＯ2 膜５７のエッチバック条件〕
ＣＨＦ3 ガス流量 ： ３０ ｓｃｃｍ
ＣＦ4 ガス流量 ： ３０ ｓｃｃｍ
Ａｒガスの流量 ： ３０ ｓｃｃｍ
圧力 ： ２４０ Ｐａ
ＲＦパワー ： ５００ Ｗ
〔Ｓｉ3 Ｎ4 膜５６のエッチバック条件〕
ＣＦ4 ガス流量 ： １００ ｓｃｃｍ
Ａｒガスの流量 ： ９００ ｓｃｃｍ
圧力 ： １０５ Ｐａ
ＲＦパワー ： ６００ Ｗ
【００２４】
上述したエッチバックにより、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させる。
なお、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させる方法として、上述したエッチバックの代わりに、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いてもよい。
更に、上述した工程における、Ｓｉ3 Ｎ4 膜５６上のＣＶＤＳｉＯ2 膜５７の堆積工程を省いて、ＣＶＤＳｉＯ2 膜５０の開口５３、５４部以外のＣＶＤＳｉＯ2 膜５０上のＳｉ3 Ｎ4 膜５６を、化学的機械研磨法を用いた研磨により除去し、ＣＶＤＳｉＯ2 膜５０の開口５３、５４部のみにＳｉ3 Ｎ4 膜５６を残存させてもよい。
【００２５】
次に、図２（ｄ）に示すように、例えばウェットエッチング法等により、ＣＶＤＳｉＯ2 膜５０およびＣＶＤＳｉＯ2 膜５７を除去することで、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＷＳｉX 膜５２上に、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａ、５６ｂを残存させる。
次に、Ｓｉ3 Ｎ4 膜５６ａ、５６ｂをマスクとし、例えばＲＩＥ法を用いて、ＷＳｉX 膜５２およびポリシリコン膜５１とで構成されるポリサイド膜をエッチングしてポリサイドゲート電極２０ａ、２０ｂを形成する。この様にして、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２に、ＳｉＮ膜５６ａ、５６ｂとポリサイドゲート電極２０ａ、２０ｂで構成されるゲート電極部４、５が形成される。
【００２６】
上述したポリサイドゲート電極２０ａ、２０ｂ形成時の、ＲＩＥ法によるポリシリコン膜５１のエッチングは、エッチングのマスクとなるＳｉ3 Ｎ4 膜５６ａ、５６ｂの下方に位置するポリシリコン膜５１のみがＢ又はＰの不純物をドープされた状態のポリシリコン膜５１ａ、５１ｂ（図１（ｃ）参照）であり、エッチングされる部分は不純物のドープされていない同質のポリシリコン膜５１なのでエッチングの安定性がよい。
【００２７】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、イオン注入法によりＰＭＯＳトランジスタ部１にＰ型の不純物のイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー３０ｋｅＶ、ドーズ量５Ｅ１２／ｃｍ2 程度のイオン注入を行って、ＰＭＯＳトランジスタ部１のＬＤＤ層２１を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＮ型の不純物のイオン注入、例えばＡｓイオンを用い、打ち込みエネルギー１０ｋｅＶ、ドーズ量３Ｅ１３／ｃｍ2 程度のイオン注入を行って、ＮＭＯＳトランジスタ部２のＬＤＤ層２２を形成する。
その後、熱処理、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等による熱処理を行って注入したイオンの活性化を行う。
【００２８】
次に、図２（ｅ）に示すように、第３の絶縁膜、例えば減圧ＣＶＤ法によるＳｉ3 Ｎ4 膜を堆積し、その後例えばＲＩＥ等の異方性プラズマエッチングによるエッチバックを行って、ゲート電極部４、５側壁にＳｉ3 Ｎ4 膜によるサイドウォール絶縁膜２３を形成する。
なお、Ｓｉ3 Ｎ4 膜５６の膜厚にもよるが、少なくともゲート電極コンタクト部３におけるＳｉ3 Ｎ4 膜５６ａは、上向きのコの字形状となるＳｉ3 Ｎ4 膜５６となっており、上述したサイドウォール絶縁膜２３形成のためのエッチバックは、このコの字形状のＷＳｉX 膜５２上のＳｉ3 Ｎ4 膜５６ａが、図２（ｅ）に示すようにエッチングされるまで行うものとする。
【００２９】
次に、ＮＭＯＳトランジスタ部２が被覆される、パターニングしたフォトレジストをマスクとして、ＰＭＯＳトランジスタ部１にＰ型の不純物のイオン注入、例えばＢＦ2 イオンを用い、打ち込みエネルギー２０ｋｅＶ、ドーズ量３Ｅ１５／ｃｍ2 程度のイオン注入を行って、ＰＭＯＳトランジスタ部１のソース・ドレイン層２４を形成し、その後ＰＭＯＳトランジスタ部１が被覆される、パターニングしたフォトレジストをマスクとして、ＮＭＯＳトランジスタ部２にＮ型の不純物のイオン注入、例えばＡｓイオンを用い、打ち込みエネルギー５０ｋｅＶ、ドーズ量３Ｅ１５／ｃｍ2 程度のイオン注入を行って、ＮＭＯＳトランジスタ部２のソース・ドレイン層２５を形成する。
その後、熱処理、例えばＲＴＡ法等による熱処理を行って注入したイオンの活性化を行う。
【００３０】
次に、図２（ｆ）に示すように、例えばＣＶＤ法等によりＢＰＳＧ等の層間絶縁膜２６を堆積し、その後フォトレジスト５７を塗布してパターニングし、フォトレジスト５７にＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のソース・ドレイン層２４、２５のコンタクトホール形成用の開口３１、３２やゲート電極コンタクト部のコンタクトホール形成用の開口５８を形成する。なお、このコンタクトホール形成用の開口３１、３２のゲート電極部４、５側の端部は、サイドウォール絶縁膜２３の底部の端部より、略パターン合わせ精度程度の距離だけゲート電極部４、５側になっている。
【００３１】
次に、上述したフォトレジスト５７をマスクとして、層間絶縁膜２６とＳｉ3 Ｎ4 膜であるサイドウォール絶縁膜２３とのエッチング選択比の大きい、例えばマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチングを行い、層間絶縁膜２６にソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４や、ゲート電極コンタクト部３のコンタクトホール用の開口５９を形成する。なお、上述したマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチング条件としては、例えば下記のようなものである。
〔層間絶縁膜２６のエッチング条件〕
Ｃ4 Ｆ8 ガス流量 ： １５ ｓｃｃｍ
ＣＯガス流量 ： １５０ ｓｃｃｍ
Ａｒガスの流量 ： ３００ ｓｃｃｍ
Ｏ2 ガスの流量 ： ７ ｓｃｃｍ
圧力 ： ４ Ｐａ
ＲＦパワー ： ６００ Ｗ
【００３２】
上述のマグネトロン型ＲＩＥ装置を用いた層間絶縁膜２６のエッチングは、層間絶縁膜２６とサイドウォール絶縁膜２３のエッチング選択比が大きいので、層間絶縁膜２６の開口３３、３４は、上方においてはフォトレジスト５７の開口３１、３２と同様な大きさとなり、下方においてはサイドウォール絶縁膜２３で制限された大きさとなる。従って、パターン合わせ精度内のパターンずれがあっても、ゲート電極部４、５側壁位置と、開口３３、３４の底部における、開口３３、３４端部位置との距離は一定に保たれる、所謂自己整合型コンタクトのコンタクトホール用の開口３３、３４が形成できる。
【００３３】
その後は、図面は省略するが、フォトレジスト５７を除去した後、導電膜の堆積、配線形成、パッシベーション膜の堆積、パッド部の開口形成等を行って、半導体装置を作製する。
【００３４】
上述した半導体装置の製造方法においては、サイドウォール絶縁膜２３形成の際に、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａの、少なくともゲート電極コンタクト部３におけるＷＳｉX 膜５２上のＳｉ3 Ｎ4 膜５６ａも、図２（ｅ）に示すように除去されているため、ソース・ドレイン層２４、２５のコンタクトホール用の開口３３、３４と、ゲート電極コンタクト部３のコンタクトホール用の開口５９との同時形成が可能となる。しかも、ソース・ドレイン層２４、２５の自己整合型コンタクト構造のＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２の、コンタクトホール用の開口３３、３４形成工程で、ゲート電極形状を規定するＳｉ3 Ｎ4 膜５６ａ、５６ｂの膜厚が、パターン合わせ精度以上の膜厚となっているために、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のゲート電極部４、５のポリサイドゲート電極２０ａ、２０ｂと、ソース・ドレインのコンタクトホール用の開口３３、３４とが接することはない。
【００３５】
また、上述した半導体装置の製造方法においては、ＰＭＯＳトランジスタ部１やＮＭＯＳトランジスタ部２のＣＶＤＳｉＯ2 膜５０のゲート電極形状を規定する開口５３、５４を通して、不純物をドープしていないポリシリコン膜５１に不純物をドープするため、ポリサイドゲート電極２０ａ、２０ｂ形成時にはゲート電極部４、５以外の不純物をドープしていない同質のポリシリコン膜５１をエッチングすることになり、安定した加工が可能になる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【００３６】
以上、本発明を実施の形態例により説明したが、本発明はこの実施の形態例に何ら限定されるものではない。
例えば、本発明の実施の形態例では、半導体装置を自己整合型コンタクト構造のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むデュアルゲートＣＭＯＳ型の、高集積化した半導体装置として説明したが、自己整合型コンタクト構造のＰＭＯＳトランジスタを構成素子として有する半導体装置や、自己整合型コンタクト構造のＮＭＯＳトランジスタを構成素子として有する半導体装置に適用できることは明白である。
また、本発明の実施の形態例では、ゲート電極膜をポリシリコン膜とＷＳｉX 膜５２とで構成するポリサイド膜として説明したが、ポリシリコン膜やアモルファスシリコン膜等の半導体膜や、ポリシリコン膜やアモルファスシリコン膜等の半導体膜上にＣｏＳｉ2 、ＮｉＳｉ2 、ＭｏＳｉ2 等の高融点金属シリサイド膜を形成したポリサイド膜や、高融点金属シリサイド膜や高融点金属膜等の導電体膜であってもよい。
【００３７】
更に、本発明の実施の形態例では、ポリサイドゲート電極とするポリシリコン膜を不純物をドープしていないポリシリコン膜とし、ゲート電極形状を規定するＣＶＤＳｉＯ2 膜の開口を通したイオン注入をすることによりゲート電極部となるポリシリコン膜部のみに不純物をドープするデュアルゲートＣＭＯＳ型の半導体装置に関して説明したが、ＰＭＯＳトランジスタを構成素子として有する半導体装置や、自己整合型コンタクト構造のＮＭＯＳトランジスタを構成素子として有する半導体装置においては、ポリシリコン膜への不純物のドープを、ポリシリコン膜の堆積時の不純物のドープ、ポリシリコン膜堆積後の熱拡散やイオン注入による不純物のドープ、ＷＳｉX 膜堆積後のイオン注入による不純物のドープ等によって行ってもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００３８】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法は、ゲート電極膜上に堆積した第１の絶縁膜への、ゲート電極形状を規定するパターン部の形成、このパターン部へのゲート電極形成時のマスクとなる第２の絶縁膜の形成、およびサイドウォール絶縁膜形成時におけるゲート電極コンタクト部のゲート電極膜上の第２の絶縁膜の除去により、ゲート電極とソース・ドレイン層とのコンタクトホール用の開口の同時形成が可能となる。
また、デュアルゲートＣＭＯＳ型の半導体装置の製造においては、Ｐ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部との各々に選択的なイオン注入を、ゲート電極形状を規定するパターン部を通して行うことで、ゲート電極部となるポリシリコン膜部のみに不純物をドープすることができ、ゲート電極部以外の同質なポリシリコン膜を加工することによるゲート電極形成時のポリシリコン膜の安定な加工が可能となる。
従って、ゲート電極とソース・ドレイン層との、コンタクトホール用の開口の同時形成が可能で、デュアルゲートＣＭＯＳ型の半導体装置の製造工程におけるポリシリコン膜の安定加工が可能となるので、高集積化した半導体装置の製造歩留の向上が可能となる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態例の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）はＰＭＯＳトランジスタ部のＣＶＤＳｉＯ2 膜の開口の下方に位置するポリシリコン膜にＢイオンを注入した状態、（ｂ）はＳｉ3 Ｎ4 膜を堆積した後、ＣＶＤＳｉＯ2 膜を堆積した状態、（ｃ）はＣＶＤＳｉＯ2 膜とＳｉ3 Ｎ4 膜をエッチバックし、ＣＶＤＳｉＯ2 膜の開口部のみにＳｉ3 Ｎ4 膜を残存させた状態である。
【図２】本発明を適用した実施の形態例の工程の後半を工程順に説明する、半導体装置の概略断面図で、（ｄ）はゲート電極部を形成した後、イオン注入法によりＬＤＤ層を形成した状態、（ｅ）はサイドウォール絶縁膜を形成すると同時に、ゲート電極コンタクト部の中央部のＳｉ3 Ｎ4 膜を除去し、その後ソース・ドレイン層を形成した状態、（ｆ）はソース・ドレイン層やゲート電極コンタクト部のコンタクトホール用の開口を形成した状態である。
【図３】従来例の半導体装置の製造方法の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）はＰＭＯＳトランジスタ部のポリシリコン膜にＢイオンを注入した状態、（ｂ）はＳｉ3 Ｎ4 膜を堆積した後、このＳｉ3 Ｎ4 膜をパターニングした状態、（ｃ）はパターニングしたＳｉ3 Ｎ4 膜をマスクとして、ポリサイドゲート電極を形成し、その後イオン注入法により、ＬＤＤ層を形成した状態である。
【図４】従来例の半導体装置の製造方法の工程の後半を工程順に説明する、半導体装置の概略断面図で、（ｄ）はサイドウォール絶縁膜を形成後、ソース・ドレイン層を形成した状態、（ｅ）は層間絶縁膜を堆積後、ゲート電極コンタクト部にコンタクトホール用の開口を形成した状態、（ｆ）はソース・ドレイン層のコンタクトホール用の開口を形成した状態である。
【符号の説明】
１…ＰＭＯＳトランジスタ部、２…ＮＭＯＳトランジスタ部、３…ゲート電極コンタクト部、４，５…ゲート電極部、１１…半導体基板、１２…Ｎウェル、１３…素子分離領域、１４…ゲート酸化膜、１５，１５ａ，１５ｂ，５１，５１ａ，５１ｂ…ポリシリコン膜、１６…ＷＳｉ2 膜、１７，１９，２７，３０，５５，５７…フォトレジスト、１８，１８ａ，１８ｂ…ＳｉＮ膜、２０ａ，２０ｂ…ポリサイドゲート電極、２１，２２…ＬＤＤ層、２３…サイドウォール絶縁膜、２４，２５…ソース・ドレイン層、２６…層間絶縁膜、２８，２９，３１，３２，３３，３４，５３，５４，５８，５９…開口、５０，５７…ＣＶＤＳｉＯ2 膜、５２…ＷＳｉX 膜、５６，５６ａ，５６ｂ…Ｓｉ3 Ｎ4 膜
Claims (9)
- 自己整合型コンタクト構造のＭＯＳトランジスタを構成素子として有する半導体装置の製造方法において、
前記ＭＯＳトランジスタのゲート電極とする、半導体膜、半導体膜と導電体膜との複合膜および導電体膜のうち、いずれか一つの膜によるゲート電極膜を堆積する工程と、
前記ゲート電極膜上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜に、前記ゲート電極形状を規定するパターン部となる開口を形成する工程と、
前記開口を形成した後に、所定膜厚の第２の絶縁膜を堆積する工程と、
前記ゲート電極形状を規定する前記開口内に、前記第１の絶縁膜の側壁および前記ゲート電極膜上のみに、上向きコの字形状で、前記第２の絶縁膜を残存させる工程と、
前記パターン部にのみ残存させた前記第２の絶縁膜をマスクとして前記ゲート電極膜のエッチングにより、ゲート電極部を形成する工程と、
前記第２の絶縁膜と材料組成が同一である第３の絶縁膜を堆積した後、エッチバックを行って、前記ゲート電極部側壁にサイドウォール絶縁膜を形成すると共に、前記上向きコの字形状の第２の絶縁膜をエッチングすることにより、前記上向きコの字形状の底部において前記ゲート電極膜の一部が露出し、かつ前記露出部の周囲では前記第２の絶縁膜が残存するように前記第２の絶縁膜を残存させる工程と、
前記第２の絶縁膜を残存させる工程を終了した後に、層間絶縁膜を堆積する工程と、
前記サイドウォール絶縁膜に対して選択的に前記層間絶縁膜をエッチング除去することにより、前記ＭＯＳトランジスタのソース及びドレイン上の前記ゲート電極膜側が前記サイドウォールで規制されたコンタクトホールを形成するとともに、前記第２の絶縁膜が除去された前記露出部を介して前記ゲート電極膜と接続されるゲート電極部上のコンタクトホールを同時に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 前記半導体膜は、ポリシリコン膜およびアモルファスシリコン膜のうち、いずれか一方の膜である
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記半導体膜と前記導電体膜との複合膜は、ポリシリコン膜と前記ポリシリコン膜上の高融点金属シリサイド膜とで構成されるポリサイド膜である
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１の絶縁膜は、ＳｉＯ２ 膜である
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２の絶縁膜および前記第３の絶縁膜は、Ｓｉ３ Ｎ４ 膜である
ことを特徴とする請求項１の記載の半導体装置の製造方法。 - 前記第２の絶縁膜の所定の膜厚ｄは、前記ＭＯＳトランジスタの最小加工寸法をＬ０ とした時、０．１Ｌ０≦ｄ≦０．５Ｌ０ である
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記ゲート電極形状を規定する前記パターン部の、前記第１の絶縁膜の側壁および前記導電体膜上のみに前記第２の絶縁膜を残存させる方法は、前記第２の絶縁膜上に絶縁膜を堆積した後、エッチバック法を用いて、前記絶縁膜と前記パターン部以外の第１の絶縁膜上の前記第２の絶縁膜をエッチングする方法、および化学的機械研磨法を用いて、前記パターン部以外の第１の絶縁膜上の前記第２の絶縁膜をエッチングする方法の内、いずれか一方の方法である
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１の絶縁膜に前記ゲート電極形状を規定する前記パターン部を形成後に、イオン注入法により、前記パターン部の下方に位置する前記ポリサイド膜の前記ポリシリコン膜に、導電型を規定する不純物をドープする
ことを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記ポリシリコン膜へのイオン注入は、Ｐ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部との各々に選択的に行う
ことを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01172298A JP3956461B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01172298A JP3956461B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214677A JPH11214677A (ja) | 1999-08-06 |
| JP3956461B2 true JP3956461B2 (ja) | 2007-08-08 |
Family
ID=11785944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01172298A Expired - Fee Related JP3956461B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3956461B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4058022B2 (ja) | 2004-05-25 | 2008-03-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2011086679A (ja) | 2009-10-13 | 2011-04-28 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-01-23 JP JP01172298A patent/JP3956461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11214677A (ja) | 1999-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4086926B2 (ja) | 半導体装置及びその製造方法 | |
| US6387765B2 (en) | Method for forming an extended metal gate using a damascene process | |
| US5950090A (en) | Method for fabricating a metal-oxide semiconductor transistor | |
| JP3239202B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US5763312A (en) | Method of fabricating LDD spacers in MOS devices with double spacers and device manufactured thereby | |
| JP3998893B2 (ja) | Ｔ型素子分離膜の形成方法 | |
| JP4027064B2 (ja) | Ｍｏｓｆｅｔデバイスの製造方法 | |
| US20010010961A1 (en) | Method of forming contact holes of semiconductor device | |
| US6033962A (en) | Method of fabricating sidewall spacers for a self-aligned contact hole | |
| US20050200026A1 (en) | Contact structure for nanometer characteristic dimensions | |
| US6242311B1 (en) | Method of fabricating a semiconductor device with silicided gates and peripheral region | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JPH09260655A (ja) | 半導体装置の製造方法 | |
| US6436759B1 (en) | Method for fabricating a MOS transistor of an embedded memory | |
| KR100395734B1 (ko) | 확대된 소스/드레인 접속구역을 갖는 실리사이드소스/드레인 모스 트랜지스터 및 그의 제조방법 | |
| US6509264B1 (en) | Method to form self-aligned silicide with reduced sheet resistance | |
| KR100318311B1 (ko) | 반도체장치의 실리사이드층 형성방법 | |
| JP3956461B2 (ja) | 半導体装置の製造方法 | |
| JP4048618B2 (ja) | 半導体装置の製造方法 | |
| JP2004079888A (ja) | 半導体装置及びその製造方法 | |
| JPH09260656A (ja) | 半導体装置の製造方法 | |
| JPH11220122A (ja) | 半導体装置の製造方法 | |
| JP3403850B2 (ja) | 半導体装置の製造方法 | |
| KR100279003B1 (ko) | 트랜지스터의 제조방법 | |
| JPH1041505A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041222 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070417 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070430 |
|
| LAPS | Cancellation because of no payment of annual fees |