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Die
vorliegende Anmeldung beansprucht den Vorzug der am 16. Dezember
2005 eingereichten koreanischen Anmeldung Nr. 10-2005-0124418, die
hier in ihrer Gänze
durch Bezugnahme aufgenommen ist.
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ALLGEMEINER STAND DER
TECHNIK
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1. Erfindungsgebiet
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Die
vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines
Halbleiterbauelements. Die vorliegende Erfindung betrifft insbesondere
eine Struktur des Halbleiterbauelements und ein Verfahren zu dessen
Herstellung, bei dem der Abstand zwischen einem Gate und einem Kondensator
reduziert ist und eine Abstandshalterisolierschicht dazwischen bleibt,
um den Prozessspielraum beim Ausbilden eines Silizidmaskenmusters
für eine
selbstjustierte Silizidschicht zu vergrößern.
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2. Beschreibung
des Stands der Technik
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Bei
einem 1T-SRAM (eine Art Halbleiterbauelement, -schaltung oder -zelle)
kann eine Zelle im Gegensatz zu einem üblichen SRAM, bei dem eine Zelle
in der Regel sechs Transistoren enthält, einen Transistor enthalten.
Der 1T-SRAM ist hochintegriert und kann zu geringem Preis hergestellt
werden, was Vorteile eines DRAM sind. Der 1T-SRAM arbeitet jedoch
im Allgemeinen schnell (bei relativ hoher Frequenz im Vergleich
zu herkömmlichen
DRAMs) mit verschiedenen Funktionen, die die Vorteile des SRAM sind.
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Das
schematische Layout des Halbleiterbauelements ist in 1 dargestellt. Das Herstellungsverfahren
ist in den 2A bis 2F dargestellt. 2A bis 2F sind Schnittansichten entlang der
Linie II-II von 1.
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Im
Folgenden wird ein herkömmliches
Verfahren zum Herstellen des Halbleiterbauelements beschrieben.
Zuerst werden, wie in 1 und 2A dargestellt, Isolierschichten 21a und 21b und
leitfähige
Schichten 22a und 22b auf einem Siliziumsubstrat 10 abgeschieden,
wo ein aktives Gebiet 11 und ein Isolationsgebiet 12 ausgebildet
sind. Die Isolierschichten 21a und 21b und die
leitfähigen
Schichten 22a und 22b sind in einer gewünschten
Struktur geätzt,
um eine Gateelektrode und einen Kondensator auszubilden. Die strukturierte
Isolierschicht wird die Gateisolierschicht 21a und die
Kondensatordielektrikumsschicht 21b. Die strukturierte
leitfähige
Schicht wird die Gateelektrode 22a und die obere Kondensatorelektrode 22b.
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Dann
werden durch einen Ionenimplantationsprozess Source- und Draingebiete
geringer Dichte (zum Beispiel schwach dotierte Source-/Drain-Erweiterungsgebiete,
nicht gezeigt) ausgebildet. Dann werden wie in 2B Abstandshalterisolierschichten 23 und 24 abgeschieden.
Die Abstandshalterisolierschicht enthält eine Nitritschicht 23 und
eine Oxidschicht 24.
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Dann
werden wie in 2C dargestellt
die Abstandshalterisolierschichten vollständig geätzt (das heißt unstrukturiert
geätzt
oder anisotrop geätzt),
um Seitenwandabstandshalter 23a und 24a auszubilden.
Ein Ionenimplantationsprozess bildet Source-/Draingebiete hoher
Dichte (nicht gezeigt), wobei die Seitenwandabstandshalter 23a und 24a, die
Gateelektroden 22a und die oberen Kondensatorelektroden 22b als
Masken verwendet werden.
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Dann
werden wie in 2D dargestellt
Maskenisolierschichten abgeschieden und geätzt, um eine Silizidmaskenstruktur 25 auszubilden.
Die Silizidmaskenstruktur 25 legt ein Gebiet frei, in dem
eine Silizidschicht ausgebildet werden soll.
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Dann
wird wie in 2E dargestellt
ein Metall abgeschieden und geglüht,
um eine selbstjustierte Silizidschicht 26 selektiv auszubilden.
Die Silizidschicht 26 wird selektiv auf den Gateelektroden 22a und
auf dem aktiven Gebiet des Siliziumsubstrats 10, durch
die Silizidmaskenstruktur 25 freigelegt, ausgebildet.
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Dann
wird wie in 2F dargestellt
eine Zwischenschichtisolierschicht 27 abgeschieden und
selektiv geätzt,
um Kontaktlöcher 28a und 28b auszubilden.
Die Kontaktlöcher 28a und 28b werden
auf oder über
dem aktiven Gebiet des Siliziumsubstrats und den Gateelektroden 22a ausgebildet,
wo die Silizidschichten 26 ausgebildet werden. Wenngleich
in den Figuren nicht gezeigt, wird ein Kontaktloch auch über den
oberen Kondensatorelektroden 22b ausgebildet, um die oberen
Kondensatorelektroden 22b mit einem Massepotenzial zu verbinden.
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Bei
dem herkömmlichen
Verfahren zum Herstellen des Halbleiterbauelements ermöglicht die
Silizidmaskenstruktur 25 eine selektive Ausbildung der Silizidschicht 26.
wenn es jedoch aufgrund eines oder mehrerer unzureichender Prozessspielräume zu einer
Fehljustierung kommt, kann es zu den folgenden Problemen führen.
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3A und 3B sind Schnittansichten, die Beispiele
von Defekten veranschaulichen, die in den herkömmlichen Verfahren zum Herstellen
des Halbleiterbauelements erzeugt werden können.
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Wenn
während
der Ausbildung der Silizidmaskenstruktur eine Fehljustierung eintritt,
kann eine Silizidmaskenstruktur 25 teilweise auf der Gateelektrode 22a ausgebildet
werden, wie in 3A veranschaulicht,
oder kann teilweise das Siliziumsubstrat 10 zwischen der
Gateelektrode 22a und der oberen Kondensatorelektrode 22b freilegen,
wie in 3B dargestellt.
Deshalb wird die Silizidschicht 26 möglicherweise nur teilweise
auf der Gateelektrode 22a (31 von 3A) ausgebildet, oder wird möglicherweise
teilweise auf dem Silizidsubstrat 10 zwischen der Gateelektrode 22a und
der oberen Kondensatorelektrode 22b (32 von 3B) ausgebildet. Im ersteren
Fall ist die Gateelektrode 22a, die nicht mit der Silizidschicht 26 bedeckt
ist, verletzlich gegenüber
einem Ätzen
während
eines nachfolgenden Kontaktlochätzprozesses.
Infolge dessen kann die Gateelektrode 22a beschädigt werden.
Im letzteren Fall kann das Gebiet, in dem die Silizidschicht 26 ausgebildet wird,
als ein Weg eines Stromlecks dienen.
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KURZE
DARSTELLUNG DER ERFINDUNG
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Die
vorliegende Erfindung erfolgte, um die im Stand der Technik auftretenden
obigen Probleme zu lösen,
und deshalb besteht eine Aufgabe der vorliegenden Erfindung in der
Bereitstellung einer Halbleiterbauelementstruktur, die den Prozessspielraum
bei Prozessen mit einer Silizidmaskenstruktur für eine selbstjustierte Silizidschicht
und die Zuverlässigkeit von
und Ausbeuten bei der Herstellung des Halbleiterbauelements verbessern
kann.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen
eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet
die folgenden Schritte: (a) Abscheiden und Ätzen einer Isolierschicht und
einer leitfähigen Schicht
auf einem Siliziumsubstrat, um ein Gate auszubilden, das eine Gateisolierschicht
und eine Gateelektrode umfasst, und einen Kondensator, der eine Kondensatordielektrikumsschicht
und eine obere Kondensatorelektrode umfasst, (b) Abscheiden und Ätzen einer
Abstandshalterisolierschicht, um Seitenwandabstandshalter in einem
Gebiet zwischen benachbarten Gateelektroden auszubilden und eine Abstandshalterisolierschicht
zwischen der Gateelektrode und der oberen Kondensatorelektrode auszubilden,
(c) Abscheiden und Ätzen
einer Maskenisolierschicht, um eine Silizidmaskenstruktur auszubilden,
die die Gebiete freilegt, wo Silizidschichten ausgebildet werden
sollen, und (d) Abscheiden und Glühen eines Metalls, um selektiv
eine selbstjustierte Silizidschicht auf dem Siliziumsubstrat und
auf der Gateelektrode auszubilden, die durch die Silizidmaskenstruktur
freigelegt ist.
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Der
Prozessspielraum der Silizidmaskenstruktur wird aufgrund der zwischen
der Gateelektrode und der oberen Kondensatorelektrode bleibenden Abstandshalterisolierschicht
verbessert.
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Bei
dem Verfahren zum Herstellen des Halbleiterbauelements beträgt der Abstand
zwischen der Gateelektrode und der benachbarten (oder nahesten)
oberen Kondensatorelektrode bevorzugt ¼ bis ¾ des Abstands zwischen benachbarten
Gateelektroden. Zu diesem Zeitpunkt kann der Abstand zwischen der
Gateelektrode und der nahesten oberen Kondensatorelektrode zwischen
50 nm und 150 nm liegen.
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Bei
einer Ausführungsform
kann die Abstandshalterisolierschicht eine Nitridschicht und eine Oxidschicht
umfassen, die nacheinander auf dem Substrat abgeschieden werden
können,
einschließlich
der Gateelektrode(n). Die Oxidschicht kann bis zu einer Dicke von
500 bis 2000 Å abgeschieden werden.
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Bei
einer Ausführungsform
kann die Silizidmaskenstruktur ein LP-TEOS (ein Silizium(di)oxidfilm,
der durch Niederdruck-Abscheidung
aus der Gasphase [CVD] aus einem Tetraethylorthosilikat [TEOS] enthaltenden
Speisegas gebildet wird) oder PE-TEOS
(ein Silizium(di)oxidfilm, der durch plasmaverstärktes CVD aus einem TEOS enthaltenden Speisegas
gebildet wird) umfassen. Bei einer weiteren Ausführungsform kann das Metall
für die
selbstjustierte Silizidschicht ein Glied ausgewählt aus der Gruppe bestehend
aus Tantal (Ta), Kobalt (Co), Nickel (Ni) und Titan (Ti) umfassen.
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Andererseits
wird auch der Aufbau eines Halbleiterbauelements (das durch eines
der obigen Verfahren hergestellt werden kann) bereitgestellt.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein schematisches Layoutdiagramm eines herkömmlichen Halbleiterbauelements;
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2A bis 2F sind
Schnittansichten, die den Aufbau des herkömmlichen Halbleiterbauelements
und ein Verfahren zu dessen Herstellung veranschaulichen;
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3A und 3B veranschaulichen
Beispiele von Defekten, die im herkömmlichen Halbleiterbauelement
erzeugt werden können;
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4 ist
ein schematischen Layoutdiagramm eines Halbleiterbauelements gemäß einer Ausführungsform
der vorliegenden Erfindung; und
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5A bis 5E sind
Schnittansichten, die den Aufbau des Halbleiterbauelements gemäß der Ausführungsform
der vorliegenden Erfindung und einem Verfahren zu dessen Herstellung
veranschaulichen.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Bevorzugte
Ausführungsformen
der vorliegenden Erfindung werden unten unter Bezugnahme auf die
beiliegenden Zeichnungen beschrieben.
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In
der folgenden Beschreibung der vorliegenden Erfindung werden einige
Strukturen oder Herstellungsprozesse übergangen, um Redundanz zu
vermeiden und den Gegenstand der vorliegenden Erfindung zu verdeutlichen.
Auf gleiche Weise können
einige der Elemente in den Zeichnungen übertrieben sein, wegfallen
oder vereinfacht sein, und die Elemente in einem tatsächlichen
Bauelement können in
der Praxis Größen aufweisen,
die von jenen in den Zeichnungen gezeigten verschieden sind. Die
gleichen Bezugszahlen stellen im Allgemeinen die gleichen Elemente
dar, auch wenn sie in verschiedenen Zeichnungen gezeigt sind.
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4 ist
ein schematisches Layoutdiagramm eines Halbleiterbauelements gemäß einer Ausführungsform
der vorliegenden Erfindung. 5A bis 5E sind
Schnittansichten, die den Aufbau des Halbleiterbauelements gemäß Ausführungsformen
der vorliegenden Erfindung und einem Verfahren zu dessen Herstellung veranschaulichen. 5A bis 5E sind
Schnittansichten entlang der Linie V-V von 4.
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Unter
Bezugnahme auf 4 ist bei dem Aufbau des Halbleiterbauelements
gemäß der vorliegenden
Erfindung der Abstand G2 zwischen Gateelektroden 52a und
benachbarten oberen Kondensatorelektroden 52b (oder den
nächsten
Grenzen oder Seitenwänden
davon) im Vergleich zu dem herkömmlichen
Abstand zwischen den Gateelektroden und den benachbarten oberen
Kondensatorelektroden reduziert. Bei der herkömmlichen Technologie ist der
Abstand ähnlich
dem Abstand zwischen benachbarten Gateelektroden. Der Abstand G2
beträgt
jedoch ¼ bis ¾ des Abstands
(G1) zwischen den Gateelektroden 52a (zum Beispiel dem
Abstand zwischen den nächsten
Grenzen oder Seitenwänden benachbarter
Gateelektroden 52a). Wenn beispielsweise der Abstand G1
zwischen den benachbarten Gateelektroden 52a 200 nm beträgt, dann
liegt der Abstand zwischen einer Gateelektrode 52a und
der nächsten
oberen Kondensatorelektrode 52b zwischen 50 und 150 nm.
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Wenn
der Abstand G2 zwischen den Gateelektroden 52a und den
oberen Kondensatorelektroden 52b reduziert wird und wenn
Abstandshalterisolierschichten vollständig geätzt werden (zum Beispiel zurückgeätzt oder
anisotrop geätzt
werden), um Seitenwandabstandshalter auszubilden, bleibt auf diese Weise
die Abstandshalterisolierschicht in dem Raum zwischen einer Gateelektrode 52a und
der nächsten oberen
Kondensatorelektrode 52b, so dass das Siliziumsubstrat
zwischen den beiden Strukturen nicht freigelegt wird. Wenn eine
nachfolgende Silizidmaskenstruktur verwendet wird, um eine selbstjustierte Silizidschicht
auszubilden, wird deshalb der Prozessspielraum des nachfolgenden
Silizidierungsprozesses (einschließlich des fotolithografischen
Strukturierungsprozesses zum Ausbilden der Silizidmaske) verbessert,
wodurch das Vorkommen des oder der in der herkömmlichen Technologie auftretenden
Probleme verhindert oder reduziert wird.
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Im
Weiteren wird die Prozedur zum Herstellen eines Halbleiterbauelements
oder einer Halbleiterstruktur beschrieben. Die Struktur des Halbleiterbauelements
ergibt sich anhand der Beschreibung der Herstellungsprozedur.
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Zuerst
werden, wie in 4 und 5A dargestellt,
nachdem eine Gateisolierschicht und eine leitfähige Schicht nacheinander auf
einem Siliziumsubstrat 40 mit einem aktiven Gebiet 41 und
einem Isolationsgebiet 42, die darin ausgebildet oder definiert
sind, abgeschieden sind, die Isolierschicht und die leitfähige Schicht
fotolithografisch in einer gewünschten
oder vorbestimmten Struktur maskiert und geätzt, um ein Gate 52a und 51a und
einen Kondensator 52b und 51b auszubilden. Zu
diesem Zeitpunkt wird die strukturierte Isolierschicht die Gateisolierschicht 51a und
die Kondensatordielektrikumsschicht 51b, und die strukturierte
leitfähige
Schicht wird zu den Gateelektroden 52a und den oberen Kondensatorelektroden 52b.
Wenn andererseits die Isolierschicht 51a und 51b und
die leitfähige
Schicht 52a und 52b wie oben beschrieben geätzt werden, beträgt der Abstand
G2 zwischen den Gateelektroden 52a und den oberen Kondensatorelektroden 52a etwa ¼ bis ¾ des Abstands
G1 zwischen den benachbarten Gateelektroden 52a.
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Dann
wird zur Ausbildung von (nicht gezeigten) Source- und Drain-Erweiterungsgebieten
geringer Dichte ein Ionenimplantationsprozess unter Verwendung der
Gateelektroden 52a und der oberen Kondensatorelektroden 52a als
Maske durchgeführt. Die
Implantation geringer Dichte in das Substrat (zum Beispiel zwischen
Gateelektrode 52a und benachbarter oberer Kon densatorelektrode 52b)
enthält
bevorzugt eine Konzentration aus Dotierstoff, die ausreicht, um
die Implantierung geringer Dichte unter den Betriebsbedingungen,
die Leitfähigkeit
erfordern (zum Beispiel wird an die Gateelektrode 52a eine hohe
Logikpegelspannung angelegt, und eine eine digitale „1" darstellende Ladung
wird in dem Kondensator entsprechend der oberen Elektrode 52b gespeichert),
leitfähig
zu machen. Danach werden wie in 5B dargestellt
Abstandshalterisolierschichten 53 und 54 abgeschieden.
Die Abstandshalterisolierschichten können eine Nitridschicht 53 und
eine Oxidschicht 54 umfassen. Die Oxidschicht 54 umfasst
beispielsweise eine TEOS-Schicht (wie oben beschrieben) und kann
eine Dicke zwischen etwa 500 bis 2000 Å, bevorzugt etwa 800 bis 1500 Å, aufweisen.
Die Nitridschicht 53 umfasst beispielsweise eine Siliziumnitridschicht
und kann eine Dicke von etwa 100 bis 500 Å, bevorzugt etwa 200 bis 400 Å, aufweisen.
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Dann
werden wie in 5C gezeigt die Abstandshalterisolierschichten 53 und 54 vollständig geätzt (zum
Beispiel unstrukturiert geätzt,
beispielsweise über
einen herkömmlichen
Rückätz- oder
anisotropen Ätzprozess
wie etwa Trocken-, Plasmaätzen),
um Seitenwandabstandshalter 53a und 54a auszubilden.
Zu diesem Zeitpunkt werden wie in der herkömmlichen Technik die Seitenwandabstandshalter 53a und 54a in
dem Gebiet G1 zwischen den Gateelektroden 52a ausgebildet.
Restliche Abstandshalterisolierschichten 53b und 54b bleiben
jedoch im Gebiet G2 zwischen den Gateelektroden 52a und den
oberen Kondensatorelektroden 52b, um ein Siliziumsubstrat 40 zu
maskieren (das heißt
nicht freizulegen). Dann werden die Seitenwandabstandshalter 53a und 54a als
Masken während
des Ionenimplantationsprozesses zum Ausbilden der (nicht gezeigten)
Source- und Draingebiete hoher Dichte verwendet.
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Danach
wird wie in 5D dargestellt eine Maskenisolierschicht
abgeschieden und geätzt,
um eine Silizidmaskenstruktur 55 auszubilden. Die Maskenisolierschicht
kann LP-TEOS oder PE-TEOS umfassen und wird bevorzugt mit einer
Dicke von nicht weniger als 600 Å abgeschieden. Die Silizidmaskenstruktur 55 legt
das Gebiet frei, in dem die Silizidschicht ausgebildet werden soll.
Zu diesem Zeitpunkt ist der Prozessspielraum der Silizidmaskenstrukturen 55 aufgrund
der Abstandshalterisolierschichten 53b und 54b,
die sich zwischen den Gateelektroden 52a und den oberen
Kondensatorelektroden 52b befinden, verbessert.
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Dann
wird ein Metall abgeschieden und geglüht, um eine selbstjustierte
Silizidschicht 56 selektiv auszubilden. Das Metall kann
Tantal (Ta), Kobalt (Co), Nickel (Ni) und/oder Titan (Ti) enthalten.
Die Silizidschicht 56 wird selektiv auf dem aktiven Gebiet des
Siliziumsubstrats 40, das zwischen den Silizidmaskenstrukturen
freigelegt ist, und auf den Gateelektroden 52a ausgebildet.
Nicht reagiertes umgesetztes Metall auf Strukturen außer dem
freigelegten Silizium kann dann selektiv entfernt werden, wie in der
Technik bekannt ist.
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Als
nächstes
wird wie in 5E dargestellt eine Zwischenschichtisolierschicht 57 auf
der gesamten resultierenden Struktur abgeschieden, dann planarisiert
(zum Beispiel durch chemisch-mechanisches Polieren). Die Isolierschicht 57 kann
ein oder mehrere herkömmliche
isolierende Materialien umfassen (zum Beispiel Siliziumdioxid [zum
Beispiel USG oder einen TEOS-Film wie oben beschrieben], das mit
Fluor [FSG] oder Bor und/oder Phosphor [BSG, PSG oder BPSG] dotiert
sein kann, Siliziumnitrid, ein siliziumreiches Oxid [SRO], ein Siliziumoxycarbid
[SiOC], das hydrogeniert sein kann [SiOCH] usw.). Ein Mehrschichtisolator
wie etwa gestapeltes Siliziumnit rid/BPSG/USG/TEOS oder ein USG-/FSG-/USG-Stapel
(der weiterhin eine untere und obere Siliziumnitridschicht und/oder
eine obere TEOS-Schicht umfassen kann), ist besonders geeignet.
Dann wird darauf ein Fotolack abgeschieden und strukturiert, um
eine Kontaktlochmaske auszubilden, dann wird die frei gelegte Isolierschicht 57 selektiv geätzt, um
somit Kontaktlöcher 58a und 58b auszubilden.
Die Kontaktlöcher 58a und 58b sind
mit der Oberseite des aktiven Gebiets (und legen dies somit frei)
des Siliziumsubstrats 40 und den Oberseiten der Gateelektroden 52a verbunden,
wo die Silizidschichten 56 ausgebildet sind. Wenngleich
in den Figuren nicht gezeigt, kann ein Kontaktloch auch über den oberen
Kondensatorelektroden 52b ausgebildet sein, um die oberen
Kondensatorelektroden 52b mit einem Massepotenzial zu verbinden.
Dann werden Kontaktstöpsel-
und Metallverdrahtungsprozesse (und sich daran anschließende Prozesse)
ausgeführt.
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Wie
oben beschrieben wird gemäß der vorliegenden
Erfindung der Abstand zwischen den Gateelektroden und den oberen
Kondensatorelektroden so reduziert, dass, wenn die Abstandshalterisolierschichten
geätzt
werden, um die Seitenwandabstandshalter auszubilden, die Abstandshalterisolierschichten
zwischen den Gateelektroden und den oberen Kondensatorelektroden
bleiben, damit das Siliziumsubstrat nicht freigelegt wird. Wenn
die Silizidmaskenstruktur ausgebildet wird, um eine selbstjustierte
Silizidschicht in einem nachfolgenden Prozess auszubilden, ist es
deshalb möglich,
den Prozessspielraum zu verbessern. Deshalb ist es möglich, Schäden an den
Gateelektroden von dem nachfolgenden Kontaktlochätzen zu reduzieren oder zu verhindern,
was aus der Fehljustierung der Silizidmaskenstruktur resultieren
kann, und Defekte wie etwa ein Stromleck zwischen dem Gate und dem Kondensator
zu reduzieren oder zu verhindern, im Gegensatz zur herkömmlichen
Technik.
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Infolge
dessen ist es möglich,
die Zuverlässigkeit
und Ausbeute des Halbleiterbauelements zu verbessern.
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Wenngleich
die Erfindung unter Bezugnahme auf bestimmte bevorzugte Ausführungsformen davon
gezeigt und beschrieben worden ist, versteht der Fachmann, dass
daran verschiedene Änderungen
hinsichtlich Form und Details vorgenommen werden können, ohne
von dem Gedanken und Umfang der Erfindung wie durch die beigefügten Ansprüche definiert
abzuweichen.