KR20020078072A - 디램 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 복합 반도체장치에서 MIM 구조를 갖는 DRAM 커패시터 제조방법에 관한 것으로, MDL 반도체 장치에 있어서, 반도체 기판에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 상기 전면에 제 1 절연막을 형성하고, 상기 메모리 셀 영역에 스토리지 콘택홀을 형성하는 공정과, 상기 스토리지 콘택홀에 제 1 금속층을 형성하는 공정과, 상기 로직 회로 영역에 일정간격을 갖고, 상기 제 1 금속층과 연결되도록 복수개의 제 2 금속층을 형성하는 공정과, 상기 메모리 셀 영역의 제 2 금속층이 소정부분 노출되도록 제 2 금속층상과 로직영역의 제 2 금속층에 비아홀 갖는 제 2 절연막을 형성하는 공정과, 상기 로직 회로 영역의 제 2 금속층과 연결되도록 제 3 금속층 패턴을 형성함과 동시에 상기 메모리 셀 영역의 제 2 금속층과 제 2 절연막의 측벽에 제 3 금속층 스페이서를 형성하는 공정과, 상기 메모리 셀 영역의 제 2 절연막을 제거하고, 상기 메모리 셀 영역에 유전체막을 형성하는 공정과, 상기 기판 전면에 선택적으로 패터닝된 제 4 금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.
Description
본 발명은 DRAM 커패시터 제조방법에 관한 것으로, 특히 복합 반도체장치(MML : Merged Memory Logic)에서 MIM(Metal-Insulator-Metal) 구조를갖는 DRAM 커패시터 제조방법에 관한 것이다.
최근 들어 등장하고 있는 MML 소자는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)와 아날로그 또는 주변회로가 함께 집접화된 소자이다.
한편, 일반적으로 커패시터가 PIP(Poly-Insulator-Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시터의 용량이 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
그런데 MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어야 한다.
이하, 첨부된 도면을 참조하여 종래의 DRAM 커패시터 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 DRAM 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)에 메모리 셀 영역과 로직 회로영역을 정의한 후, 전면에 제 1 폴리 실리콘을 증착하고 선택적으로 패터닝하여 복수개의 게이트 전극(11a,11b)을 형성한다. 이때, 상기 게이트 전극(11a,11b) 하부에는 게이트 절연막이 형성되고, 상부에는 캡 절연막이 형성된다.
그리고 상기 게이트 전극(11a,11b) 측면에 절연막 스페이서(12)를 형성한 후, 불순물 이온주입 공정을 통해 소오스/드레인 영역(S/D)을 형성한다.
이어서, 상기 게이트 전극(11b) 및 소오스/드레인 영역(S/D)에 살리사이드(salicide)(13)를 형성한다. 이때, 상기 로직 회로 영역은 신호 전송 속도를 중요시하므로 폴리 실리콘층과 기판의 저항을 최소화하기 위해 살리사이드(13)를 형성한다.
도 1b에 도시한 바와 같이 상기 기판(10) 전면에 제 2 폴리 실리콘층을 증착한 후, 상기 메모리 셀 영역의 게이트 전극(11a)상에 서로 걸치도록 선택적으로 식각하여 복수개의 플러그(14)를 형성한다.
이어, 상기 기판(10) 전면에 제 1 평탄화용 절연막(15)을 형성한 후, 상기 메모리 셀 영역의 드레인 영역(D)상의 플러그(14)가 소정부분 노출되도록 선택적으로 식각 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 전면에 제 3 폴리 실리콘층을 증착하고 선택적으로 패터닝하여 상기 메모리 셀 영역에 비트라인(16)을 형성한다.
도 1c에 도시한 바와 같이 상기 비트라인(16)을 포함한 기판(10) 전면에 제 2 평탄화용 절연막(17)을 형성하고, 상기 메모리 셀 영역의 소오스 영역(S)의 플러그(14)가 소정부분 노출되도록 상기 제 1, 제 2 평탄화용 절연막(15)(17)을 선택적으로 식각 제거하여 제 2 콘택홀을 형성한다.
이어, 상기 제 2 콘택홀을 포함한 전면에 제 4 폴리 실리콘층(18)을 증착하고, 상기 제 4 폴리 실리콘층(18)상에 제 1 절연막(19)을 차례로 형성한 후, 상기 제 1 절연막(19)상에 포토레지스트(PR)를 증착한다.
그리고 노광 및 현상공정을 이용하여 선택적으로 상기 포토레지스트(PR)를 패터닝하여 커패시터의 하부전극을 정의한다.
도 1d에 도시한 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 하여 상기 제 4 폴리 실리콘층(18)과 제 1 절연막(19)을 제거하여 커패시터의 하부전극(18a)을 형성한다.
이어, 상기 패터닝된 포토레지스트(PR)를 제거하고, 상기 제 1 절연막(19)상에 제 5 폴리 실리콘층(20)을 증착한 후, 이방성 식각 공정을 통해 상기 제 4 폴리 실리콘층(18)과 제 1 절연막(19) 측면에 제 5 폴리 실리콘 측벽(20a)을 형성하고, 상기 제 1 절연막(19)을 제거한다.
도 1e에 도시한 바와 같이 상기 커패시터의 하부전극(18a) 및 제 5 폴리 실리콘 측벽(20a)을 포함한 기판(10) 전면에 유전체막(21)을 형성하고, 상기 유전체막(21)상에 제 6 폴리 실리콘층(22)을 증착하여 DRAM 커패시터의 상부전극(22a)을 형성한다.
한편, DRAM 커패시터 형성 공정에 수반되는 고온 열처리 공정(누설전류 특성을 개선하기 위한 산화공정(ONO))인해 상기 살리사이드(13)에 응집 현상이 발생하여 전기적 특성의 열화가 발생한다.
이후, 도면에는 도시하지 않았지만 배선간 상호연결을 위해 2개 정도의 금속층이 형성된다.
상기와 같은 종래의 DRAM 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있다.
반도체 기판상에 DRAM과 로직 회로를 동시에 구현하는 MDL(Merged DRAM with LOGIC)소자의 경우, PIP 구조를 갖는 커패시터는 DRAM부를 구현하기 위해 워드라인, 비트라인, 하부전극, 상부전극 즉 4개의 폴리 전도층과, 배선간 상호 연결을 위한 2개 정도의 금속층이 요구된다.
그리고 로직 회로부를 구현하기 위해서는 트랜지스터의 게이트, 즉 하나의 폴리 전도층과 배선간 상호연결을 위한 여러 개의 금속층이 요구된다.
따라서, DRAM부 및 로직 회로부의 금속배선 공정이 이루어지기 전 폴리 전도층으로 인해 DRAM부와 로직 회로부간의 단차가 매우 커서 후속 금속배선 공정을 위한 평탄화 공정이 필요하다.
그리고 금속배선 공정시 매우 깊은 금속 콘택 구현이 요구된다.
또한, DRAM 커패시터 형성시 수반되는 고온 열처리 공정으로 인해 로직 회로부의 전송속도를 향상시키기 위한 살리사이드층에 응집 현상이 발생하여 전기적 특성의 열화가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, MML 반도체장치에서 DRAM 커패시터의 구조를 PIP형에서 MIM형으로 형성함으로써 PIP형 커패시터에 비해 공정을 단순화시킬 수 있는 DRAM 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 DRAM 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM 커패시터 제조방법을 나타낸 공정단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 제 1 절연막
102 : 제 2 절연막 103a,103b : 제 1 금속층
104a.104b : 제 2 금속층 105 : 제 3 절연막
106 : 비아홀 107 : 베리드 금속층
108a : 제 3 금속층 스페이서 108b : 제 3 금속층 패턴
109 : 유전체막 110 : 제 4 금속층
112 : 제 4 절연막
상기와 같은 목적을 달성하기 위한 본 발명의 DRAM 커패시터의 제조방법은 MDL 반도체장치에 있어서, 반도체 기판에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 상기 전면에 제 1, 제 2 절연막을 차례로 형성하는 공정과, 상기 메모리 셀 영역에 스토리지 콘택홀을 형성함과 동시에 로직 회로 영역에 금속층간 연결 콘택홀을 형성하는 공정과, 상기 스토리지 콘택홀과 금속층간 연결 콘택홀에 제 1 금속층을 형성하는 공정과, 상기 로직 회로 영역에 일정간격을 갖고, 상기 제 1 금속층과 연결되도록 복수개의 제 2 금속층을 형성하는 공정과, 상기 메모리 셀 영역의 제 2 금속층이 소정부분 노출되도록 제 2 금속층상과 로직영역의 제 2 금속층에 비아홀 갖는 제 3 절연막을 형성하는 공정과, 상기 로직 회로 영역의 제 2 금속층과 연결되도록 제 3 금속층 패턴을 형성함과 동시에 상기 메모리 셀 영역의 제 2 금속층과 제 2 절연막의 측벽에 제 3 금속층 스페이서를 형성하는 공정과, 상기 메모리 셀 영역의 제 3 절연막을 제거하고, 상기 메모리 셀 영역에 유전체막을 형성하는 공정과, 상기 기판 전면에 선택적으로 패터닝된 제 4 금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 DRAM 커패시터의 제조방법에 의하면 상기 제 3 금속층 패턴과 제 3 금속층 스페이서를 형성한 후, UVAS(UV Ashing) 공정을 실시하는 것이 바람직하다.
또한, 상기 메모리 셀 영역의 제 3 절연막 제거는 습식식각 공정을 이용하는 것이 바람직하다.
또한, 상기 제 3 절연막을 형성한 후, 전면에 베리드 금속층을 형성하는 공정을 더 포함하는 것이 바람직하다.
또한, 상기 베리드 금속층을 건식식각 공정에 의해 제거하는 것을 더 포함하는 것이 바람직하다.
또한, 상기 제 2 절연막은 질화막 계열인 것이 바람직하다.
또한, 상기 제 2 절연막은 제 3 절연막 제거시 베리어 역할을 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 DRAM 커패시터의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM 커패시터의 제조방법을 나타낸 공정 단면도이다.
먼저, 반도체 기판(100)에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 도면에는 도시하지 않았지만 상기 메모리 셀 영역에 워드라인, 비트라인을 형성하고 상기 로직 회로 영역에 게이트 전극을 형성한다.
이어, 도 2a에 도시한 바와 같이 상기 기판(100) 전면에 제 1 절연막(101)을 형성하고 평탄화 공정을 실시한 후, 상기 제 1 절연막(101)상에 제 2 절연막(102)을 형성한다. 이때, 상기 제 2 절연막(102)은 질화막 계열이다.
이어, 상기 메모리 셀 영역과 로직 회로 영역에 스토리지 콘택홀과 금속층간연결 콘택홀을 동시에 형성한 후, 상기 스토리지 콘택홀과 금속층간 연결 콘택홀에 이방성 식각 공정을 통해 제 1 금속층(103a,103b)을 형성한다. 이때, 상기 제 1 금속층(103a,103b)은 텅스텐이다.
그리고 상기 제 1 금속층(103a,103b)과 연결되는 복수개의 제 2 금속층(104a,104b)을 형성한다.
도 2b에 도시한 바와 같이 상기 제 2 금속층(104a,104b)을 포함한 전면에 평탄화 공정을 이용하여 제 3 절연막(105)을 형성하고, 상기 제 3 절연막(105)상에 제 1 포토레지스트를 증착한 후, 노광 및 현상공정을 선택적으로 패터닝하여 제 1 포토레지스트 패턴(PR1)을 형성한다.
상기 제 1 포토레지스트 패턴(PR1)을 마스크로 하여 식각 공정을 통해 상기 메모리 셀 영역의 상기 제 2 금속층(104a)이 소정부분 노출되도록 상기 제 2 금속층(104a)상에만 제 3 절연막(105)이 남도록 선택적으로 제거한다. 그리고 로직 회로 영역은 상기 제 2 금속층(104b)이 소정부분 노출된 비아홀(106)이 형성되도록 상기 제 3 절연막(105)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이 상기 제 1 포토레지스트 패턴(PR1)을 제거한 후, 상기 기판(100) 전면에 베리드 금속층(107)을 형성한다. 이때, 상기 베리드 금속층(107)은 Ti, TiN를 사용한다.
이어, 상기 베리드 금속층(107)상에 제 3 금속층을 증착하고 에치백 공정을 통해 상기 메모리 셀 영역의 상기 제 2 금속층(104a)과 제 3 절연막(105) 측벽에 제 3 금속층 스페이서(108a)를 형성하고, 상기 로직 회로 영역의 상기 제 1비아홀(106)에 제 3 금속층 패턴(108b)을 형성한다.
도 2d에 도시한 바와 같이 전면에 제 2 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 상기 로직 회로 영역상에만 남도록 제 2 포토레지스트 패턴(PR2)을 형성한다.
그리고 상기 제 2 포토레지스트 패턴(PR2)을 마스크로 하여 건식식각 공정을 통해 노출된 베리드 금속층(107)을 제거한 후, 습식식각 공정을 이용하여 상기 메모리 셀 영역의 제 3 절연막(105)을 선택적으로 식각 제거하여 커패시터의 하부전극을 형성한다.
한편, 상기 제 3 절연막(105) 제거시 상기 제 2 절연막(102)이 습식식각 공정의 베리어 역할을 한다.
도 2e에 도시한 바와 같이 제 2 포토레지스 패턴(PR2)을 제거한 후, UVAS(UV Ashing) 공정을 진행한 후, 전면에 유전체막(109)을 형성한다. 이때, 상기 UVAS 공정은 후 공정에 형성될 커패시터의 누설전류를 최소화하기 위해 하부전극으로 사용되는 Al, W, Ti/TiN 등의 표면을 살짝 산화시키는 공정이다.
이어, 상기 메모리 셀 영역상에 제 3 포토레지스트 패턴(PR3)을 형성한 후, 상기 로직 회로 영역의 상기 노출된 베리드 금속층(107)과 유전체막(109)을 제거한다.
도 2f에 도시한 바와 같이 상기 기판(100) 전면에 제 4 금속층(110)을 증착하고, 상기 제 4 금속층(110)을 선택적으로 패터닝한다. 이때, 상기 메모리 셀 영역에 DRAM 커패시터의 상부전극이 형성된다.
이어, 상기 기판(100) 전면에 평탄화 공정을 이용하여 제 4 절연막(112)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 DRAM 커패시터의 제조방법에 의하면, MDL 소자의 경우 DRAM부에 워드라인, 비트라인의 2개의 폴리 전도층과 하부전극, 상부전극의 2개의 금속층 그리고 2번의 평탄화 공정으로 인하여 종래 경우보다 DRAM부와 로직 회로부간의 단차를 감소시킬 수 있다.
또한, PIP형 DRAM 커패시터를 적용하는 복합 반도체 제품을 생산하기 위해 적용되는 공정 수 보다 훨씬 적은 공정 단계를 가지므로 생산단가와 생산기간을 단축할 수 있다.
그리고 복합 반도체장치에서 매우 깊은 금속 콘택을 제거할 수 있으므로 별도의 장비투자 없이 기존의 장비로 공정 진행이 가능하다.
Claims (7)
- MDL 반도체 장치에 있어서,반도체 기판에 메모리 셀 영역과 로직 회로 영역을 정의한 후, 상기 전면에 제 1, 제 2 절연막을 차례로 형성하는 공정과;상기 메모리 셀 영역에 스토리지 콘택홀을 형성함과 동시에 로직 회로 영역에 금속층간 연결 콘택홀을 형성하는 공정과;상기 스토리지 콘택홀과 금속층간 연결 콘택홀에 제 1 금속층을 형성하는 공정과;상기 제 1 금속층과 연결되는 복수개의 제 2 금속층을 형성하는 공정과;상기 메모리 셀 영역의 제 2 금속층이 소정부분 노출되도록 2 금속층상과 로직 회로 영역의 제 2 금속층에 비아홀 갖는 제 3 절연막을 형성하는 공정과;상기 로직 회로 영역의 제 2 금속층과 연결되도록 제 3 금속층 패턴을 형성함과 동시에 상기 메모리 셀 영역의 제 2 금속층과 제 3 절연막의 측벽에 제 3 금속층 스페이서를 형성하는 공정과;상기 메모리 셀 영역의 제 3 절연막을 제거하고, 상기 메모리 셀 영역에 유전체막을 형성하는 공정과;상기 기판 전면에 선택적으로 패터닝된 제 4 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 DRAM 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 3 금속층 패턴과 제 3 금속층 스페이서를 형성한 후, UVAS(UV Ashing) 공정을 실시하는 것을 더 포함하는 것을 특징으로 하는 DRAM 커패시터 제조방법.
- 제 1 항에 있어서,상기 메모리 셀 영역의 제 3 절연막 제거는 습식식각 공정을 이용하는 것을 특징으로 하는 DRAM 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막을 형성한 후, 전면에 베리드 금속층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 DRAM 커패시터의 제조방법.
- 제 4 항에 있어서,상기 베리드 금속층을 건식식각 공정에 의해 제거하는 것을 더 포함하는 것을 특징으로 하는 DRAM 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 질화막 계열인 것을 특징으로 하는 DRAM 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 제 3 절연막 제거시 베리어 역할을 하는 것을 특징으로 하는 DRAM 커패시터 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100421657B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 복합 반도체 소자의 콘택홀 제조 방법 |
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2001
- 2001-04-04 KR KR10-2001-0017928A patent/KR100368974B1/ko not_active IP Right Cessation
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| KR100421657B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 복합 반도체 소자의 콘택홀 제조 방법 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |