JP2001244429A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 キャパシタの容量を確保することができると
ともに、キャパシタと電極層との界面抵抗の上昇が抑え
られる半導体装置とその製造方法を提供する。 【解決手段】 シリコン基板１上にシリコン酸化膜３が
形成されている。そのシリコン酸化膜３上にシリコン酸
化膜６が形成されている。シリコン酸化膜６、３に開口
部８、４が形成されている。開口部４に形成された電極
層５ａの表面はシリコン酸化膜３の上面の位置よりも低
くなっている。電極層５ａの表面上を含む開口部４、８
内にキャパシタ下部電極９が形成されている。そのキャ
パシタ下部電極９上にキャパシタ高誘電体膜１０を介在
させてキャパシタ上部電極１１が形成されている。
ともに、キャパシタと電極層との界面抵抗の上昇が抑え
られる半導体装置とその製造方法を提供する。 【解決手段】 シリコン基板１上にシリコン酸化膜３が
形成されている。そのシリコン酸化膜３上にシリコン酸
化膜６が形成されている。シリコン酸化膜６、３に開口
部８、４が形成されている。開口部４に形成された電極
層５ａの表面はシリコン酸化膜３の上面の位置よりも低
くなっている。電極層５ａの表面上を含む開口部４、８
内にキャパシタ下部電極９が形成されている。そのキャ
パシタ下部電極９上にキャパシタ高誘電体膜１０を介在
させてキャパシタ上部電極１１が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にキャパシタを有する半導体装
置とその製造方法に関するものである。
その製造方法に関し、特にキャパシタを有する半導体装
置とその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化に伴って、たとえば
ダイナミック・ランダム・アクセス・メモリ(以下、「Ｄ
ＲＡＭ」と記す。)などのキャパシタを有する半導体装置
ではキャパシタの容量をいかにして確保するかさまざま
な工夫がなされている。
ダイナミック・ランダム・アクセス・メモリ(以下、「Ｄ
ＲＡＭ」と記す。)などのキャパシタを有する半導体装置
ではキャパシタの容量をいかにして確保するかさまざま
な工夫がなされている。
【０００３】そこで、キャパシタを有する半導体装置の
製造方法の一例について図を用いて説明する。まず図３
２に示すように、シリコン基板１０１上に、ゲート配線
またはビット配線などの所定の配線１０２を形成する。
その配線１０２を覆うように、たとえばＣＶＤ法により
シリコン酸化膜１０３を形成する。そのシリコン酸化膜
１０３上にフォトレジストパターン（図示せず）を形成
する。
製造方法の一例について図を用いて説明する。まず図３
２に示すように、シリコン基板１０１上に、ゲート配線
またはビット配線などの所定の配線１０２を形成する。
その配線１０２を覆うように、たとえばＣＶＤ法により
シリコン酸化膜１０３を形成する。そのシリコン酸化膜
１０３上にフォトレジストパターン（図示せず）を形成
する。
【０００４】そのフォトレジストパターンをマスクとし
て、シリコン酸化膜１０３に異方性エッチングを施すこ
とにより、シリコン基板１０１の表面を露出する開口部
１０４を形成する。その開口部１０４を埋めるように、
シリコン酸化膜１０３上に導電性材料（図示せず）を形
成する。その導電性材料の全面にエッチングを施すこと
により、電極層（プラグ）１０５を形成する。
て、シリコン酸化膜１０３に異方性エッチングを施すこ
とにより、シリコン基板１０１の表面を露出する開口部
１０４を形成する。その開口部１０４を埋めるように、
シリコン酸化膜１０３上に導電性材料（図示せず）を形
成する。その導電性材料の全面にエッチングを施すこと
により、電極層（プラグ）１０５を形成する。
【０００５】次に図３３に示すように、電極層１０５を
覆うように、シリコン酸化膜１０３上に、ＣＶＤ法によ
りシリコン酸化膜１０６を形成する。そのシリコン酸化
膜１０６上にフォトレジストパターン１０７を形成す
る。次に図３４に示すように、フォトレジストパターン
１０７をマスクとして、シリコン酸化膜１０６に異方性
エッチングを施すことにより、電極層１０５の表面を露
出する開口部１０８を形成する。
覆うように、シリコン酸化膜１０３上に、ＣＶＤ法によ
りシリコン酸化膜１０６を形成する。そのシリコン酸化
膜１０６上にフォトレジストパターン１０７を形成す
る。次に図３４に示すように、フォトレジストパターン
１０７をマスクとして、シリコン酸化膜１０６に異方性
エッチングを施すことにより、電極層１０５の表面を露
出する開口部１０８を形成する。
【０００６】次に図３５に示すように、ＣＶＤ法により
開口部１０８内にアモルファスシリコン層（図示せず）
を形成する。そのアモルファスシリコン層に所定の粗面
化処理を施すことで、キャパシタ下部電極（ストレージ
ノード）１０９を形成する。次に図３６に示すように、
そのキャパシタ下部電極１０９上に、シリコン窒化膜と
タンタル酸化膜（Ｔａ2Ｏ5）の積層膜からなるキャパシ
タ誘電体膜１１０を形成する。そのキャパシタ誘電体膜
１１０上にキャパシタ上部電極（セルプレート電極）１
１１を形成する。
開口部１０８内にアモルファスシリコン層（図示せず）
を形成する。そのアモルファスシリコン層に所定の粗面
化処理を施すことで、キャパシタ下部電極（ストレージ
ノード）１０９を形成する。次に図３６に示すように、
そのキャパシタ下部電極１０９上に、シリコン窒化膜と
タンタル酸化膜（Ｔａ2Ｏ5）の積層膜からなるキャパシ
タ誘電体膜１１０を形成する。そのキャパシタ誘電体膜
１１０上にキャパシタ上部電極（セルプレート電極）１
１１を形成する。
【０００７】このようにして、キャパシタ下部電極１０
９、キャパシタ誘電体膜１１０およびキャパシタ上部電
極１１１を含むキャパシタ１１２を備えた半導体装置が
形成される。
９、キャパシタ誘電体膜１１０およびキャパシタ上部電
極１１１を含むキャパシタ１１２を備えた半導体装置が
形成される。
【０００８】
【発明が解決しようとする課題】半導体装置の微細化に
伴い、図３４に示す工程では、キャパシタ１１２の容量
を確保または増加するために開口部１０８の開口径をで
きるだけ大きくする必要がある。ところが、開口部１０
８の開口径を大きくしようとすると残されるシリコン酸
化膜１０６の部分が小さくなり、隣接する開口部１０８
同士が繋がって、所望のキャパシタを形成することがで
きなくなる。このため、隣接する開口部同士が繋がらな
いようにするために開口部１０８の開口径が制限され
て、キャパシタ１１２の容量を十分に確保することが困
難になることがあった。
伴い、図３４に示す工程では、キャパシタ１１２の容量
を確保または増加するために開口部１０８の開口径をで
きるだけ大きくする必要がある。ところが、開口部１０
８の開口径を大きくしようとすると残されるシリコン酸
化膜１０６の部分が小さくなり、隣接する開口部１０８
同士が繋がって、所望のキャパシタを形成することがで
きなくなる。このため、隣接する開口部同士が繋がらな
いようにするために開口部１０８の開口径が制限され
て、キャパシタ１１２の容量を十分に確保することが困
難になることがあった。
【０００９】また、図３４に示す工程では、露出した電
極層１０５の表面部分には、開口部１０８を形成する際
のドライエッチングによって結晶欠陥等のダメージが生
じていたり、有機ポリマーの汚染層が形成されている。
特に、開口部１０８の開口径の縮小化に伴ってこのよう
な結晶欠陥や有機ポリマーの汚染層がさらに形成されや
すくなる傾向にあり、キャパシタ下部電極１０９と電極
層１０５との界面抵抗が増大することがあった。その結
果、キャパシタ１１２の電気的特性が劣化する問題が生
じ、たとえば、ＤＲＡＭにおける記憶保持特性が悪化す
ることがあった。
極層１０５の表面部分には、開口部１０８を形成する際
のドライエッチングによって結晶欠陥等のダメージが生
じていたり、有機ポリマーの汚染層が形成されている。
特に、開口部１０８の開口径の縮小化に伴ってこのよう
な結晶欠陥や有機ポリマーの汚染層がさらに形成されや
すくなる傾向にあり、キャパシタ下部電極１０９と電極
層１０５との界面抵抗が増大することがあった。その結
果、キャパシタ１１２の電気的特性が劣化する問題が生
じ、たとえば、ＤＲＡＭにおける記憶保持特性が悪化す
ることがあった。
【００１０】本発明は、上記問題点を解決するためにな
されたものであり、１つの目的はキャパシタの容量が確
保され、キャパシタと電極層との界面抵抗の上昇が抑え
られる半導体装置を提供することであり、他の目的はそ
のような半導体装置の製造方法を提供することである。
されたものであり、１つの目的はキャパシタの容量が確
保され、キャパシタと電極層との界面抵抗の上昇が抑え
られる半導体装置を提供することであり、他の目的はそ
のような半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置の１つは、第１絶縁膜と、第１開口部
と、電極層と、第２絶縁膜と、第２開口部と、第１電極
部および第２電極部を含むキャパシタとを備えている。
第１絶縁膜は半導体基板の主表面上に形成されている。
第１開口部は第１絶縁膜に形成されている。電極層は第
１開口部に形成され、第１絶縁膜の上面よりも低い位置
に表面が位置している。第２絶縁膜は第１絶縁膜上に形
成されている。第２開口部は第２絶縁膜に形成され、第
１開口部と繋がっている。第１電極部は電極層の表面上
を含む第１開口部内および第２開口部内に形成されてい
る。第２電極部は第１電極部上に誘電体膜を介在させて
形成されている。
ける半導体装置の１つは、第１絶縁膜と、第１開口部
と、電極層と、第２絶縁膜と、第２開口部と、第１電極
部および第２電極部を含むキャパシタとを備えている。
第１絶縁膜は半導体基板の主表面上に形成されている。
第１開口部は第１絶縁膜に形成されている。電極層は第
１開口部に形成され、第１絶縁膜の上面よりも低い位置
に表面が位置している。第２絶縁膜は第１絶縁膜上に形
成されている。第２開口部は第２絶縁膜に形成され、第
１開口部と繋がっている。第１電極部は電極層の表面上
を含む第１開口部内および第２開口部内に形成されてい
る。第２電極部は第１電極部上に誘電体膜を介在させて
形成されている。
【００１２】この半導体装置によれば、電極層の表面の
位置が第１絶縁膜の上面の位置よりも低いことで、露出
した第１開口部内の表面（側面）上にも第１電極部およ
び第２電極部が形成される。その結果、従来の半導体装
置と比較すると、第１電極部と第２電極部とが重なる部
分の面積が増大する。これにより、第１電極部、誘電体
膜および第２電極部を含むキャパシタの容量が増大し、
キャパシタの電気的特性が向上する。
位置が第１絶縁膜の上面の位置よりも低いことで、露出
した第１開口部内の表面（側面）上にも第１電極部およ
び第２電極部が形成される。その結果、従来の半導体装
置と比較すると、第１電極部と第２電極部とが重なる部
分の面積が増大する。これにより、第１電極部、誘電体
膜および第２電極部を含むキャパシタの容量が増大し、
キャパシタの電気的特性が向上する。
【００１３】好ましくは、電極層の表面およびその近傍
では実質的に結晶欠陥を含むダメージ層を有していな
い。
では実質的に結晶欠陥を含むダメージ層を有していな
い。
【００１４】この場合には、第１電極部と電極層との界
面における電気抵抗を低減することができる。
面における電気抵抗を低減することができる。
【００１５】また好ましくは、第２開口部は平面的に第
１開口部と部分的にオーバーラップするように第１開口
部に対してずらして配置されている。
１開口部と部分的にオーバーラップするように第１開口
部に対してずらして配置されている。
【００１６】この場合には、第２開口部が第１開口部に
対してずらして配置されることで、第１開口部および第
２開口部内にはさらに第１絶縁膜の上面や第２絶縁膜の
底面（裏面）が露出する。これらの露出した表面の上に
も第１電極部が形成されて、第１電極部と第２電極部と
が重なる部分の面積がさらに増大して、キャパシタの容
量を確保することができる。
対してずらして配置されることで、第１開口部および第
２開口部内にはさらに第１絶縁膜の上面や第２絶縁膜の
底面（裏面）が露出する。これらの露出した表面の上に
も第１電極部が形成されて、第１電極部と第２電極部と
が重なる部分の面積がさらに増大して、キャパシタの容
量を確保することができる。
【００１７】好ましくは、第１開口部の側面上には、第
１絶縁膜とエッチング特性の異なる側壁絶縁膜が形成さ
れている。
１絶縁膜とエッチング特性の異なる側壁絶縁膜が形成さ
れている。
【００１８】また好ましくは、第１絶縁膜の上面上に
は、第１絶縁膜とエッチング特性の異なる保護絶縁膜が
形成されている。
は、第１絶縁膜とエッチング特性の異なる保護絶縁膜が
形成されている。
【００１９】このように、側壁絶縁膜および保護絶縁膜
が形成されていることで、第２開口部を形成する際に第
１絶縁膜が過度にエッチングされるのを防止することが
できる。
が形成されていることで、第２開口部を形成する際に第
１絶縁膜が過度にエッチングされるのを防止することが
できる。
【００２０】好ましくは、電極層の上面には凹部が形成
されている。この場合には、凹部の表面上にも第１電極
部が形成されて、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
されている。この場合には、凹部の表面上にも第１電極
部が形成されて、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
【００２１】また好ましくは、第２開口部は開口径がよ
り大きい大径開口部を含んでいる。この場合にも、第１
電極部と第２電極部とが重なる部分の面積がさらに増大
して、キャパシタの容量を確保することができる。
り大きい大径開口部を含んでいる。この場合にも、第１
電極部と第２電極部とが重なる部分の面積がさらに増大
して、キャパシタの容量を確保することができる。
【００２２】そのような大径開口部は、第１絶縁膜と第
２絶縁膜との間に設けられた第２絶縁膜とエッチング特
性の異なる第３絶縁膜に形成されているのが好ましい。
２絶縁膜との間に設けられた第２絶縁膜とエッチング特
性の異なる第３絶縁膜に形成されているのが好ましい。
【００２３】また好ましくは、第１電極部の表面は凹凸
状であることで、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
状であることで、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
【００２４】本発明の第１の局面における半導体装置の
他の１つは、第１絶縁膜と、第１開口部と、電極層と、
第２絶縁膜と、第２開口部と、第１電極部と、第２電極
部とを備えている第１絶縁膜は半導体基板の主表面上に
形成されている。第１開口部は第１絶縁膜に形成されて
いる。電極層は第１開口部に形成されている。第２絶縁
膜は第１絶縁膜上に形成されていうる。第２開口部は第
２絶縁膜に形成され、開口部がより大きい大径開口部を
含み電極層の表面を露出している。第１電極部は電極層
の上面を含む第２開口部内に形成されている。第２電極
部は第１電極部上に誘電体膜を介在させて形成されてい
る。
他の１つは、第１絶縁膜と、第１開口部と、電極層と、
第２絶縁膜と、第２開口部と、第１電極部と、第２電極
部とを備えている第１絶縁膜は半導体基板の主表面上に
形成されている。第１開口部は第１絶縁膜に形成されて
いる。電極層は第１開口部に形成されている。第２絶縁
膜は第１絶縁膜上に形成されていうる。第２開口部は第
２絶縁膜に形成され、開口部がより大きい大径開口部を
含み電極層の表面を露出している。第１電極部は電極層
の上面を含む第２開口部内に形成されている。第２電極
部は第１電極部上に誘電体膜を介在させて形成されてい
る。
【００２５】この半導体装置によれば、第２開口部が大
径開口部を含んでいることで、この大径開口部にも第１
電極および第２電極部が形成されて、第１電極部と第２
電極部とが重なる部分の面積が増大する。その結果、第
１電極部、誘電体膜および第２電極部を含むキャパシタ
の容量が増大し、キャパシタの電気的特性が向上する。
径開口部を含んでいることで、この大径開口部にも第１
電極および第２電極部が形成されて、第１電極部と第２
電極部とが重なる部分の面積が増大する。その結果、第
１電極部、誘電体膜および第２電極部を含むキャパシタ
の容量が増大し、キャパシタの電気的特性が向上する。
【００２６】電極層としては、具体的には、ポリシリコ
ン、タングステンおよびチタンナイトライドからなる群
から選ばれるいずれかの材料からなることが好ましい。
ン、タングステンおよびチタンナイトライドからなる群
から選ばれるいずれかの材料からなることが好ましい。
【００２７】また誘電体膜としては、具体的には、タン
タル酸化膜（Ｔａ2Ｏ5）またはタンタル酸化膜とシリコ
ン窒化膜（ＳｉＮ）との積層膜が好ましい。
タル酸化膜（Ｔａ2Ｏ5）またはタンタル酸化膜とシリコ
ン窒化膜（ＳｉＮ）との積層膜が好ましい。
【００２８】本発明の第２の局面における半導体装置の
製造方法の１つは、以下の工程を備えている。半導体基
板の主表面上に第１絶縁膜を形成する。その第１絶縁膜
に第１開口部を形成する。第１開口部に導電層を埋込
む。その導電層を覆うように第１絶縁膜上に第２絶縁膜
を形成する。第２絶縁膜に異方性エッチングを施すこと
により、導電層の表面を露出する第２開口部を形成す
る。露出した導電層の表面およびその近傍を除去するこ
とにより、電極層を形成する。電極層の表面上を含む第
１開口部内および第２開口部内に第１電極部を形成す
る。第１電極部上に誘電体膜を介在させて第２電極部を
形成する。
製造方法の１つは、以下の工程を備えている。半導体基
板の主表面上に第１絶縁膜を形成する。その第１絶縁膜
に第１開口部を形成する。第１開口部に導電層を埋込
む。その導電層を覆うように第１絶縁膜上に第２絶縁膜
を形成する。第２絶縁膜に異方性エッチングを施すこと
により、導電層の表面を露出する第２開口部を形成す
る。露出した導電層の表面およびその近傍を除去するこ
とにより、電極層を形成する。電極層の表面上を含む第
１開口部内および第２開口部内に第１電極部を形成す
る。第１電極部上に誘電体膜を介在させて第２電極部を
形成する。
【００２９】この製造方法によれば、電極層を形成する
際に導電層の表面およびその近傍が除去されることで、
露出した第１開口部の側面上にも第１電極部および第２
電極部が形成される。これにより、第１電極部と第２電
極部とが重なる部分の面積が増大する。その結果、第１
電極部、誘電体膜および第２電極部を含むキャパシタの
容量が増大し、キャパシタの電気的特性が向上する。ま
た、導電層の表面およびその近傍が除去されることで、
第２開口部を形成する際に導電層の表面に形成された結
晶欠陥などのダメージ層が除去されて、第１電極部と電
極層との界面における電気抵抗を低減することができ、
キャパシタの電気的特性が向上する。
際に導電層の表面およびその近傍が除去されることで、
露出した第１開口部の側面上にも第１電極部および第２
電極部が形成される。これにより、第１電極部と第２電
極部とが重なる部分の面積が増大する。その結果、第１
電極部、誘電体膜および第２電極部を含むキャパシタの
容量が増大し、キャパシタの電気的特性が向上する。ま
た、導電層の表面およびその近傍が除去されることで、
第２開口部を形成する際に導電層の表面に形成された結
晶欠陥などのダメージ層が除去されて、第１電極部と電
極層との界面における電気抵抗を低減することができ、
キャパシタの電気的特性が向上する。
【００３０】好ましくは、第２開口部を形成する工程で
は、導電層の表面が部分的に露出するように、第２開口
部が平面的に第１開口部に対してずらして形成される。
は、導電層の表面が部分的に露出するように、第２開口
部が平面的に第１開口部に対してずらして形成される。
【００３１】この場合には、第１開口部および第２開口
部内はさらに第１絶縁膜の上面や第２絶縁膜の底面（裏
面）が露出し、これらの露出した表面上にも第１電極部
が形成される。その結果、第１電極部と第２電極部との
重なる部分の面積がさらに増大して、キャパシタの容量
を確保することができる。
部内はさらに第１絶縁膜の上面や第２絶縁膜の底面（裏
面）が露出し、これらの露出した表面上にも第１電極部
が形成される。その結果、第１電極部と第２電極部との
重なる部分の面積がさらに増大して、キャパシタの容量
を確保することができる。
【００３２】また好ましくは、第１開口部の側面上に、
第１絶縁膜とエッチング特定の異なる側壁絶縁膜を形成
する工程を備えている。
第１絶縁膜とエッチング特定の異なる側壁絶縁膜を形成
する工程を備えている。
【００３３】さらに好ましくは、第１絶縁膜上に、第１
絶縁膜とはエッチング特性の異なる保護絶縁膜を形成す
る工程を備えている。
絶縁膜とはエッチング特性の異なる保護絶縁膜を形成す
る工程を備えている。
【００３４】これらの場合には、第１絶縁膜上に側壁絶
縁膜または保護絶縁膜が形成されることで、第２開口部
を形成する際に第１絶縁膜が過度にエッチングされるの
を防ぐことができる。
縁膜または保護絶縁膜が形成されることで、第２開口部
を形成する際に第１絶縁膜が過度にエッチングされるの
を防ぐことができる。
【００３５】好ましくは、導電層を埋込む工程は、第１
開口部にボイドを形成する工程を含み、電極層を形成す
る工程は、導電層の表面およびその近傍を除去する際
に、その導電層に形成されたボイドに対応する凹部を電
極層の表面に形成する工程を含んでいる。
開口部にボイドを形成する工程を含み、電極層を形成す
る工程は、導電層の表面およびその近傍を除去する際
に、その導電層に形成されたボイドに対応する凹部を電
極層の表面に形成する工程を含んでいる。
【００３６】この場合には、導電層の凹部の表面上にも
第１電極部が形成されて、第１電極部と第２電極部とが
重なる部分の面積がさらに増大し、キャパシタの容量を
確保することができる。
第１電極部が形成されて、第１電極部と第２電極部とが
重なる部分の面積がさらに増大し、キャパシタの容量を
確保することができる。
【００３７】また好ましくは、電極層を形成する工程
は、等方性エッチングを施すことにより、導電層の表面
およびその近傍を除去する工程を含んでいる。
は、等方性エッチングを施すことにより、導電層の表面
およびその近傍を除去する工程を含んでいる。
【００３８】この場合には、電極層にダメージを与える
のを抑制することができる。その等方性エッチングは、
具体的には、半導体基板の主表面に略平行なエッチング
速度成分を、主表面に略垂直なエッチング速度成分で割
った比が０．１以上である。
のを抑制することができる。その等方性エッチングは、
具体的には、半導体基板の主表面に略平行なエッチング
速度成分を、主表面に略垂直なエッチング速度成分で割
った比が０．１以上である。
【００３９】この場合には、導電層の表面およびその近
傍をエッチング残渣を生じさせることなくを良好に除去
することができる。
傍をエッチング残渣を生じさせることなくを良好に除去
することができる。
【００４０】さらに好ましくは、等方性エッチングで
は、第２開口部内に露出している第１絶縁膜を同時に等
方的にエッチングすることを含んでいる。
は、第２開口部内に露出している第１絶縁膜を同時に等
方的にエッチングすることを含んでいる。
【００４１】この場合に、第２開口部の開口径がより大
きくなり、第２開口部内に形成される第１電極部と第２
電極部との重なり部分の面積がさらに増大して、キャパ
シタの容量を確保することができる。
きくなり、第２開口部内に形成される第１電極部と第２
電極部との重なり部分の面積がさらに増大して、キャパ
シタの容量を確保することができる。
【００４２】本発明の第２の局面における半導体装置の
製造方法の他の１つは、以下の工程を備えている。半導
体装置基板の主表面上に第１絶縁膜を形成する。その第
１絶縁膜に第１開口部を形成する。第１開口部に電極層
を形成する。電極層を覆うように第１絶縁膜上に、エッ
チング特性がそれぞれ異なる少なくとも２層からなる第
２絶縁膜を形成する。第２絶縁膜に少なくとも等方性エ
ッチングを施すことにより、より大きい開口径を有する
大径外径部を含み、電極層の表面を露出する第２開口部
を形成する。露出した電極層の表面を含む第２開口部内
に第１電極部を形成する。第１電極部上に誘電体膜を介
在させて第２電極部を形成する。
製造方法の他の１つは、以下の工程を備えている。半導
体装置基板の主表面上に第１絶縁膜を形成する。その第
１絶縁膜に第１開口部を形成する。第１開口部に電極層
を形成する。電極層を覆うように第１絶縁膜上に、エッ
チング特性がそれぞれ異なる少なくとも２層からなる第
２絶縁膜を形成する。第２絶縁膜に少なくとも等方性エ
ッチングを施すことにより、より大きい開口径を有する
大径外径部を含み、電極層の表面を露出する第２開口部
を形成する。露出した電極層の表面を含む第２開口部内
に第１電極部を形成する。第１電極部上に誘電体膜を介
在させて第２電極部を形成する。
【００４３】この製造方法によれば、第２開口部に形成
された大径開口部にも第１電極部および第２電極部が形
成される。これにより、第１電極部と第２電極部とが重
なる部分の面積が増大する。その結果、第１電極部、誘
電体膜および第２電極部を含むキャパシタの容量が増大
し、キャパシタの電気的特性が向上する。
された大径開口部にも第１電極部および第２電極部が形
成される。これにより、第１電極部と第２電極部とが重
なる部分の面積が増大する。その結果、第１電極部、誘
電体膜および第２電極部を含むキャパシタの容量が増大
し、キャパシタの電気的特性が向上する。
【００４４】
【発明の実施の形態】（実施の形態１）本発明の実施の
形態１に係る半導体装置とその製造方法について図を用
いて説明する。まずその製造方法について説明する。図
１に示すように、シリコン基板１上に、たとえばゲート
配線（電極）またはビット線などの厚さ１００〜１５０
ｎｍの所定の配線２を形成する。その配線２を覆うよう
に、シリコン基板１上にたとえばＣＶＤ法により厚さ５
００〜１０００ｎｍのシリコン酸化膜３を形成する。な
お、このシリコン酸化膜としては、ＴＥＯＳ（Ｔｅｔｒ
ａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌｉｃａｔｅｇｌａｓ
ｓ）またはＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ
ＴＥＯＳ）などが望ましい。
形態１に係る半導体装置とその製造方法について図を用
いて説明する。まずその製造方法について説明する。図
１に示すように、シリコン基板１上に、たとえばゲート
配線（電極）またはビット線などの厚さ１００〜１５０
ｎｍの所定の配線２を形成する。その配線２を覆うよう
に、シリコン基板１上にたとえばＣＶＤ法により厚さ５
００〜１０００ｎｍのシリコン酸化膜３を形成する。な
お、このシリコン酸化膜としては、ＴＥＯＳ（Ｔｅｔｒ
ａ ＥｔｈｙｌＯｒｔｈｏ Ｓｉｌｉｃａｔｅｇｌａｓ
ｓ）またはＢＰＴＥＯＳ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ
ＴＥＯＳ）などが望ましい。
【００４５】そのシリコン酸化膜３上に、フォトレジス
トパターン（図示せず）を形成する。そのフォトレジス
トパターンをマスクとして、シリコン酸化膜３に異方性
エッチングを施すことにより、シリコン基板１の表面を
露出する開口部４を形成する。その開口部４を埋めるよ
うに、シリコン酸化膜３上に、たとえばスパッタ法によ
り導電性材料（図示せず）を形成する。その導電性材料
の全面にエッチングを施すことにより、電極層となる導
電層５を形成する。
トパターン（図示せず）を形成する。そのフォトレジス
トパターンをマスクとして、シリコン酸化膜３に異方性
エッチングを施すことにより、シリコン基板１の表面を
露出する開口部４を形成する。その開口部４を埋めるよ
うに、シリコン酸化膜３上に、たとえばスパッタ法によ
り導電性材料（図示せず）を形成する。その導電性材料
の全面にエッチングを施すことにより、電極層となる導
電層５を形成する。
【００４６】次に図２に示すように、導電層５を覆うよ
うに、シリコン酸化膜３上に、たとえばＣＶＤ法により
厚さ１０００〜１５００ｎｍのシリコン酸化膜６を形成
する。そのシリコン酸化膜６上にフォトレジストパター
ン７を形成する。次に、図３および図４に示すように、
フォトレジストパターン７をマスクとして、圧力約６．
７Ｐａ（５０ｍＴｏｒｒ）、Ｃ4Ｆ8、ＣＨ2Ｆ2およびＡ
ｒを含む雰囲気中にて、シリコン酸化膜６に異方性エッ
チングを施すことにより、導電層５の表面を露出する開
口部８を形成する。なお、図４は、図３に示す断面線Ｉ
Ｖ−ＩＶにおける断面構造を示す。
うに、シリコン酸化膜３上に、たとえばＣＶＤ法により
厚さ１０００〜１５００ｎｍのシリコン酸化膜６を形成
する。そのシリコン酸化膜６上にフォトレジストパター
ン７を形成する。次に、図３および図４に示すように、
フォトレジストパターン７をマスクとして、圧力約６．
７Ｐａ（５０ｍＴｏｒｒ）、Ｃ4Ｆ8、ＣＨ2Ｆ2およびＡ
ｒを含む雰囲気中にて、シリコン酸化膜６に異方性エッ
チングを施すことにより、導電層５の表面を露出する開
口部８を形成する。なお、図４は、図３に示す断面線Ｉ
Ｖ−ＩＶにおける断面構造を示す。
【００４７】次に、図５に示すように、等方性エッチン
グを施すことにより、導電層５の表面およびその近傍を
除去して電極層５ａを形成する。これにより、電極層５
ａの表面の位置はシリコン酸化膜３の上面の位置よりも
低くなる。このとき、導電層５の表面およびその近傍を
エッチングする量は５〜５００ｎｍであることが望まし
い。
グを施すことにより、導電層５の表面およびその近傍を
除去して電極層５ａを形成する。これにより、電極層５
ａの表面の位置はシリコン酸化膜３の上面の位置よりも
低くなる。このとき、導電層５の表面およびその近傍を
エッチングする量は５〜５００ｎｍであることが望まし
い。
【００４８】この工程における等方性エッチングでは、
ドライエッチングを施してもよいし、ウエットエッチン
グを施してもよい。たとえば電極層５ａとしてポリシリ
コン膜を適用しウエットエッチングを施す場合には、ア
ンモニア（ＮＨ3）と水（Ｈ2Ｏ）との混合溶液を用いる
のが好ましく、ドライエッチングを施す場合には、ＳＦ
6、ＮＦ3、ＣＦ4、ＣＨＦ3およびＯ2を含むガスを用い
るのが好ましい。
ドライエッチングを施してもよいし、ウエットエッチン
グを施してもよい。たとえば電極層５ａとしてポリシリ
コン膜を適用しウエットエッチングを施す場合には、ア
ンモニア（ＮＨ3）と水（Ｈ2Ｏ）との混合溶液を用いる
のが好ましく、ドライエッチングを施す場合には、ＳＦ
6、ＮＦ3、ＣＦ4、ＣＨＦ3およびＯ2を含むガスを用い
るのが好ましい。
【００４９】また、電極層５ａとしてタングステン
（Ｗ）を適用しウエットエッチングを施す場合には、Ｈ
2Ｏ2を含む溶液を使用するのが好ましく、ドライエッチ
ングを施す場合には、ＳＦ6、ＮＦ3およびＯ2を含むガ
スを用いるのが望ましい。さらに、電極層５ａとしてチ
タンナイトライド（ＴｉＮ）を適用しウエットエッチン
グを施す場合には、フッ酸（ＨＦ）を用いるのが好まし
く、ドライエッチングを施す場合には、塩素（Ｃｌ2）
を含むガスを用いるのが好ましい。
（Ｗ）を適用しウエットエッチングを施す場合には、Ｈ
2Ｏ2を含む溶液を使用するのが好ましく、ドライエッチ
ングを施す場合には、ＳＦ6、ＮＦ3およびＯ2を含むガ
スを用いるのが望ましい。さらに、電極層５ａとしてチ
タンナイトライド（ＴｉＮ）を適用しウエットエッチン
グを施す場合には、フッ酸（ＨＦ）を用いるのが好まし
く、ドライエッチングを施す場合には、塩素（Ｃｌ2）
を含むガスを用いるのが好ましい。
【００５０】なお、ここでいう等方性とは、シリコン基
板１の主表面に平行なエッチング速度に対するシリコン
基板１の主表面に略垂直なエッチング速度との比が０．
１以上であることが、導電層５の表面およびその近傍を
残渣を生じさせることなく除去して電極層５ａを形成す
るうえで望ましい。
板１の主表面に平行なエッチング速度に対するシリコン
基板１の主表面に略垂直なエッチング速度との比が０．
１以上であることが、導電層５の表面およびその近傍を
残渣を生じさせることなく除去して電極層５ａを形成す
るうえで望ましい。
【００５１】次に図６に示すように、たとえば、モノシ
ラン（ＳｉＨ4）とフォスフィン（ＰＨ3）との混合ガス
を用い、圧力１．３×１０2〜１．３×１０3Ｐａ（１〜
１０Ｔｏｒｒ）、温度５００〜５５０℃の下でアモルフ
ァスシリコン膜（図示せず）を形成する。次にジシラン
（Ｓｉ2Ｈ6）を用い、温度５５０〜６００℃、圧力１．
３×１０-2〜１．３×１０-3Ｐａ（１０-4〜１０-5Ｔｏ
ｒｒ）の下でアモルファスシリコン膜上にシリコンの核
を形成する。次に、圧力１．３×１０-6Ｐａ（１０-8Ｔ
ｏｒｒ）、温度５５０〜６００℃の下でシリコンの核を
成長させることにより、アモルファスシリコン膜の表面
に凹凸を形成してキャパシタ下部電極（ストレージノー
ド）９を形成する。
ラン（ＳｉＨ4）とフォスフィン（ＰＨ3）との混合ガス
を用い、圧力１．３×１０2〜１．３×１０3Ｐａ（１〜
１０Ｔｏｒｒ）、温度５００〜５５０℃の下でアモルフ
ァスシリコン膜（図示せず）を形成する。次にジシラン
（Ｓｉ2Ｈ6）を用い、温度５５０〜６００℃、圧力１．
３×１０-2〜１．３×１０-3Ｐａ（１０-4〜１０-5Ｔｏ
ｒｒ）の下でアモルファスシリコン膜上にシリコンの核
を形成する。次に、圧力１．３×１０-6Ｐａ（１０-8Ｔ
ｏｒｒ）、温度５５０〜６００℃の下でシリコンの核を
成長させることにより、アモルファスシリコン膜の表面
に凹凸を形成してキャパシタ下部電極（ストレージノー
ド）９を形成する。
【００５２】次に図７に示すように、キャパシタ下部電
極９上に、シリコン窒化膜およびタンタル酸化膜（Ｔａ
2Ｏ5）の積層膜からなるキャパシタ高誘電体膜１０を形
成する。そのキャパシタ高誘電体膜１０を覆うように、
たとえばポリシリコン膜などからなるキャパシタ上部電
極（セルプレート）１１を形成する。
極９上に、シリコン窒化膜およびタンタル酸化膜（Ｔａ
2Ｏ5）の積層膜からなるキャパシタ高誘電体膜１０を形
成する。そのキャパシタ高誘電体膜１０を覆うように、
たとえばポリシリコン膜などからなるキャパシタ上部電
極（セルプレート）１１を形成する。
【００５３】このようにして、キャパシタ下部電極９、
キャパシタ高誘電体膜１０およびキャパシタ上部電極１
１を含むキャパシタＣを備えた半導体装置が得られる。
キャパシタ高誘電体膜１０およびキャパシタ上部電極１
１を含むキャパシタＣを備えた半導体装置が得られる。
【００５４】このようにして得られた半導体装置では、
図７に示すように、電極層５ａの表面の位置がシリコン
酸化膜３の上面の位置よりも低いことで、露出した開口
部４の表面（側面）上にもキャパシタ下部電極９および
キャパシタ上部電極１１が形成される。その結果、従来
の半導体装置と比較すると、キャパシタ下部電極９とキ
ャパシタ上部電極１１とが重なる部分の面積が増大し、
キャパシタＣの容量の増大を図ることが可能になる。
図７に示すように、電極層５ａの表面の位置がシリコン
酸化膜３の上面の位置よりも低いことで、露出した開口
部４の表面（側面）上にもキャパシタ下部電極９および
キャパシタ上部電極１１が形成される。その結果、従来
の半導体装置と比較すると、キャパシタ下部電極９とキ
ャパシタ上部電極１１とが重なる部分の面積が増大し、
キャパシタＣの容量の増大を図ることが可能になる。
【００５５】また、図５に示す工程において、導電層５
の表面およびその近傍部分が等方性エッチングにより除
去されることで、開口部８を形成する際に導電層５の表
面およびその近傍に生じた結晶欠陥等のダメージ層やポ
リマー膜などの汚染層を除去することができる。その結
果、キャパシタ下部電極９と電極層５ａとの界面におけ
る電気抵抗を低減することができ、キャパシタの電気的
特性を向上することができる。
の表面およびその近傍部分が等方性エッチングにより除
去されることで、開口部８を形成する際に導電層５の表
面およびその近傍に生じた結晶欠陥等のダメージ層やポ
リマー膜などの汚染層を除去することができる。その結
果、キャパシタ下部電極９と電極層５ａとの界面におけ
る電気抵抗を低減することができ、キャパシタの電気的
特性を向上することができる。
【００５６】また、図５に示す工程において、導電層５
の表面およびその近傍を等方性エッチングによって除去
する際に、同時にシリコン酸化膜６に形成された開口部
８の開口径を広げてもよい。この場合には、図８に示す
ように、開口部８の開口径Ｒが増大することで、キャパ
シタ下部電極９とキャパシタ上部電極１１との重なる部
分の面積が増大し、キャパシタの容量の増加を図ること
ができる。
の表面およびその近傍を等方性エッチングによって除去
する際に、同時にシリコン酸化膜６に形成された開口部
８の開口径を広げてもよい。この場合には、図８に示す
ように、開口部８の開口径Ｒが増大することで、キャパ
シタ下部電極９とキャパシタ上部電極１１との重なる部
分の面積が増大し、キャパシタの容量の増加を図ること
ができる。
【００５７】開口部８の開口径を拡大させる量として
は、たとえば隣接する開口部８間の距離を０．３μｍ、
その間に位置する配線２の幅を０．１μｍとすると、実
際のアライメントのずれおよびＣＤシフトを考慮すれ
ば、最大０．０５μｍ（直径）まで拡大することができ
る。また、この場合の等方性エッチングとしては、シリ
コン基板１の主表面に平行なエッチング速度に対するシ
リコン基板１の主表面に略垂直な方向のエッチング速度
の比は０．１以上１．０以下であることがエッチングを
精度よく行なううえで望ましい。
は、たとえば隣接する開口部８間の距離を０．３μｍ、
その間に位置する配線２の幅を０．１μｍとすると、実
際のアライメントのずれおよびＣＤシフトを考慮すれ
ば、最大０．０５μｍ（直径）まで拡大することができ
る。また、この場合の等方性エッチングとしては、シリ
コン基板１の主表面に平行なエッチング速度に対するシ
リコン基板１の主表面に略垂直な方向のエッチング速度
の比は０．１以上１．０以下であることがエッチングを
精度よく行なううえで望ましい。
【００５８】また、図９に示すように、電極層５ａとな
る導電性材料を形成する際に開口部４の部分にボイド４
３を形成し、このボイド４３を利用してキャパシタの容
量を確保してもよい。たとえば、導電性材料としてタン
グステン（Ｗ）を用いる場合には、ＷＦ6の濃度をより
低くすることで開口部や段差部におけるタングステンの
カバレッジを悪化させることができる。
る導電性材料を形成する際に開口部４の部分にボイド４
３を形成し、このボイド４３を利用してキャパシタの容
量を確保してもよい。たとえば、導電性材料としてタン
グステン（Ｗ）を用いる場合には、ＷＦ6の濃度をより
低くすることで開口部や段差部におけるタングステンの
カバレッジを悪化させることができる。
【００５９】あるいは、開口部４の形状をボーイング形
状（樽型形状）とすることでタングステンのカバレッジ
を悪化させることができる。その結果、開口部４にボイ
ド４３が形成されやすくなる。
状（樽型形状）とすることでタングステンのカバレッジ
を悪化させることができる。その結果、開口部４にボイ
ド４３が形成されやすくなる。
【００６０】開口部４にボイド４３が形成された後、図
１０に示すように、導電層５の表面に等方性エッチング
を施すことでボイドの表面が露出する。さらに、露出し
たボイドの表面が等方的にエッチングされて、電極層５
ａの表面にはボイドに対応した凹部４４が形成される。
１０に示すように、導電層５の表面に等方性エッチング
を施すことでボイドの表面が露出する。さらに、露出し
たボイドの表面が等方的にエッチングされて、電極層５
ａの表面にはボイドに対応した凹部４４が形成される。
【００６１】その後、図６および図７に示す工程と同様
の工程を経ることでキャパシタＣを備えた半導体装置が
得られる。特に、このキャパシタＣでは、電極層５ａの
表面に形成された凹部４４の上にもキャパシタ下部電極
９およびキャパシタ上部電極１１が形成される。その結
果、このような凹部４４がない場合と比較すると、キャ
パシタ下部電極９とキャパシタ上部電極１１との重なる
部分の面積がさらに増大して、キャパシタＣの容量が増
大する。
の工程を経ることでキャパシタＣを備えた半導体装置が
得られる。特に、このキャパシタＣでは、電極層５ａの
表面に形成された凹部４４の上にもキャパシタ下部電極
９およびキャパシタ上部電極１１が形成される。その結
果、このような凹部４４がない場合と比較すると、キャ
パシタ下部電極９とキャパシタ上部電極１１との重なる
部分の面積がさらに増大して、キャパシタＣの容量が増
大する。
【００６２】（実施の形態２）本発明の実施の形態２に
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。実施の形態
１において説明した図２に示す工程において、シリコン
酸化膜６を形成した後に、図１１に示すように、フォト
レジストパターン１６を形成する。このとき、シリコン
酸化膜６に形成される開口部８が平面的に開口部４と部
分的にオーバーラップするように、アライメントを意識
的にずらしてフォトレジストパターン１６を形成する。
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。実施の形態
１において説明した図２に示す工程において、シリコン
酸化膜６を形成した後に、図１１に示すように、フォト
レジストパターン１６を形成する。このとき、シリコン
酸化膜６に形成される開口部８が平面的に開口部４と部
分的にオーバーラップするように、アライメントを意識
的にずらしてフォトレジストパターン１６を形成する。
【００６３】次に図１２に示すように、フォトレジスト
パターン１６をマスクとしてシリコン酸化膜６に異方性
エッチングを施すことにより、導電層５の表面を部分的
に露出する開口部１７を形成する。次に、図１３に示す
ように、実施の形態１において説明した図５に示す工程
と同様の工程を経ることにより、導電層５の表面をシリ
コン酸化膜６の上面の位置よりも低くして電極層５ａを
形成する。このとき、シリコン酸化膜３の表面（上面）
２２およびシリコン酸化膜６の底面（裏面）２３が露出
する。
パターン１６をマスクとしてシリコン酸化膜６に異方性
エッチングを施すことにより、導電層５の表面を部分的
に露出する開口部１７を形成する。次に、図１３に示す
ように、実施の形態１において説明した図５に示す工程
と同様の工程を経ることにより、導電層５の表面をシリ
コン酸化膜６の上面の位置よりも低くして電極層５ａを
形成する。このとき、シリコン酸化膜３の表面（上面）
２２およびシリコン酸化膜６の底面（裏面）２３が露出
する。
【００６４】次に、図１４に示すように、実施の形態１
において説明した図６に示す工程と同様の工程を経るこ
とにより、電極層５ａの表面上、開口部４および開口部
１７内にキャパシタ下部電極（ストレージノード）１９
を形成する。次に、図１５に示すように、キャパシタ下
部電極１９上にキャパシタ高誘電体膜２０を介在させて
キャパシタ上部電極（セルプレート）２１を形成する。
において説明した図６に示す工程と同様の工程を経るこ
とにより、電極層５ａの表面上、開口部４および開口部
１７内にキャパシタ下部電極（ストレージノード）１９
を形成する。次に、図１５に示すように、キャパシタ下
部電極１９上にキャパシタ高誘電体膜２０を介在させて
キャパシタ上部電極（セルプレート）２１を形成する。
【００６５】これにより、キャパシタ下部電極１９、キ
ャパシタ高誘電体膜２０およびキャパシタ上部電極２１
を含むキャパシタＣを備えた半導体装置が得られる。
ャパシタ高誘電体膜２０およびキャパシタ上部電極２１
を含むキャパシタＣを備えた半導体装置が得られる。
【００６６】上述した半導体装置では、開口部１７が平
面的に開口部４に部分的にオーバーラップするように開
口部４に対してずれて配置されている。これにより、開
口部４および開口部８内には、シリコン酸化膜３の上面
２２やシリコン酸化膜６の底面（裏面）２３が露出す
る。これらの露出した表面の上にもキャパシタ下部電極
１９およびキャパシタ上部電極２１が形成されること
で、実施の形態１において説明したキャパシタの場合よ
りもキャパシタ下部電極１９とキャパシタ上部電極２１
とが重なる部分の面積がさらに増大する。その結果、キ
ャパシタの容量がさらに増大して、たとえば、ＤＲＡＭ
などの半導体装置では記憶保持特性がさらに向上する。
面的に開口部４に部分的にオーバーラップするように開
口部４に対してずれて配置されている。これにより、開
口部４および開口部８内には、シリコン酸化膜３の上面
２２やシリコン酸化膜６の底面（裏面）２３が露出す
る。これらの露出した表面の上にもキャパシタ下部電極
１９およびキャパシタ上部電極２１が形成されること
で、実施の形態１において説明したキャパシタの場合よ
りもキャパシタ下部電極１９とキャパシタ上部電極２１
とが重なる部分の面積がさらに増大する。その結果、キ
ャパシタの容量がさらに増大して、たとえば、ＤＲＡＭ
などの半導体装置では記憶保持特性がさらに向上する。
【００６７】（実施の形態３）本発明の実施の形態３に
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。図１６に示
すように、シリコン基板１上に配線２およびシリコン酸
化膜３を形成した後、たとえばＣＶＤ法によりシリコン
窒化膜２４を形成する。そのシリコン窒化膜２４上に、
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、シリコン窒化
膜２４およびシリコン酸化膜３に異方性エッチングを施
すことにより、シリコン基板１の表面を露出する開口部
４を形成する。
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。図１６に示
すように、シリコン基板１上に配線２およびシリコン酸
化膜３を形成した後、たとえばＣＶＤ法によりシリコン
窒化膜２４を形成する。そのシリコン窒化膜２４上に、
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、シリコン窒化
膜２４およびシリコン酸化膜３に異方性エッチングを施
すことにより、シリコン基板１の表面を露出する開口部
４を形成する。
【００６８】次に図１７に示すように、開口部４内を含
むシリコン窒化膜２４上に、たとえばＣＶＤ法によりシ
リコン窒化膜２５を形成する。次に図１８に示すよう
に、シリコン窒化膜２５に異方性エッチングを施すこと
により、開口部４の側面上にサイドウォール絶縁膜２５
ａを形成する。次に図１９に示すように、開口部４内に
導電層５を形成する。
むシリコン窒化膜２４上に、たとえばＣＶＤ法によりシ
リコン窒化膜２５を形成する。次に図１８に示すよう
に、シリコン窒化膜２５に異方性エッチングを施すこと
により、開口部４の側面上にサイドウォール絶縁膜２５
ａを形成する。次に図１９に示すように、開口部４内に
導電層５を形成する。
【００６９】次に図２０に示すように、シリコン窒化膜
２４上に、たとえばＣＶＤ法によりシリコン酸化膜６を
形成する。そのシリコン酸化膜６上に、フォトレジスト
パターン（図示せず）を形成する。そのフォトレジスト
パターンをマスクとしてシリコン酸化膜６に異方性エッ
チングを施すことにより、導電層５の表面の一部を露出
する開口部２８を形成する。
２４上に、たとえばＣＶＤ法によりシリコン酸化膜６を
形成する。そのシリコン酸化膜６上に、フォトレジスト
パターン（図示せず）を形成する。そのフォトレジスト
パターンをマスクとしてシリコン酸化膜６に異方性エッ
チングを施すことにより、導電層５の表面の一部を露出
する開口部２８を形成する。
【００７０】次に図２１に示すように、等方性エッチン
グを施すことにより導電層５の表面およびその近傍を除
去することにより、導電層５の表面をシリコン酸化膜３
の上面の位置よりも低くして電極層５ａを形成する。次
に図２２に示すように、実施の形態１において説明した
図６に示す工程と同様の工程を経ることで電極層５ａの
表面上、開口部２８および開口部４内に、キャパシタ下
部電極３０を形成する。
グを施すことにより導電層５の表面およびその近傍を除
去することにより、導電層５の表面をシリコン酸化膜３
の上面の位置よりも低くして電極層５ａを形成する。次
に図２２に示すように、実施の形態１において説明した
図６に示す工程と同様の工程を経ることで電極層５ａの
表面上、開口部２８および開口部４内に、キャパシタ下
部電極３０を形成する。
【００７１】次に、図７に示す工程と同様の工程を経る
ことで、そのキャパシタ下部電極３０上にキャパシタ高
誘電体膜３１を介在させてキャパシタ上部電極３２を形
成する。
ことで、そのキャパシタ下部電極３０上にキャパシタ高
誘電体膜３１を介在させてキャパシタ上部電極３２を形
成する。
【００７２】このようにして、キャパシタ下部電極３
０、キャパシタ高誘電体膜３１およびキャパシタ上部電
極３２を含むキャパシタＣを備えた半導体装置が得られ
る。
０、キャパシタ高誘電体膜３１およびキャパシタ上部電
極３２を含むキャパシタＣを備えた半導体装置が得られ
る。
【００７３】上述した半導体装置では、シリコン酸化膜
３の上面または開口部４の側面上にシリコン酸化膜３と
はエッチング特性の異なるシリコン窒化膜２４、２５ａ
が形成されている。これにより、開口部２８を形成する
際に、シリコン酸化膜３が過度にエッチングされるのを
防ぐことができる。
３の上面または開口部４の側面上にシリコン酸化膜３と
はエッチング特性の異なるシリコン窒化膜２４、２５ａ
が形成されている。これにより、開口部２８を形成する
際に、シリコン酸化膜３が過度にエッチングされるのを
防ぐことができる。
【００７４】また、導電層５を等方的にエッチングする
際に、シリコン酸化膜３が過度にエッチングされるのを
防止することができる。その結果、シリコン酸化膜３に
埋込まれた配線２が露出して、電極層５ａやキャパシタ
下部電極３０と電気的に短絡するのを防止することがで
きる。
際に、シリコン酸化膜３が過度にエッチングされるのを
防止することができる。その結果、シリコン酸化膜３に
埋込まれた配線２が露出して、電極層５ａやキャパシタ
下部電極３０と電気的に短絡するのを防止することがで
きる。
【００７５】なお、この実施の形態では、シリコン酸化
膜３の上面にシリコン窒化膜２４を形成し、開口部４の
側面上にサイドウォール絶縁膜２５ａをそれぞれ形成し
たが、たとえば図２３に示すように、シリコン酸化膜３
の上面にのみシリコン窒化膜２４を形成してもよい。
膜３の上面にシリコン窒化膜２４を形成し、開口部４の
側面上にサイドウォール絶縁膜２５ａをそれぞれ形成し
たが、たとえば図２３に示すように、シリコン酸化膜３
の上面にのみシリコン窒化膜２４を形成してもよい。
【００７６】また、図２４に示すように、開口部４の上
面にのみサイドウォール絶縁膜２５ａを形成してもよ
い。これらの場合でも、上述した配線２と電極層５また
はキャパシタ下部電極３０との電気的な短絡を十分に防
止することができる。
面にのみサイドウォール絶縁膜２５ａを形成してもよ
い。これらの場合でも、上述した配線２と電極層５また
はキャパシタ下部電極３０との電気的な短絡を十分に防
止することができる。
【００７７】（実施の形態４）本発明の実施の形態４に
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。図２５に示
すように、シリコン基板１上に、配線２およびシリコン
酸化膜３を形成する。そのシリコン酸化膜３に開口部４
を形成し、その開口部４に導電層５を形成する。導電層
５を覆うようにシリコン酸化膜３上に、たとえばＣＶＤ
法によりシリコン窒化膜３５を形成する。そのシリコン
窒化膜３５上に、シリコン窒化膜とはエッチング特性の
異なるシリコン酸化膜３６を形成する。そのシリコン酸
化膜３６上にフォトレジストパターン７を形成する。
係る半導体装置とその製造方法について図を用いて説明
する。まずその製造方法について説明する。図２５に示
すように、シリコン基板１上に、配線２およびシリコン
酸化膜３を形成する。そのシリコン酸化膜３に開口部４
を形成し、その開口部４に導電層５を形成する。導電層
５を覆うようにシリコン酸化膜３上に、たとえばＣＶＤ
法によりシリコン窒化膜３５を形成する。そのシリコン
窒化膜３５上に、シリコン窒化膜とはエッチング特性の
異なるシリコン酸化膜３６を形成する。そのシリコン酸
化膜３６上にフォトレジストパターン７を形成する。
【００７８】次に図２６に示すように、フォトレジスト
パターン７をマスクとして、シリコン酸化膜３６に異方
性エッチングを施すことによりシリコン窒化膜３５の表
面を露出する開口部３７を形成する。次に図２７に示す
ように、シリコン窒化膜３５に等方性エッチングを施す
ことにより、導電層５の表面を露出する開口部３８を形
成する。このとき、シリコン酸化膜３６とシリコン窒化
膜３５とのエッチング特性の違いにより開口部３８の開
口径は開口部３７の開口径よりも大きくなる。
パターン７をマスクとして、シリコン酸化膜３６に異方
性エッチングを施すことによりシリコン窒化膜３５の表
面を露出する開口部３７を形成する。次に図２７に示す
ように、シリコン窒化膜３５に等方性エッチングを施す
ことにより、導電層５の表面を露出する開口部３８を形
成する。このとき、シリコン酸化膜３６とシリコン窒化
膜３５とのエッチング特性の違いにより開口部３８の開
口径は開口部３７の開口径よりも大きくなる。
【００７９】次に図２８に示すように、等方性エッチン
グを施すことにより導電層５の表面およびその近傍を除
去することにより、導電層５の表面をシリコン酸化膜３
の上面の位置よりも低くして電極層５ａを形成する。次
に図２９に示すように、図６に示す工程と同様の工程を
経ることにより、開口部４、３８、３７内にキャパシタ
下部電極３９を形成する。
グを施すことにより導電層５の表面およびその近傍を除
去することにより、導電層５の表面をシリコン酸化膜３
の上面の位置よりも低くして電極層５ａを形成する。次
に図２９に示すように、図６に示す工程と同様の工程を
経ることにより、開口部４、３８、３７内にキャパシタ
下部電極３９を形成する。
【００８０】次に図３０に示すように、図７に示す工程
と同様の工程を経ることにより、キャパシタ下部電極３
９上にキャパシタ高誘電体膜４０を介在させてキャパシ
タ上部電極４１を形成する。
と同様の工程を経ることにより、キャパシタ下部電極３
９上にキャパシタ高誘電体膜４０を介在させてキャパシ
タ上部電極４１を形成する。
【００８１】これにより、キャパシタ下部電極３９、キ
ャパシタ高誘電体膜４０およびキャパシタ上部電極４１
を含むキャパシタＣを備えた半導体装置が得られる。
ャパシタ高誘電体膜４０およびキャパシタ上部電極４１
を含むキャパシタＣを備えた半導体装置が得られる。
【００８２】上述した半導体装置では、開口部３８の開
口径が開口部３７の開口径よりも大きいことで、実施の
形態１において説明した図７に示すキャパシタＣの構造
と比べると、キャパシタ下部電極３９の形成される面積
がより増大し、これによりキャパシタ下部電極３９とキ
ャパシタ上部電極４１とが重なる部分の面積がさらに増
大する。その結果、キャパシタの容量が増大してキャパ
シタの電気的特性が向上する。
口径が開口部３７の開口径よりも大きいことで、実施の
形態１において説明した図７に示すキャパシタＣの構造
と比べると、キャパシタ下部電極３９の形成される面積
がより増大し、これによりキャパシタ下部電極３９とキ
ャパシタ上部電極４１とが重なる部分の面積がさらに増
大する。その結果、キャパシタの容量が増大してキャパ
シタの電気的特性が向上する。
【００８３】なお、図３１に示すように、電極層５の表
面およびその近傍を等方性エッチングにより除去する工
程を除いても、この場合には、開口部３７、３８内に十
分なキャパシタ下部電極３９が形成されることで、キャ
パシタＣの容量の確保を行なうことができる。したがっ
て、この場合には電極層５の等方性エッチングによる除
去工程を削減することができる。
面およびその近傍を等方性エッチングにより除去する工
程を除いても、この場合には、開口部３７、３８内に十
分なキャパシタ下部電極３９が形成されることで、キャ
パシタＣの容量の確保を行なうことができる。したがっ
て、この場合には電極層５の等方性エッチングによる除
去工程を削減することができる。
【００８４】以上説明したように、本発明に係る半導体
装置の製造方法によって得られる半導体装置において
は、キャパシタの容量に確保あるいは増大を図ることが
できるとともに、キャパシタと電極層との界面抵抗の低
減を図ることができ、たとえば、微細化されたＤＲＡＭ
における記憶保持特性の向上を図ることができる。
装置の製造方法によって得られる半導体装置において
は、キャパシタの容量に確保あるいは増大を図ることが
できるとともに、キャパシタと電極層との界面抵抗の低
減を図ることができ、たとえば、微細化されたＤＲＡＭ
における記憶保持特性の向上を図ることができる。
【００８５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８６】
【発明の効果】本発明の１つの局面における半導体装置
の１つによれば、電極層の表面の位置が第１絶縁膜の上
面の位置よりも低いことで、露出した第１開口部内の表
面（側面）上にも第１電極部および第２電極部が形成さ
れる。その結果、従来の半導体装置と比較すると、第１
電極部と第２電極部とが重なる部分の面積が増大する。
これにより、第１電極部、誘電体膜および第２電極部を
含むキャパシタの容量が増大し、キャパシタの電気的特
性が向上する。
の１つによれば、電極層の表面の位置が第１絶縁膜の上
面の位置よりも低いことで、露出した第１開口部内の表
面（側面）上にも第１電極部および第２電極部が形成さ
れる。その結果、従来の半導体装置と比較すると、第１
電極部と第２電極部とが重なる部分の面積が増大する。
これにより、第１電極部、誘電体膜および第２電極部を
含むキャパシタの容量が増大し、キャパシタの電気的特
性が向上する。
【００８７】好ましくは、電極層の表面およびその近傍
では実質的に結晶欠陥を含むダメージ層を有していない
ことで、第１電極部と電極層との界面における電気抵抗
を低減することができる。
では実質的に結晶欠陥を含むダメージ層を有していない
ことで、第１電極部と電極層との界面における電気抵抗
を低減することができる。
【００８８】また好ましくは、第２開口部は平面的に第
１開口部と部分的にオーバーラップするように第１開口
部に対してずらして配置されていることで、第１開口部
および第２開口部内にはさらに第１絶縁膜の上面や第２
絶縁膜の底面（裏面）が露出する。これらの露出した表
面の上にも第１電極部が形成されて、第１電極部と第２
電極部とが重なる部分の面積がさらに増大して、キャパ
シタの容量を確保することができる。
１開口部と部分的にオーバーラップするように第１開口
部に対してずらして配置されていることで、第１開口部
および第２開口部内にはさらに第１絶縁膜の上面や第２
絶縁膜の底面（裏面）が露出する。これらの露出した表
面の上にも第１電極部が形成されて、第１電極部と第２
電極部とが重なる部分の面積がさらに増大して、キャパ
シタの容量を確保することができる。
【００８９】好ましくは、第１開口部の側面上には、第
１絶縁膜とエッチング特性の異なる側壁絶縁膜が形成さ
れていることや、第１絶縁膜の上面上には、第１絶縁膜
とエッチング特性の異なる保護絶縁膜が形成されている
ことで、第２開口部を形成する際に第１絶縁膜が過度に
エッチングされるのを防止することができる。
１絶縁膜とエッチング特性の異なる側壁絶縁膜が形成さ
れていることや、第１絶縁膜の上面上には、第１絶縁膜
とエッチング特性の異なる保護絶縁膜が形成されている
ことで、第２開口部を形成する際に第１絶縁膜が過度に
エッチングされるのを防止することができる。
【００９０】好ましくは、電極層の表面には凹部が形成
されていることで、その凹部の表面上にも第１電極部が
形成されて、第１電極部と第２電極部とが重なる部分の
面積がさらに増大して、キャパシタの容量を確保するこ
とができる。
されていることで、その凹部の表面上にも第１電極部が
形成されて、第１電極部と第２電極部とが重なる部分の
面積がさらに増大して、キャパシタの容量を確保するこ
とができる。
【００９１】また好ましくは、第２開口部は開口径がよ
り大きい大径開口部を含んでいることで、第１電極部と
第２電極部とが重なる部分の面積がさらに増大して、キ
ャパシタの容量を確保することができる。
り大きい大径開口部を含んでいることで、第１電極部と
第２電極部とが重なる部分の面積がさらに増大して、キ
ャパシタの容量を確保することができる。
【００９２】そのような大径開口部は、第１絶縁膜と第
２絶縁膜との間に設けられた第２絶縁膜とエッチング特
性の異なる第３絶縁膜に形成されているのが好ましい。
２絶縁膜との間に設けられた第２絶縁膜とエッチング特
性の異なる第３絶縁膜に形成されているのが好ましい。
【００９３】また好ましくは、第１電極部の表面は凹凸
状であることで、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
状であることで、第１電極部と第２電極部とが重なる部
分の面積がさらに増大して、キャパシタの容量を確保す
ることができる。
【００９４】本発明の第１の局面における半導体装置の
他の１つによれば、第２開口部が大径開口部を含んでい
ることで、この大径開口部にも第１電極および第２電極
部が形成されて、第１電極部と第２電極部とが重なる部
分の面積が増大する。その結果、第１電極部、誘電体膜
および第２電極部を含むキャパシタの容量が増大し、キ
ャパシタの電気的特性が向上する。
他の１つによれば、第２開口部が大径開口部を含んでい
ることで、この大径開口部にも第１電極および第２電極
部が形成されて、第１電極部と第２電極部とが重なる部
分の面積が増大する。その結果、第１電極部、誘電体膜
および第２電極部を含むキャパシタの容量が増大し、キ
ャパシタの電気的特性が向上する。
【００９５】電極層としては、具体的には、ポリシリコ
ン、タングステンおよびチタンナイトライドからなる群
から選ばれるいずれかの材料からなることが好ましい。
ン、タングステンおよびチタンナイトライドからなる群
から選ばれるいずれかの材料からなることが好ましい。
【００９６】また誘電体膜としては、具体的には、タン
タル酸化膜（Ｔａ2Ｏ5）またはタンタル酸化膜とシリコ
ン窒化膜（ＳｉＮ）との積層膜が好ましい。
タル酸化膜（Ｔａ2Ｏ5）またはタンタル酸化膜とシリコ
ン窒化膜（ＳｉＮ）との積層膜が好ましい。
【００９７】本発明の第２の局面における半導体装置の
製造方法の１つによれば、電極層を形成する際に導電層
の表面およびその近傍が除去されることで、露出した第
１開口部の側面上にも第１電極部および第２電極部が形
成される。これにより、第１電極部と第２電極部とが重
なる部分の面積が増大する。その結果、第１電極部、誘
電体膜および第２電極部を含むキャパシタの容量が増大
し、キャパシタの電気的特性が向上する。また、導電層
の表面およびその近傍が除去されることで、第２開口部
を形成する際に導電層の表面に形成された結晶欠陥など
のダメージ層が除去されて、第１電極部と電極層との界
面における電気抵抗を低減することができ、キャパシタ
の電気的特性が向上する。
製造方法の１つによれば、電極層を形成する際に導電層
の表面およびその近傍が除去されることで、露出した第
１開口部の側面上にも第１電極部および第２電極部が形
成される。これにより、第１電極部と第２電極部とが重
なる部分の面積が増大する。その結果、第１電極部、誘
電体膜および第２電極部を含むキャパシタの容量が増大
し、キャパシタの電気的特性が向上する。また、導電層
の表面およびその近傍が除去されることで、第２開口部
を形成する際に導電層の表面に形成された結晶欠陥など
のダメージ層が除去されて、第１電極部と電極層との界
面における電気抵抗を低減することができ、キャパシタ
の電気的特性が向上する。
【００９８】好ましくは、第２開口部を形成する工程で
は、導電層の表面が部分的に露出するように、第２開口
部が平面的に第１開口部に対してずらして形成されるこ
とで、第１開口部および第２開口部内はさらに第１絶縁
膜の上面や第２絶縁膜の底面（裏面）が露出し、これら
の露出した表面上にも第１電極部が形成される。その結
果、第１電極部と第２電極部との重なる部分の面積がさ
らに増大して、キャパシタの容量を確保することができ
る。
は、導電層の表面が部分的に露出するように、第２開口
部が平面的に第１開口部に対してずらして形成されるこ
とで、第１開口部および第２開口部内はさらに第１絶縁
膜の上面や第２絶縁膜の底面（裏面）が露出し、これら
の露出した表面上にも第１電極部が形成される。その結
果、第１電極部と第２電極部との重なる部分の面積がさ
らに増大して、キャパシタの容量を確保することができ
る。
【００９９】また好ましくは、第１開口部の側面上に、
第１絶縁膜とエッチング特定の異なる側壁絶縁膜を形成
する工程を備えていたり、第１絶縁膜上に、第１絶縁膜
とはエッチング特性の異なる保護絶縁膜を形成する工程
を備えていることで、第２開口部を形成する際に第１絶
縁膜が過度にエッチングされるのを防ぐことができる。
第１絶縁膜とエッチング特定の異なる側壁絶縁膜を形成
する工程を備えていたり、第１絶縁膜上に、第１絶縁膜
とはエッチング特性の異なる保護絶縁膜を形成する工程
を備えていることで、第２開口部を形成する際に第１絶
縁膜が過度にエッチングされるのを防ぐことができる。
【０１００】好ましくは、導電層を埋込む工程は、第１
開口部にボイドを形成する工程を含み、電極層を形成す
る工程は、導電層の表面およびその近傍を除去する際
に、その導電層に形成されたボイドに対応する凹部を電
極層の表面に形成する工程を含んでいることで、導電層
の凹部の表面上にも第１電極部が形成されて、第１電極
部と第２電極部とが重なる部分の面積がさらに増大し、
キャパシタの容量を確保することができる。
開口部にボイドを形成する工程を含み、電極層を形成す
る工程は、導電層の表面およびその近傍を除去する際
に、その導電層に形成されたボイドに対応する凹部を電
極層の表面に形成する工程を含んでいることで、導電層
の凹部の表面上にも第１電極部が形成されて、第１電極
部と第２電極部とが重なる部分の面積がさらに増大し、
キャパシタの容量を確保することができる。
【０１０１】また好ましくは、電極層を形成する工程
は、等方性エッチングを施すことにより、導電層の表面
およびその近傍を除去する工程を含んでいることで、電
極層にダメージを与えるのを抑制することができる。
は、等方性エッチングを施すことにより、導電層の表面
およびその近傍を除去する工程を含んでいることで、電
極層にダメージを与えるのを抑制することができる。
【０１０２】その等方性エッチングは、具体的には、半
導体基板の主表面に略平行なエッチング速度成分を、主
表面に略垂直なエッチング速度成分で割った比が０．１
以上であることで、導電層の表面およびその近傍をエッ
チング残渣を生じさせることなくを良好に除去すること
ができる。
導体基板の主表面に略平行なエッチング速度成分を、主
表面に略垂直なエッチング速度成分で割った比が０．１
以上であることで、導電層の表面およびその近傍をエッ
チング残渣を生じさせることなくを良好に除去すること
ができる。
【０１０３】さらに好ましくは、等方性エッチングで
は、第２開口部内に露出している第１絶縁膜を同時に等
方的にエッチングすることを含んでいることで、第２開
口部の開口径がより大きくなり、第２開口部内に形成さ
れる第１電極部と第２電極部との重なり部分の面積がさ
らに増大して、キャパシタの容量を確保することができ
る。
は、第２開口部内に露出している第１絶縁膜を同時に等
方的にエッチングすることを含んでいることで、第２開
口部の開口径がより大きくなり、第２開口部内に形成さ
れる第１電極部と第２電極部との重なり部分の面積がさ
らに増大して、キャパシタの容量を確保することができ
る。
【０１０４】本発明の第２の局面における半導体装置の
製造方法の他の１つによれば、第２開口部に形成された
大径開口部にも第１電極部および第２電極部が形成され
る。これにより、第１電極部と第２電極部とが重なる部
分の面積が増大する。その結果、第１電極部、誘電体膜
および第２電極部を含むキャパシタの容量が増大し、キ
ャパシタの電気的特性が向上する。
製造方法の他の１つによれば、第２開口部に形成された
大径開口部にも第１電極部および第２電極部が形成され
る。これにより、第１電極部と第２電極部とが重なる部
分の面積が増大する。その結果、第１電極部、誘電体膜
および第２電極部を含むキャパシタの容量が増大し、キ
ャパシタの電気的特性が向上する。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図２】 実施の形態において、図１に示す工程の後に
行なわれる工程を示す断面図である。
行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す平面図である。
に行なわれる工程を示す平面図である。
【図４】 同実施の形態において、図３に示す断面線Ｉ
Ｖ−ＩＶにおける断面図である。
Ｖ−ＩＶにおける断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態における半導体装置の第１の変
形例を示す断面図である。
形例を示す断面図である。
【図９】 同実施の形態における半導体装置の第２の変
形例を示す断面図である。
形例を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１８】 同実施の形態において、図１７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２３】 同実施の形態における半導体装置の第１の
変形例を示す断面図である。
変形例を示す断面図である。
【図２４】 同実施の形態における半導体装置の第２の
変形例を示す断面図である。
変形例を示す断面図である。
【図２５】 本発明の実施の形態４に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２７】 同実施の形態において、図２６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２８】 同実施の形態において、図２７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３０】 同実施の形態において、図２９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３１】 同実施の形態における半導体装置の変形例
を示す断面図である。
を示す断面図である。
【図３２】 従来の半導体装置の製造方法の１工程を示
す断面図である。
す断面図である。
【図３３】 図３２に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３４】 図３３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３５】 図３４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図３６】 図３５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
１ シリコン基板、２ 配線、３、６ シリコン酸化
膜、４、８、１７、２８、３７、３８ 開口部、５ 電
極層、７、１６ フォトレジストパターン、９、１９、
３０、３９ キャパシタ下部電極、１０、２０、３１、
４０ キャパシタ高誘電体膜、１１、２１、３２、４１
キャパシタ上部電極、２２ 表面、２３底面（裏
面）、２４、２５ シリコン窒化膜、２５ａ サイドウ
ォール絶縁膜。
膜、４、８、１７、２８、３７、３８ 開口部、５ 電
極層、７、１６ フォトレジストパターン、９、１９、
３０、３９ キャパシタ下部電極、１０、２０、３１、
４０ キャパシタ高誘電体膜、１１、２１、３２、４１
キャパシタ上部電極、２２ 表面、２３底面（裏
面）、２４、２５ シリコン窒化膜、２５ａ サイドウ
ォール絶縁膜。
Claims (21)
- 【請求項１】 半導体基板の主表面上に形成された第１
絶縁膜と、 前記第１絶縁膜に形成された第１開口部と、 前記第１開口部に形成され、前記第１絶縁膜の上面より
も低い位置に表面が位置する電極層と、 前記第１絶縁膜上に形成された第２絶縁膜と、 前記第２絶縁膜に形成され、前記第１開口部と繋がる第
２開口部と、 前記電極層の表面上を含む前記第１開口部内および前記
第２開口部内に形成された第１電極部および前記第１電
極部上に誘電体膜を介在させて形成された第２電極部と
を含むキャパシタとを備えた、半導体装置。 - 【請求項２】 前記電極層の表面およびその近傍は、実
質的に結晶欠陥を含むダメージ層を有していない、請求
項１記載の半導体装置。 - 【請求項３】 前記第２開口部は、平面的に前記第１開
口部と部分的にオーバーラップするように前記第１開口
部に対してずらして配置されている、請求項１または２
に記載の半導体装置。 - 【請求項４】 前記第１開口部の側面上には、前記第１
絶縁膜とエッチング特性の異なる側壁絶縁膜が形成され
ている、請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 前記第１絶縁膜の上面上には、前記第１
絶縁膜とエッチング特性の異なる保護絶縁膜が形成され
ている、請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 前記電極層の表面には凹部が形成されて
いる、請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 前記第２開口部は開口径がより大きい大
径開口部を含む、請求項１〜６のいずれかに記載の半導
体装置。 - 【請求項８】 前記第１絶縁膜と前記第２絶縁膜との間
に、前記第２絶縁膜とエッチング特性の異なる第３絶縁
膜を備え、 前記大径開口部は前記第３絶縁膜に形成されている、請
求項７記載の半導体装置。 - 【請求項９】 前記第１電極部の表面は凹凸状である、
請求項１〜８のいずれかに記載の半導体装置。 - 【請求項１０】 半導体基板の主表面上に形成された第
１絶縁膜と、 前記第１絶縁膜に形成された第１開口部と、 前記第１開口部に形成された電極層と、 前記第１絶縁膜上に形成された第２絶縁膜と、 前記第２絶縁膜に形成され、開口部がより大きい大径開
口部を含み前記電極層の表面を露出する第２開口部と、 前記電極層の表面上を含む前記第２開口部内に形成され
た第１電極部と、 前記第１電極部上に誘電体膜を介在させて形成された第
２電極部とを備えた、半導体装置。 - 【請求項１１】 前記電極層は、ポリシリコン、タング
ステンおよびチタンナイトライドからなる群から選ばれ
るいずれかの材料からなる、請求項１〜１０のいずれか
に記載の半導体装置。 - 【請求項１２】 前記誘電体膜は、タンタル酸化膜（Ｔ
ａ2Ｏ5）またはタンタル酸化膜とシリコン窒化膜（Ｓｉ
Ｎ）との積層膜を含む、請求項１〜１１のいずれかに記
載の半導体装置。 - 【請求項１３】 半導体基板の主表面上に第１絶縁膜を
形成する工程と、 前記第１絶縁膜に第１開口部を形成する工程と、 前記第１開口部に導電層を埋込む工程と、 前記導電層を覆うように前記第１絶縁膜上に第２絶縁膜
を形成する工程と、 前記第２絶縁膜に異方性エッチングを施すことにより、
前記導電層の表面を露出する第２開口部を形成する工程
と、 露出した前記導電層の表面およびその近傍を除去するこ
とにより、電極層を形成する工程と、 前記電極層の表面上を含む前記第１開口部内および前記
第２開口部内に第１電極部を形成する工程と、 前記第１電極部上に誘電体膜を介在させて第２電極部を
形成する工程とを備えた、半導体装置の製造方法。 - 【請求項１４】 前記第２開口部を形成する工程では、
前記導電層の表面が部分的に露出するように、前記第２
開口部が平面的に前記第１開口部に対してずらして形成
される、請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記第１開口部の側面上に、前記第１
絶縁膜とはエッチング特定の異なる側壁絶縁膜を形成す
る工程を備えた、請求項１３または１４に記載の半導体
装置の製造方法。 - 【請求項１６】 前記第１絶縁膜上に、前記第１絶縁膜
とはエッチング特性の異なる保護絶縁膜を形成する工程
を備えた、請求項１３〜１５のいずれかに記載の半導体
装置の製造方法。 - 【請求項１７】 前記導電層を埋込む工程は、前記第１
開口部にボイドを形成する工程を含み、 前記電極層を形成する工程は、前記導電層の表面および
その近傍を除去する際に、前記導電層に形成された前記
ボイドに対応する凹部を前記電極層の表面に形成する工
程を含む、請求項１３〜１６のいずれかに記載の半導体
装置の製造方法。 - 【請求項１８】 前記電極層を形成する工程は、等方性
エッチングを施すことにより、前記導電層の表面および
その近傍を除去する工程を含む、請求項１３〜１７のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１９】 前記等方性エッチングでは、前記半導
体基板の主表面に略平行なエッチング速度成分を、主表
面に略垂直なエッチング速度成分で除した比が０．１以
上である、請求項１８記載の半導体装置の製造方法。 - 【請求項２０】 前記等方性エッチングでは、前記第２
開口部内に露出している前記第２絶縁膜を同時に等方的
にエッチングすることを含む、請求項１８または１９に
記載の半導体装置の製造方法。 - 【請求項２１】 半導体装置基板の主表面上に第１絶縁
膜を形成する工程と、 前記第１絶縁膜に第１開口部を形成する工程と、 前記第１開口部に電極層を形成する工程と、 前記電極層を覆うように前記第１絶縁膜上に、エッチン
グ特性がそれぞれ異なる少なくとも２層からなる第２絶
縁膜を形成する工程と、 前記第２絶縁膜に少なくとも等方性エッチングを施すこ
とにより、より大きい開口径を有する大径開口部を含
み、前記電極層の表面を露出する第２開口部を形成する
工程と、 露出した前記電極層の表面を含む前記第２開口部内に第
１電極部を形成する工程と、 前記第１電極部上に誘電体膜を介在させて第２電極部を
形成する工程とを備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051669A JP2001244429A (ja) | 2000-02-28 | 2000-02-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051669A JP2001244429A (ja) | 2000-02-28 | 2000-02-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244429A true JP2001244429A (ja) | 2001-09-07 |
Family
ID=18573292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000051669A Withdrawn JP2001244429A (ja) | 2000-02-28 | 2000-02-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943081B2 (en) | 2002-05-28 | 2005-09-13 | Samsung Electronics Co., Ltd. | Method of forming storage nodes comprising a base in a contact hole and related structures |
| KR100721546B1 (ko) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| JP2008053705A (ja) * | 2006-08-23 | 2008-03-06 | Promos Technologies Inc | メモリ構造の製造方法 |
-
2000
- 2000-02-28 JP JP2000051669A patent/JP2001244429A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943081B2 (en) | 2002-05-28 | 2005-09-13 | Samsung Electronics Co., Ltd. | Method of forming storage nodes comprising a base in a contact hole and related structures |
| KR100521362B1 (ko) * | 2002-05-28 | 2005-10-12 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| KR100721546B1 (ko) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| JP2008053705A (ja) * | 2006-08-23 | 2008-03-06 | Promos Technologies Inc | メモリ構造の製造方法 |
| JP4695120B2 (ja) * | 2006-08-23 | 2011-06-08 | プロモス テクノロジーズ インコーポレイテッド | メモリ構造の製造方法 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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