KR20020073783A - 노어형 플래시 메모리 소자의 제조방법 - Google Patents

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KR20020073783A
KR20020073783A KR1020010013618A KR20010013618A KR20020073783A KR 20020073783 A KR20020073783 A KR 20020073783A KR 1020010013618 A KR1020010013618 A KR 1020010013618A KR 20010013618 A KR20010013618 A KR 20010013618A KR 20020073783 A KR20020073783 A KR 20020073783A
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Abstract

불순물확산층을 사용한 메몰 공통소스라인의 표면의 요철이 없거나 단차가 낮은 노어형 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은, 반도체 반도체기판에 소자분리막을 형성함과 동시에 복수개의 활성영역을 한정한다. 상기 활성영역들 상에 부유게이트 패턴을 형성하고, 상기 부유게이트 패턴이 형성된 결과물 전면에 게이트 층간유전체막, 제어게이트 도전막 및 캡핑절연막을 형성한다. 상기 캡핑절연막, 상기 제어게이트 도전막, 상기 게이트 층간 유전체막, 상기 부유게이트 패턴을 차례로 식각하여 상기 활성영역들을 가로지르는 복수개의 워드라인을 형성한다. 상기 각 워드라인의 일 측벽을 따라 노출된 반도체 기판 및 소자분리막을 식각하여 공통소스라인 영역을 형성한다. 상기 공통소스라인 영역 및 상기 각 워드라인의 다른 측벽을 따라 노출된 활성영역에 불순물을 주입하여 공통소스라인 및 드레인을 형성한다.

Description

노어형 플래시 메모리 소자의 제조방법{METHOD OF FABRICATING NOR TYPE FLASH MEMORY DEVICE}
본 발명은 반도체 메모리 소자를 제조하는 방법에 관한 것으로서, 더 구체적으로 불순물 확산층으로 이루어진 매몰형 공통소스라인(buried common source line)을 가지는 노어형 플래시 메모리 소자를 제조하는 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 칩의 소형화 및 고속화를 위해서 셀사이즈를 축소시키는 고집적화에 대한 요구가 증대되고 있다. 노어형 플래시 메모리의 경우, 공통소스라인을 워드라인에 자기정렬하여 형성한 후 불순물 확산층으로 이루어진 매몰형 자기정렬 공통소스라인(buried self aligned common source line)을 형성함으로써 소자의 크기를 줄이는 방법이 사용되고 있다. 그러나, 고집적화가 진행됨에 따라 공통소스라인의 폭의 축소가 불가피하게 되고, 이러한 경향이 진행됨에 따라 매몰 소스라인의 저항이 높아지는 문제점이 발생한다. 특히, 종래의 LOCOS를 사용한 소자분리막의 버즈빅(bird's beak)에 의한 고집적화가 어려운 문제를 해결하기 위하여 도입된 트렌치 소자분리를 사용하였을 경우, 트렌치 측벽이 반도체 기판 표면에 대하여 수직한 프로파일을 보인다. 이에 따라, 셀 트랜지스터의 소스영역 사이의 소자분리막을 제거하여 공통소스라인을 형성할 때, 반도체 기판 표면을 노출시키면 상기 노출된 반도체 기판의 단차진 측벽 또한 크게 형성된다. 따라서, 상기 노출된 반도체 기판의 표면에 통상적인 이온주입공정을 사용하여 불순물 확산층을 형성할 때, 단차진 측벽에 형성되는 불순물 확산층의 깊이가 얕아 공통소스라인의 저항을 감소시키기가 어렵다.
도 1은 일반적인 노어형 플래시 메모리 셀의 구조를 설명하기 위한 개략적인 평면도이다.
도 11a 및 도 11b는 종래의 노어형 플래시 메모리 셀의 구조를 설명하기 위한 개략적인 단면도들로서, 각각 도1 의 I-I' 및 II-II'를 따라 취해진 단면도들이다.
도면에 있어서 참조부호 A로 표시한 부분은 게이트 워드라인을 따라 취해진 단면도이고, 참조부호 B로 표시한 부분은 공통소스라인을 따라 취해진 단면도이다. 또한, 참조부호 C로 표시한 부분은 활성영역따라 워드라인을 가로질러 취해진 단면도이고, 참조부호 D로 표시한 부분은 소자분리막 상부에 형성된 워드라인을 가로질러 취해진 단면도이다.
도 1을 참조하면, 일반적인 노어형 플래시 메모리 셀은 반도체 기판에 일방향으로 배치된 소자분리막(105)에 의해 활성영역이 한정된다. 상기 소자분리막(105)을 가로질러 상기 활성영역상에 상기 소자분리막(105)과 일부 중첩된 부유게이트(F)가 개재된 복수개의 평행한 워드라인(WL)이 배치된다. 상기 각 워드라인(WL)의 양 옆의 활성영역에 드레인 영역 및 소스 영역이 형성된다. 상기 소스영역은 상기 각 워드라인(WL)의 소스 영역 사이의 소자분리막이 제거되어 상기 각 워드라인(WL)을 따라 반도체 기판이 노출된 공통소스라인(113)을 이루고 있다. 상기 활성영역의 상부에 주변회로 또는 외부전원을 접속하기 위한 비트라인(118)이 비트라인 플러그(117)에 의해 상기 드레인 영역(114)와 전기적으로 접속된다.
도 11a 및 도 11b를 참조하면, 종래의 노어형 플래시 메모리 셀의 공통 소스라인(213a)의 표면은 단차진 측벽(212)의 높이가 높게 형성된다. 이로 인해, 상기 공통소스라인(213a)에 통상적인 이온주입공정을 사용하여 불순물 확산층을 형성할 경우, 공통소스라인(213a)의 단차진 측벽(212)의 불순물 확산층의 깊이가 얕아 공통 소스라인(213a)의 전기 저항을 낮추기 힘든 문제점을 가지고 있다. 그 결과, 플래시 메모리 셀의 동작특성이 나쁘고 셀 어레이의 영역별 특성 균일도가 떨어지는 문제점이 있다. 최근에 도입된 경사 이온주입방법(oblique ion implantation)을 사용하여, 상기 트렌치 영역 측벽(212)에 종래보다 더 효과적으로 불순물확산층을 형성함으로써, 공통소스라인(213a)의 저항을 낮출 수 있다. 그러나 경사 이온주입 방법을 사용하더라도, 상기 공통소스라인(213a) 표면의 요철이 심하기때문에 상기 공통소스라인의 저항을 낮추는데는 한계가 있다.
본 발명의 목적은, 상술한 종래의 플래시메모리 소자의 문제점을 해결하기 위하여 공통소스라인의 전면에 균일한 불순물 확산층을 가지는 플래시 메모리 소자의 제조방법을 제공하는데 있다.
도 1은 일반적인 노어형 플래시 메모리 셀을 개략적으로 설명하기 위한 평면도 이다.
도 2a 내지 도 10a는 도 1의 I-I'를 따라 취해진 본 발명에 따른 노어형 플래시 메모리 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 2b 내지 도 10b는 도 1의 II-II'를 따라 취해진 본 발명에 따른 노어형 플래시 메모리 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 11a 및 도 11b는 각각 도 1의 I-I' 및 II-II'를 따라 취해진 종래의 노어형 플래시 메모리 소자를 설명하기 위한 단면도들이다.
도 12은 공통소스라인 표면의 단차진 측벽의 기울기 및 높이에 대한 단위 셀당 확산 저항을 나타내는 그래프이다.
※도면의 주요부분에 대한 부호의 설명※
WL: 워드라인F: 부유 게이트
100: 반도체 기판101: 터널 산화막
105: 소자 분리막107: 게이트 층간 유전체막
108: 제어게이트 도전막109: 캡핑절연막
110: 포토레지스트 패턴113: 공통소스라인
113a: 드레인 확산층113b: 소스 확산층
114: 워드라인 측벽스페이서115: 층간 절연막
116: 비트라인 콘택플러그117: 비트라인
상기 목적을 달성하기 위하여, 본 발명은 반도체 반도체기판에 소자분리막을 형성함과 동시에 복수개의 활성영역을 한정한다. 상기 활성영역들 상에 부유게이트 패턴을 형성하고, 상기 부유게이트 패턴이 형성된 결과물 전면에 게이트 층간유전체막, 제어게이트 도전막 및 캡핑절연막을 형성한다. 상기 캡핑절연막, 상기 제어게이트 도전막, 상기 게이트 층간 유전체막 및 상기 부유게이트 패턴을 차례로 식각하여 상기 활성영역들을 가로지르는 복수개의 워드라인을 형성한다. 상기 각 워드라인의 일 측벽을 따라 노출된 반도체 기판 및 소자분리막을 식각하여 공통소스라인 영역을 형성한다. 상기 공통소스라인 영역 및 상기 각 워드라인의 다른 측벽을 따라 노출된 활성영역에 이온주입 방법을 사용하여, 불순물을 주입하여 각각 공통소스라인 및 드레인을 형성한다.
상기 공통소스라인 영역은 상기 워드라인에 자기정렬되어, 상기 각 워드라인의 일측벽을 따라 노출된 반도체 기판을 식각하고 계속해서 소자분리막을 식각함으로써 형성된다. 그리고, 상기 공통소스라인 및 상기 드레인은 경사 이온주입방법(oblique ion implantation)을 사용하여 불순물을 주입함으로써 형성된다.
이에 더하여, 통상적인 방법으로 층간 절연막을 형성하고, 배선공정을 계속해서 진행한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 10a는 도 1의 I-I'를 따라 취해진 본 발명의 바람직한 실시예를 설명하기 위한 공정 단면도들이다.
도 2a 내지 도 2b는 도 1의 II-II'를 따라 취해진 본 발명의 바람직한 실시예를 설명하기 위한 공정 단면도들이다.
도면에 있어서, 참조부호 A로 표시된 부분은 워드라인을 따라 취해진 단면도이고, 참조부호 B로 표시된 부분은 공통소스라인을 따라 취해진 단면도이다. 또한, 참조부호 C로 표시된 부분은 활성영역상의 워드라인을 가로질러 취해진 단면도이고, 참조부호 D로 표시된 부분은 소자분리막 상의 워드라인을 가로질러 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100)에 트렌치 영역(104)을 형성함과 동시에 활성영역을 한정하고, 상기 활성영역 상에 터널산화막(101), 하부 부유게이트 패턴(102) 및 연마저지막 패턴(103)을 형성한다. 상기 트렌치 영역(104)은 반도체 기판에 일방향으로 형성되어 복수개의 활성영역을 한정한다.
구체적으로 상기 트렌치 영역은, 반도체 기판(100)상에 터널산화막, 하부 부유게이트막 및 연마저지막을 차례로 적층하고, 상기 연마저지막, 하부 부유게이트막, 터널산화막 및 반도체 기판을 차례로 패터닝하여 형성한다.
상기 트렌치 영역(104)의 측벽(104a)은 이후 소스 확산층을 형성할 때, 불순물 확산층의 농도를 높일 수 있도록 경사각( θ)을 대략 15° ~ 25°가 되게 형성하는 것이 바람직하다. 또한, 상기 트렌치 영역(104)은 이웃한 활성영역들의 전기적 연결을 방지할 수 있는 깊이로서, 예컨대 상기 반도체 기판(100)을 2000Å ~ 4000Å 사이의 깊이로 식각하는 것이 바람직하다. 상기 하부 부유게이트막은 도전성을 가지는 물질막으로서, 예컨대 도핑된 폴리실리콘막을 사용하는 것이 바람직하다. 다르게는, 상기 하부 부유게이트막은 도핑되지 않은 폴리실리콘막으로 형성한 후, 이후에 형성될 상부 부유게이트막의 불순물을 확산시켜 도전성을 가지게 할 수도 있다.
도 3a 및 도 3b를 참조하면, 상기 트랜치 영역(104)에 절연물질을 채우고, 상기 연마저지막 패턴(103)을 제거하여 상기 트랜치 영역(104)에 소자분리막(105)을 형성함과 동시에 상기 활성영역상에 하부 부유게이트 패턴(102)의 상부면이 노출되도록 한다.
구체적으로, 상기 소자분리막(105)은, 상기 트랜치 영역(104)이 형성된 결과물 전면에 상기 트랜치 영역(104)를 채우도록 절연물질층을 형성하고, 상기 절연물질층을 상기 연마저지막 패턴(203)이 노출되도록 평탄화 식각한 후, 상기 연마저지막 패턴(203)을 제거하여 형성한다. 따라서, 상기 소자분리막(105)은 상기 하부 부유게이트 패턴(102)에 자기정렬되어 형성된다. 이 때, 상기 연마저지막 패턴(203)을 제거하기 전에 상기 평탄화 식각된 절연물질층의 상부를 리세스시킬 수도 있다. 이는 이후 워드라인을 형성할 때, 워드라인과 워드라인 사이에 소자분리막과 반도체 기판의 경계면을 따라 도전막이 남는 것을 방지하기 위해서이다.
상기 절연물질층은 좁은 트랜치 영역(104)에서 보이드의 발생을 피할 수 있고, 매립특성이 우수한 물질막으로써, 예컨데, O3-TEOS 산화막 또는 고밀도 플라즈마(HDP;high density plasma) CVD산화막으로 형성하는 것이 바람직하다. 또한, 상기 트랜치 영역(104)을 형성하는 동안 발생한 반도체 기판(100)의 손상 회복 및 상기 소자분리막(105)과 반도체 기판(100)사이의 계면특성을 높여주기 위하여, 상기 절연물질층을 형성하기 전에 상기 트렌치영역(104)에 노출된 반도체 기판(100)에 열산화막을 형성하는 공정을 더 포함하는 것이 바람직하다.
결과적으로, 상기 소자분리막(105)을 형성하는 과정을 거치는 동안 상기 트랜치 영역의 측벽 경사각( θ)은 약 15° ~ 30°정도로 형성되게 된다. 이는 열공정 및 절연물질층 형성과정에서 상기 트랜치의 상부측벽의 반도체 기판이 바닥면보다 산소의 높은 접촉빈도에 의해 더 빨리 산화되는데 기인한다.
도 4a 및 도 4b를 참조하면, 상기 하부 부유게이트 패턴(102)의 상부에 상부 부유게이트 패턴(106)을 형성한다. 그 결과, 상기 반도체 기판(100) 상의 활성영역에 상기 소자분리막(105)과 일부 중첩되고, 상기 활성영역과의 사이에 터널산화막(101)이 개재된 부유게이트 패턴(F)이 형성된다.
구체적으로 상기 상부 부유게이트 패턴(106)은, 상기 하부 부유게이트패턴(102)이 노출된 결과물 전면에 상부 부유게이트막을 형성하고, 상기 소자분리막(105)가 노출되도록 상기 상부 부유게이트막을 패터닝하여 형성한다. 상기 상부 부유게이트막은 도전성 물질막으로써, 예컨대 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 하부 부유게이트 패턴을 도핑되지 않은 폴리실리콘으로 형성하였을 경우, 상기 하부 부유게이트 패턴은 상기 상부 부유게이트막을 형성하는 과정에서 상기 상부 폴리실리콘막에 포함된 불순물이 확산되어 도전성을 가지게된다.
도 5a 및 도 5b를 참조하면, 상기 부유게이트 패턴(F)이 형성된 결과물 전면에 게이트 층간유전체막(107), 제어게이트 도전막(108) 및 캡핑 절연막(109)를 형성한다. 상기 게이트 층간유전체막(107)은 유전율이 높고, 항복전압(break down voltage)이 높은 물질막으로써, 예컨대 ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다.
상기 제어게이트 도전막(108)은 도전성 물질막으로써, 예컨대 도핑된 폴리실리콘막 또는 도핑된 폴리실리콘막과 메탈 실리사이드막을 적층하여 형성하는 것이 바람직하다. 상기 캡핑 절연막(109)은 반도체 기판(100) 또는 반도체 기판(100) 및 소자분리막(105)에 대한 식각선택비가 우수한 물질막으로써, 예컨대, 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 캡핑절연막(109), 제어게이트 도전막(108), 게이트 층간유전막(107) 및 부유게이트 패턴(F)을 차례로 패터닝하여, 상기 소자분리막(105)을 가로지르는 복수개의 평행한 워드라인(WL)을 형성한다. 상기 워드라인들(WL)이 형성된 결과물 상에 상기 각 워드라인의 일 측벽을 따라 노출된 활성영역 및 소자분리막(105)를 노출시키는 포토레지스트 패턴(110)을 형성한다. 상기 포토레지스트 패턴(110)은 포토공정의 정렬불량(mis-alignment)에 의하여 상기 각 워드라인의 일 측벽을 따라 상기 활성영역 및 소자분리막(105)이 완전히 노출되지 않는 것을 방지하기 위하여 상기 워드라인들(WL) 상부면의 가장자리가 노출되도록 오버랩시켜 형성하는 것이 바람직하다.
도 7a 및 도 7b를 참조하면, 상기 포토레지스트 패턴(110), 상기 워드라인(WL)들 및 소자분리막(105)를 식각마스크로 사용하여, 상기 각 워드라인(WL)의 일측벽을 따라 노출된 활성영역의 반도체 기판(100)을 식각하여 소스 트렌치(111)를 형성한다. 이 때, 상기 소스트렌치(111)의 마닥면의 높이는 상기 소자분리막(105)의 바닥면의 높이와 같거나 이와 단차가 작게 형성되도록, 예컨대, 반도체 기판(200)을 500Å ~ 2000Å 정도 식각하는 것이 바람직하다. 또한, 공통소스라인의 표면적을 넓히기 위하여, 상기 워드라인(WL) 측벽을 따라 소스 트랜치의 측벽(111a)이 경사지도록 식각하는 것이 바람직하다. 이때, 상기 캡핑절연막(109)은 반도체 기판을 식각하여 상기 소스 트랜치(111)를 형성하는 과정에서 상기 워드라인(WL)의 식각을 막아준다.
도 8a 및 도 8b를 참조하면, 상기 포토레지스트 패턴(110) 및 상기 워드라인들(WL)을 식각마스크로 사용하여, 상기 소스트랜치(111) 사이의 소자분리막(105)을 식각한다. 그 결과, 상기 워드라인들(WL)의 일측벽을 따라 상기 각 워드라인(WL)에 자기정렬되어 반도체 기판이 일방향으로 노출된 공통소스라인 영역(113)이 형성된다. 결과적으로, 상기 반도체 기판이 노출된 소스라인(113)의 표면은 종래의 방법에 비하여 요철의 단차가 없거나 단차진 측벽의 높이가 낮게 형성된다.
도 9a 및 도 9b를 참조하면, 상기 포토레지스트 패턴(110)을 제거하고, 상기 공통소스라인 영역(113) 및 상기 각 워드라인(WL)의 다른 측벽을 따라 소자분리막에 의해 분리된 활성영역에 불순물을 주입한다. 그 결과, 상기 각 워드라인(WL)의 일 측벽을 따라 불순물확산층으로 이루어진 공통소스라인(113a)이 형성됨과 동시에 상기 각 워드라인(WL)의 다른 측벽을 따라 소자분리막(105)에 의해 각각 전기적으로 절연된 드레인 영역(114)이 형성된다. 이 때, 상기 공통소스라인(113a) 표면의 단차진 측벽(112)에 이온주입이 용이하도록, 경사이온주입방법(oblique ion implantation)을 사용하여 이온주입공정을 실시하는 것이 바람직하다. 결과적으로, 상기 공통소스라인(113a)의 단차진 측벽(112)에 종래의 플래시 메모리 셀보다 깊은 불순물 확산층이 형성된다. 상기 이온주입공정시 NMOS의 경우 인(P), 비소(As), 안티몬(Sb)을 주입하여 불순물영역을 형성하고, 상기 이온주입의 도오즈(dose)는 1×1015∼1×1016ions/cm2정도인 것이 바람직하다. 또한, 상기 불순물영역을 형성하기 전 또는 후에 상기 반도체 기판상에 열산화막을 형성하여, 상기 공통소스라인(113)을 형성하는 동안 발생한 반도체 기판(100)의 손상을 복구해 주는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 통상적인 방법으로 상기 공통소스라인(113a) 및 상기 드래인 영역(114)이 형성된 결과물 전면에 층간절연막(116) 및 배선공정을실시한다. 상기 워드라인들(WL)의 측벽 스페이서(115)는 주변회로에 LDD구조 형성공정을 진행하는 동안 형성되고, 상기 배선공정에서 상기 드레인 영역(114)과 콘택플러그(117)를 통하여 전기적으로 접속되어 있는 비트라인(118)이 형성된다. 도시하지는 않았지만 상기 배선공정에서, 상기 공통소스라인(113)에 일정간격으로 외부배선과 연결되는 콘택플러그가 형성된다.
도 12은 공통소스라인(113) 표면의 단차진 측벽(도 9a의 112)의 기울기 및 높이에 대한 단위 셀당 소스확산 저항을 나타내는 나타내는 그래프이다.
본 그래프는 시뮬레이션을 사용하여 셀어레이를 형성한 후, 공통소스라인의 저항을 측정한 값을 나타낸다. 도 11에서 가로축은 공통소스라인의 단차진 측벽(도 9a의 112)의 반도체 기판 표면에 대한 기울기를 나타내고, 세로축은 공통소스라인의 단위셀당 저항(Ω/cell;resistance per unit cell)을 나타낸다. 상기 공통소스라인의 저항은 16개의 셀 트랜지스트가 공유하는 폭 0.25㎛ 길이 6.72㎛의 공통소스라인의 저항을 셀 갯수로 나누어 계산된 값이다. 상기 공통소스라인의 단차진 측벽(도 9a의 112)의 높이를 선 ① 및 선 ②는 0.26㎛로, 선 ③ 및 선 ④는 0.21㎛, 선⑤ 및 선 ⑥은 0.10㎛로 시뮬레이션 하였다. 공통소스라인의 불순물 확산층은 비소(As)를 사용하여 선 ①, 선 ③ 및 선 ⑤는 에너지 30Kev, 도우즈량 2.0 × 1015atoms/cm2으로 이온주입한 조건이고, 선 ②, 선 ④ 및 선 ⑥은 에너지 30 Kev, 도우즈량 2.0 × 1015atoms/cm2으로 이온주입한 조건이다. 또한, 상기 그래프에서 실선으로 표시된 부분은 공통소스라인을 형성하기 위한 불순물을 주입한 후, 온도850℃에서 30분간 열공정을 실시한 조건이고, 점선으로 표시된 부분은 온도 850℃에서 45분간 열공정을 실시한 조건이다. 도 12에서 보는 바와 같이 공통소스라인의 저항은 상기 공통소스라인의 단차진 측벽의 기울기(도 9a의 112)가 작을 수록, 그리고 그 높이가 낮을 수록 상기 공통소스라인의 저항값이 낮아짐을 알 수 있다.
상술한 바와 같이 본 발명은 공통소스라인 표면의 요철이 없거나 그 단차를 낮게 형성한 후 경사이온주입 방법에 의한 불순물 확산층을 형성함으로써, 공통소스라인의 전기저항을 낮출 수 있고, 결과적으로, 노어형 플래시 메모리 소자의 동작속도를 향상시킬 수 있고, 셀어레이 전역에서 균일한 동작특성가지는 노어형 플래시 메모리 소자를 제조할 수 있다.

Claims (18)

  1. 반도체기판에 소자분리막을 형성함과 동시에 복수개의 활성영역을 한정하는 단계;
    상기 활성영역들 상에 부유게이트 패턴을 형성하는 단계;
    상기 부유게이트 패턴이 형성된 결과물 전면에 게이트 층간유전체막, 제어게이트 도전막 및 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막, 상기 제어게이트 도전막, 상기 게이트 층간 유전체막, 상기 부유게이트 패턴을 차례로 패터닝하여 상기 활성영역들을 가로지르는 복수개의 워드라인을 형성하는 단계;
    상기 각 워드라인의 일 측벽을 따라 노출된 반도체 기판 및 소자분리막을 식각하여 공통소스라인 영역을 형성하는 단계;및
    상기 공통소스라인 영역 및 상기 워드라인의 다른 측벽을 따라 노출된 활성영역에 이온주입 방법을 사용하여 불순물을 주입하여, 불순물 확산층으로 이루어진 공통소스라인을 형성함과 동시에 드레인 영역을 형성하는 단계를 포함하는 노어형 플래시 메모리 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 부유게이트 패턴을 형성하는 단계는,
    상기 반도체 기판에 소자분리막을 형성함과 동시에 상기 활성영역상에 터널산화막을 개재하여 상기 소자분리막에 자기정렬된 하부 부유게이트 패턴을 형성하는 단계;
    상기 하부 부유게이트 패턴이 형성된 결과물 전면에 상부 부유게이트막을 형성하는 단계;및
    상기 상부 부유게이트막을 패터닝하여 상기 소자분리막을 노출시킴과 동시에 상기 하부 부유게이트 패턴 상부에 상부 부유게이트 패턴을 형성하는 단계를 포함하는 노어형 플래시 메모리 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 하부 부유게이트 패턴은 폴리실리콘으로 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  4. 제2 항에 있어서,
    상기 상부 부유게이트막은 도핑된 폴리실리콘 막으로 형성하는 것을 특징으로 한 노어형 플래시 메모리 소자의 제조방법.
  5. 제2 항에 있어서,
    상기 상부 부유게이트막은 도핑되지 않은 폴리실리콘막으로 형성한 후, 이온주입 방법을 사용하여 상기 폴리실리콘막을 도핑하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  6. 제4항 또는 제5 항에 있어서,
    상기 상부 부유게이트막은 인(P) 또는 비소(As)를 불순물로 사용하여 도핑하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 소자분리막의 측벽이 경사지도록 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  8. 제1 항에 있어서,
    상기 공통소스라인을 형성하는 단계는,
    상기 복수개의 워드라인이 형성된 결과물 상에 상기 워드라인의 일측벽을 따라 상기 활성영역 및 상기 소자분리막을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴, 상기 워드라인들 및 상기 노출된 소자분리막을 식각마스크로 사용하여, 상기 노출된 반도체 기판의 표면을 식각하는 단계;
    상기 포토레지스트 패턴 및 상기 워드라인들을 식각마스크로 사용하여, 노출된 소자분리막을 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 노어형 플래시 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 반도체 기판을 식각하는 단계에서,
    상기 반도체 기판의 표면을 500Å ~ 2000Å 식각하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  10. 제8 항에 있어서,
    상기 반도체 기판을 식각하는 단계에서,
    상기 워드라인을 따라 상기 식각된 반도체 기판의 표면 측벽이 경사지도록 식각하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  11. 제8 항에 있어서,
    상기 포토레지스트 패턴은,
    상기 캡핑절연층 상부의 가장자리가 더 노출되도록 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  12. 제1 항에 있어서,
    상기 공통소스라인을 형성한 후,
    상기 공통소스라인 및 상기 드레인 영역에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  13. 제1 항에 있어서,
    상기 공통소스라인 및 드레인 영역은 경사이온주입 방법에 의해 불순물을 주입하여 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 경사이온주입 방법의 이온주입 각도는 반도체 기판면의 법선에 대하여 30°~ 45°인 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  15. 제1 항에 있어서,
    상기 공통소스라인 및 상기 드레인 영역은 인(P), 비소(As) 또는 안티몬(Sb)을 불순물로 사용하여 이온주입하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 불순물은 1×1015∼1×1016ions/cm2의 도즈(dose)로 이온주입하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  17. 제1 항에 있어서,
    상기 제어게이트 도전막은 폴리실리콘막을 도핑하여 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
  18. 제1 항에 있어서,
    상기 제어게이트 도전막은 도핑된 폴리실리콘막 및 메탈 실리사이드막을 적층하여 형성하는 것을 특징으로 하는 노어형 플래시 메모리 소자의 제조방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732629B1 (ko) * 2006-01-17 2007-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100735753B1 (ko) * 2005-10-04 2007-07-06 삼성전자주식회사 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
KR100806787B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 플래쉬 반도체 소자의 제조방법
KR100823694B1 (ko) * 2002-11-21 2008-04-21 삼성전자주식회사 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
KR100854896B1 (ko) * 2002-06-05 2008-08-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596586B1 (en) * 2002-05-21 2003-07-22 Advanced Micro Devices, Inc. Method of forming low resistance common source line for flash memory devices
FR2850205B1 (fr) * 2003-01-22 2005-10-07 St Microelectronics Sa Procede de fabrication d'une memoire flash et memoire flash ainsi fabriquee
JP2004235313A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体装置
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell
KR100554836B1 (ko) * 2003-06-30 2006-03-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7005696B2 (en) * 2003-08-21 2006-02-28 Macronix International Co., Ltd. Structure of nonvolatile memory array
CN100365817C (zh) * 2003-08-28 2008-01-30 旺宏电子股份有限公司 非挥发性存储器阵列结构
US8236646B2 (en) * 2003-11-06 2012-08-07 Globalfoundries Singapore Pte. Ltd. Non-volatile memory manufacturing method using STI trench implantation
KR100606535B1 (ko) * 2003-12-31 2006-07-31 동부일렉트로닉스 주식회사 플래시 메모리 제조방법
KR100608142B1 (ko) * 2003-12-31 2006-08-02 동부일렉트로닉스 주식회사 비휘발성 메모리 소자의 제조 방법
KR100526479B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 플래시 메모리 제조방법
KR100526477B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 비휘발성 메모리 소자의 제조 방법
KR100601915B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 비휘발성 메모리 소자
DE102004063609A1 (de) * 2003-12-31 2005-10-13 Dongbuanam Semiconductor Inc. Verfahren zur Herstellung einer nichtflüchtigen Speichervorrichtung
KR100620217B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 비휘발성 메모리 소자의 제조 방법
US7170130B2 (en) * 2004-08-11 2007-01-30 Spansion Llc Memory cell with reduced DIBL and Vss resistance
KR100678478B1 (ko) * 2005-06-29 2007-02-02 삼성전자주식회사 낸드형 불휘발성 메모리 장치 및 그 제조 방법
KR100680465B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100695164B1 (ko) * 2005-11-09 2007-03-14 삼성전자주식회사 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자
KR100673017B1 (ko) * 2005-12-07 2007-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100810414B1 (ko) * 2006-10-31 2008-03-04 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
JP5616720B2 (ja) * 2010-08-30 2014-10-29 セイコーインスツル株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
JP2956455B2 (ja) * 1993-11-17 1999-10-04 日本電気株式会社 半導体記憶装置の製造方法
JPH0982924A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体記憶装置の製造方法
JPH11354758A (ja) * 1998-06-08 1999-12-24 Hitachi Ltd 半導体記憶装置
JP3464414B2 (ja) * 1999-06-15 2003-11-10 富士通株式会社 不揮発性半導体記憶装置及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854896B1 (ko) * 2002-06-05 2008-08-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100823694B1 (ko) * 2002-11-21 2008-04-21 삼성전자주식회사 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
KR100735753B1 (ko) * 2005-10-04 2007-07-06 삼성전자주식회사 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법
US7723776B2 (en) 2005-10-04 2010-05-25 Samsung Electronics Co., Ltd. Flash memory devices having shared sub active regions
US8021978B2 (en) 2005-10-04 2011-09-20 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices having shared sub active regions
US8329574B2 (en) 2005-10-04 2012-12-11 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices having shared sub active regions
KR100732629B1 (ko) * 2006-01-17 2007-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100806787B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 플래쉬 반도체 소자의 제조방법

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