JPH03177075A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH03177075A JPH03177075A JP1315476A JP31547689A JPH03177075A JP H03177075 A JPH03177075 A JP H03177075A JP 1315476 A JP1315476 A JP 1315476A JP 31547689 A JP31547689 A JP 31547689A JP H03177075 A JPH03177075 A JP H03177075A
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- JP
- Japan
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- oxide film
- gate electrode
- control
- memory device
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000015654 memory Effects 0.000 claims abstract description 12
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は不揮発性半導体記憶装置、特にフローティング
ゲート型の不揮発性メモリに関するものである。
ゲート型の不揮発性メモリに関するものである。
（従来の技術）
一般に、不揮発性メモリはＥＰＲＯＭ （Ｅｒａｓａｂ
ｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）および
ＥＥＰＲＯＩｉ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
に分類され、このＥＰＲＯＭにはＦＡＭＯ３（Ｆｌｏａ
ｔｉｎｇ−ｇａｔｅ Ａｖａｌａｎｃｈｅ−ｉｎｊｅｃ
ｔｉｏｎ ＭＯＳ ）があり、ＥＥＰＲＯＭにはＦＬＯ
ＴＯＸ （Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎｅｌ
０ｘｉｄｅ ）と称されるものがある。
ｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）および
ＥＥＰＲＯＩｉ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ）
に分類され、このＥＰＲＯＭにはＦＡＭＯ３（Ｆｌｏａ
ｔｉｎｇ−ｇａｔｅ Ａｖａｌａｎｃｈｅ−ｉｎｊｅｃ
ｔｉｏｎ ＭＯＳ ）があり、ＥＥＰＲＯＭにはＦＬＯ
ＴＯＸ （Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎｅｌ
０ｘｉｄｅ ）と称されるものがある。
従来のこの種のフローティングゲート型不揮発性メモリ
の代表的なものを第４図および第・５図に示す。
の代表的なものを第４図および第・５図に示す。
第４図に示すＦＡＭＯ３は、Ｎ型のソース領域１２およ
びドレイン領域１３を有するＰ形のシリコン基板１１の
表面に酸化膜１４を介してゲート電極１５を設け、その
上に酸化膜Ｉ６を介して制御電極１７を設けている。
びドレイン領域１３を有するＰ形のシリコン基板１１の
表面に酸化膜１４を介してゲート電極１５を設け、その
上に酸化膜Ｉ６を介して制御電極１７を設けている。
また、第５図に示すＦＬＯＴＯＸはＮ型のソース領域１
２およびドレイン領域１３を有するＰ形のシリコン基板
１１の表面上に酸化膜１４を介してゲート電極１５を設
け、その上に酸化膜１６を介して制御電極１７を設けて
いる。この場合ゲート電極およびその上の制御電極はそ
の一部分をＶ字状に形成し、このＶ字の先端部とシリコ
ン基板１１の表面との間の距離を著しく狭くしてこの箇
所でトンネル効果を奏せしめてキャリアの授受を行うよ
うにしている。
２およびドレイン領域１３を有するＰ形のシリコン基板
１１の表面上に酸化膜１４を介してゲート電極１５を設
け、その上に酸化膜１６を介して制御電極１７を設けて
いる。この場合ゲート電極およびその上の制御電極はそ
の一部分をＶ字状に形成し、このＶ字の先端部とシリコ
ン基板１１の表面との間の距離を著しく狭くしてこの箇
所でトンネル効果を奏せしめてキャリアの授受を行うよ
うにしている。
（発明が解決しようとする課題）
しかし、かかる従来の不揮発性メモリには通常のｌＩＯ
３型のものに比べて次に示すような問題点がある。
３型のものに比べて次に示すような問題点がある。
１）段差が大きく以後の微細加工が極めて困難である。
２）制御電極１７、酸化膜１６およびフローティングゲ
ート１５を同時にエツチングするのが困難であり、従っ
て高度の技術が必要である。
ート１５を同時にエツチングするのが困難であり、従っ
て高度の技術が必要である。
３）実効的ゲート膜厚が酸化膜１４および１６の和とな
るので、トランジスタの駆動能力を大きくすることがで
きない。
るので、トランジスタの駆動能力を大きくすることがで
きない。
本発明は上述した問題点を解決し得るように適切に構成
配置した上述した種類の不揮発性半導体記憶装置を提供
することをその目的とする。
配置した上述した種類の不揮発性半導体記憶装置を提供
することをその目的とする。
（課題を解決するための手段）
本発明不揮発性半導体記憶装置は不揮発性メモリのコン
トロールゲートの側壁周辺の全部もしくは一部をフロー
ティングゲートにより取囲むようにしたことを特徴とす
る。
トロールゲートの側壁周辺の全部もしくは一部をフロー
ティングゲートにより取囲むようにしたことを特徴とす
る。
（作用）
本発明は従来のＦＡＭＯ３の場合のように、制御電極を
フローティングゲートの上に設けることはせず、この制
御電極自体をシリコン基板３上に酸化膜を介して設け、
この制御電極の側部にこれを囲むようにしてフローティ
ングゲートを設けるため、制御電極等のエツチングも簡
単となる。
フローティングゲートの上に設けることはせず、この制
御電極自体をシリコン基板３上に酸化膜を介して設け、
この制御電極の側部にこれを囲むようにしてフローティ
ングゲートを設けるため、制御電極等のエツチングも簡
単となる。
（実施例）
図面につき本発明の詳細な説明する。
第１図は本発明不揮発性半導体記憶装置の構成を示し、
半導体基板３上にゲート絶縁物２を介してポリシリコン
の制御フローティングゲート電極ｌを設け、その側部に
これを囲むようにポリシリコンのサイドウオールを形成
し、これによりフローティングゲート電極を構成して、
不揮発性半導体記憶装置を構成し得るようにしている。
半導体基板３上にゲート絶縁物２を介してポリシリコン
の制御フローティングゲート電極ｌを設け、その側部に
これを囲むようにポリシリコンのサイドウオールを形成
し、これによりフローティングゲート電極を構成して、
不揮発性半導体記憶装置を構成し得るようにしている。
この際、第２図に示すように、ポリシリコンのフローテ
ィングゲート電極はその両端を切断して２個のフローテ
ィングゲート電極ＦＧ−ＡおよびＦＧ−Ｂを設けるよう
にしている。
ィングゲート電極はその両端を切断して２個のフローテ
ィングゲート電極ＦＧ−ＡおよびＦＧ−Ｂを設けるよう
にしている。
かかる不揮発性半導体記憶装置は第３図に示すように形
成する。
成する。
即ち、第３図（ａ）に示すようにＰ形シリコン基板３上
にゲート酸化膜２を設け、その上にポリシリコンの制御
ゲート電極１を設け、次いでパターニング処理を施して
、後に形成される第３図（ｄｌ）に示す逆Ｔ字型の制御
フローティングゲート電極８の形状の制御ゲート電極を
パターニングする。
にゲート酸化膜２を設け、その上にポリシリコンの制御
ゲート電極１を設け、次いでパターニング処理を施して
、後に形成される第３図（ｄｌ）に示す逆Ｔ字型の制御
フローティングゲート電極８の形状の制御ゲート電極を
パターニングする。
次いで、第３図（ｂ）に示すように後酸化処理を施して
この制御ゲート電極１を酸化膜４で完全に囲むようにす
る。
この制御ゲート電極１を酸化膜４で完全に囲むようにす
る。
次に、第３図（Ｃ）に示すようにその上全体に第２ポリ
シリコン５を設け、その後第３図（ｄｌ）に示すように
、酸化膜４が完全に露出されるまでエツチングを施して
制御ゲート電極１の側部にポリシリコンのサイドウオー
ル６を設ける。この場合の平面図を第３図（ｄ２）に示
す。この第３図（ｄ２）から明らかなようにポリシリコ
ンのサイドウオール６は連続して制御ゲート電極１およ
びこれを囲む酸化膜４を完全に包囲する。
シリコン５を設け、その後第３図（ｄｌ）に示すように
、酸化膜４が完全に露出されるまでエツチングを施して
制御ゲート電極１の側部にポリシリコンのサイドウオー
ル６を設ける。この場合の平面図を第３図（ｄ２）に示
す。この第３図（ｄ２）から明らかなようにポリシリコ
ンのサイドウオール６は連続して制御ゲート電極１およ
びこれを囲む酸化膜４を完全に包囲する。
第３図（ｅｌ）および第３図（ｅ２）に示すように、ポ
リシリコンのサイドウオール６をその長手方向の対向位
置で例えば等方性エツチングにより切断してサイドウオ
ール部６および７を形成し、これをフローティングゲー
ト電極ＦＧ−ＡおよびＦＧ−８としてもちいるようにす
る。
リシリコンのサイドウオール６をその長手方向の対向位
置で例えば等方性エツチングにより切断してサイドウオ
ール部６および７を形成し、これをフローティングゲー
ト電極ＦＧ−ＡおよびＦＧ−８としてもちいるようにす
る。
かようにして第３図（ｆ）に示すように構成した不揮発
性メモリに対し第１図に示すようにそれツレ電極Ｘ、
Ｙ、 ＣＧ、 ＦＧ−Ａ＃ ヨびＦＧ−Ｂを設はルコと
によってフローティングゲート型の不揮発性半導体記憶
装置を構成する。
性メモリに対し第１図に示すようにそれツレ電極Ｘ、
Ｙ、 ＣＧ、 ＦＧ−Ａ＃ ヨびＦＧ−Ｂを設はルコと
によってフローティングゲート型の不揮発性半導体記憶
装置を構成する。
かように構成した本発明不揮発性半導体記憶装置の種々
の電極に、第１表に示すようなそれぞれの信号状態即ち
、例えば１２．５Ｖのプログラム電圧Ｖ ｒ Ｐ、例え
ば、Ｏｖの接地電圧Ｖｓｓ、例えば、５ｖの電源電圧Ｖ
ＣＣをそれぞれ条件に応じて供給することによりＶ□１
で示すような読取り判定を行うことができ、これによっ
て従来の１つの不揮発性メモリにより２つの不揮発性メ
モリを得ることができ、従って、その記憶容量を２倍に
することができる。
の電極に、第１表に示すようなそれぞれの信号状態即ち
、例えば１２．５Ｖのプログラム電圧Ｖ ｒ Ｐ、例え
ば、Ｏｖの接地電圧Ｖｓｓ、例えば、５ｖの電源電圧Ｖ
ＣＣをそれぞれ条件に応じて供給することによりＶ□１
で示すような読取り判定を行うことができ、これによっ
て従来の１つの不揮発性メモリにより２つの不揮発性メ
モリを得ることができ、従って、その記憶容量を２倍に
することができる。
表１
（発明の効果）
上述したように構成することにより、本発明によれば、
従来の１つの不揮発性メモリにより２つの不揮発性メモ
リを得ることができ、従って、その記憶容量を２＠にし
、記録密度を倍増させることができる。
従来の１つの不揮発性メモリにより２つの不揮発性メモ
リを得ることができ、従って、その記憶容量を２＠にし
、記録密度を倍増させることができる。
第１図は本発明不揮発性半導体記憶装置の構成を示す断
面図、 第２図は同じくその平面図、 第３図（ａ）〜第３図（ｆ）は本発明不揮発性半導体記
憶装置の製造方法を示す断面図、第４図は従来の不揮発
性半導体記憶装置の構成を説明するための部分断面図、 第５図は従来の不揮発性半導体記憶装置の他の例の構成
を示す部分断面図である。 制御ゲート電極 ゲート酸化膜 Ｐ型シリコン基板 酸化膜 第２ポリシリコン フローティングゲート（ＦＧ）−Ａ フローティングゲート（ＦＧ）−Ｂ コントロールゲート（ＣＧ） 第３図 捗 も 第３図 （ｅ２）
面図、 第２図は同じくその平面図、 第３図（ａ）〜第３図（ｆ）は本発明不揮発性半導体記
憶装置の製造方法を示す断面図、第４図は従来の不揮発
性半導体記憶装置の構成を説明するための部分断面図、 第５図は従来の不揮発性半導体記憶装置の他の例の構成
を示す部分断面図である。 制御ゲート電極 ゲート酸化膜 Ｐ型シリコン基板 酸化膜 第２ポリシリコン フローティングゲート（ＦＧ）−Ａ フローティングゲート（ＦＧ）−Ｂ コントロールゲート（ＣＧ） 第３図 捗 も 第３図 （ｅ２）
Claims (1)
- １、不揮発性メモリのコントロールゲートの側壁周辺の
全部もしくは一部をフローティングゲートにより取囲む
ようにしたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315476A JPH03177075A (ja) | 1989-12-06 | 1989-12-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315476A JPH03177075A (ja) | 1989-12-06 | 1989-12-06 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03177075A true JPH03177075A (ja) | 1991-08-01 |
Family
ID=18065816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315476A Pending JPH03177075A (ja) | 1989-12-06 | 1989-12-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03177075A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424979A (en) * | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| JPH07302849A (ja) * | 1994-03-30 | 1995-11-14 | Sgs Thomson Microelectron Sa | 電気的プログラマブルメモリセル及び製造方法 |
| JP2006108620A (ja) * | 2004-10-01 | 2006-04-20 | Hynix Semiconductor Inc | 導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法 |
| US7973356B2 (en) * | 2007-10-04 | 2011-07-05 | Renesas Electronics Corporation | Nonvolatile semiconductor memory and method of manufacturing the same |
-
1989
- 1989-12-06 JP JP1315476A patent/JPH03177075A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424979A (en) * | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| JPH07302849A (ja) * | 1994-03-30 | 1995-11-14 | Sgs Thomson Microelectron Sa | 電気的プログラマブルメモリセル及び製造方法 |
| JP2006108620A (ja) * | 2004-10-01 | 2006-04-20 | Hynix Semiconductor Inc | 導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法 |
| US7973356B2 (en) * | 2007-10-04 | 2011-07-05 | Renesas Electronics Corporation | Nonvolatile semiconductor memory and method of manufacturing the same |
| US20110217831A1 (en) * | 2007-10-04 | 2011-09-08 | Renesas Electronics Corporation | Nonvolatile semiconductor memory and method of manufacturing the same |
| US8114742B2 (en) * | 2007-10-04 | 2012-02-14 | Renesas Electronics Corporation | Nonvolatile semiconductor memory and method of manufacturing the same |
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