KR102599874B1 - 3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법 - Google Patents

3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법 Download PDF

Info

Publication number
KR102599874B1
KR102599874B1 KR1020177033147A KR20177033147A KR102599874B1 KR 102599874 B1 KR102599874 B1 KR 102599874B1 KR 1020177033147 A KR1020177033147 A KR 1020177033147A KR 20177033147 A KR20177033147 A KR 20177033147A KR 102599874 B1 KR102599874 B1 KR 102599874B1
Authority
KR
South Korea
Prior art keywords
fin structures
fin
ions
gate structure
end surface
Prior art date
Application number
KR1020177033147A
Other languages
English (en)
Other versions
KR20170141726A (ko
Inventor
시유 순
나오미 요시다
벤자민 콜롬베아우
한스-조아침 엘. 고스만
Original Assignee
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. filed Critical 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Publication of KR20170141726A publication Critical patent/KR20170141726A/ko
Application granted granted Critical
Publication of KR102599874B1 publication Critical patent/KR102599874B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

3 차원 디바이스를 형성하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법이 제공된다. 3 차원 디바이스를 형성하기 위한 방법은 핀 구조의 확장 영역의 단부 표면으로 이온들을 보내는 단계를 포함할 수 있고, 핀 구조는 기판 평면으로부터 수직으로 연장되고 기판 평면에 평행한 핀 축을 갖고, 이온들은 핀 축에 평행하고 기판 평면의 수직인 평면에서 연장되는 궤적들을 갖고, 핀 구조의 부분은 채널 영역을 정의하는 게이트 구조에 의해 커버되고, 단부 표면은 게이트 구조에 의해 커버되지 않는다.

Description

3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법
본 실시예들은 3차원 디바이스 구조들에 관한 것으로 보다 상세하게는, 3차원 디바이스들을 도핑하기 위한 기술들에 관한 것이다.
현재, 평면 트랜지스터들 위에 증가된 성능을 제공하기 위해 3 차원 트랜지스터 디바이스들이 사용된다. 디바이스들 예컨대, finFET(fin field effect transistor) 디바이스들 및 hGAA(horizontal-Gate-All-Around) FET들은 기판 평면, 예컨대 실리콘 웨이퍼의 평면으로부터 수직으로 연장되는 핀-형상의 반도체 영역들로 형성된다. 이런 디바이스들내 인접한 핀들은 서로에 가까이 패킹될 수 있고 프로세싱내 어떤 스테이지들에서 핀 구조 높이(height): 핀 구조 간격(spacing)의 비율은 10:1에 근접할 수 있고 폴리실리콘 및 마스킹 계층들을 포함하는 잉여 계층들을 차지한다. 이러한 환경들 하에서 핀 구조들의 소스/드레인 또는 소스/드레인 확장 영역들(extension region)에 주입하는 것은 소정의 핀 구조의 표면으로 향하는 이온들이 인접한 핀 또는 인접한 핀들에 의해 섀도잉(shadow)되기 때문에 어렵게 될 수 있다.
이런 저런 고려사항들에 대하여 본 개시가 제공된다.
일 실시예에서, 3 차원 디바이스를 형성하기 위한 방법은 핀 구조의 확장 영역의 단부 표면으로 이온들을 보내는 단계를 포함할 수 있고, 상기 핀 구조 기판 평면으로부터 수직으로 연장되고 상기 기판 평면에 평행한 핀 축을 갖고, 상기 이온들은 상기 핀 축에 평행하고 상기 기판 평면에 수직인 평면에서 연장되는 궤적들을 갖고, 상기 핀 구조 부분은 채널 영역을 정의하는 게이트 구조에 의해 커버되고, 상기 단부 표면은 상기 게이트 구조에 의해 커버되지 않는다.
다른 실시예들에서, 3 차원 디바이스를 형성하기 위한 방법은 기판 평면으로부터 수직으로 연장되는 복수의 핀 구조들을 제공하는 단계로서, 상기 핀-유형 구조들은 서로에 평행하고 상기 기판 평면에 평행한 핀 축을 갖는, 상기 복수의 핀 구조들을 제공하는 단계; 상기 핀 구조들의 일부를 커버하는 게이트 구조를 제공하는 단계로서, 상기 게이트 구조는 주어진 핀 구조의 노출된 영역을 정의하는, 상기 게이트 구조를 제공하는 단계; 상기 노출된 영역의 적어도 일부를 제거하는 단계로서, 상기 게이트 구조에 의해 커버되지 않는 단부 표면을 갖는 상기 핀 구조들의 확장 영역이 형성되는, 상기 제거하는 단계; 상기 이온들을 상기 단부 표면으로 보내는 단계로서, 상기 이온들은 상기 핀 축에 평행하고 상기 기판 평면에 수직인 평면에서 연장되는 궤적들을 갖는, 상기 보내는 단계를 포함할 수 있다.
추가 실시예에서, 멀티게이트 트랜지스터에 소스/드레인 영역을 형성하는 방법은 기판 평면으로부터 수직으로 연장되는 복수의 핀 구조들을 제공하는 단계를 포함할 수 있고, 상기 핀 구조들은 서로에 평행하고 상기 기판 평면에 평행한 핀 축을 갖고, 상기 핀 구조들은 적어도 단결정질 실리콘을 포함한다. 상기 방법은 상기 핀 구조들의 일부를 커버하는 게이트 구조를 제공하는 단계를 더 포함할 수 있고, 상기 게이트 구조는 주어진 핀 구조의 노출된 영역을 정의한다. 상기 방법은 소스/드레인 확장 주입을 수행하기 전에 상기 노출된 영역의 적어도 일부를 제거하는 단계를 더 포함할 수 있고, 상기 게이트 구조에 의해 커버되지 않는 단부 표면을 갖는 상기 핀 구조들의 확장 영역이 형성된다.
도면들 1a 내지 1c는 본 개시의 실시예들에 따른 제조의 상이한 스테이지들 동안에 디바이스의 측면도를 예시한다;
도 1d는 도 1c에 도시된 스테이지동안에 도면들 1a-1c 의 디바이스의 단부 사시도를 도시한다;
도면들 2a 내지 2c는 본 개시의 추가 실시예들에 따른 제조의 상이한 스테이지 동안에 다른 디바이스의 측면도를 예시한다;
도 2d는 도 2c에 도시된 스테이지동안에 도면들 2a-2c 의 디바이스의 단부 사시도를 도시한다;
도 3은 본 개시의 다양한 실시예들에 따라 디바이스를 제조하기 위한 대표적인 프로세스 플로우를 도시한다;
도 4는 본 개시의 추가 실시예들에 따른 다른 대표적인 프로세스 플로우를 도시한다.
이제, 본 개시는 일부 실시예들이 도시되어 있는 첨부한 도면들을 참조하여 이하에서 더욱 완벽하게 설명될 것이다. 본 개시의 내용은 상이한 많은 형태들로 구현될 수도 있으며, 본 명세서에서 설명되는 실시예들에 한정되는 것으로 이해되지 않는다. 이러한 실시예들은 본 개시가 철저하고 그리고 완벽하도록 하기 위해, 그리고 당업자들에게 본 주제의 범위를 충분히 전달되도록 하기 위해 제공된다. 도면들에서, 같은 번호들은 명세서 전반에 걸쳐 같은 엘리먼트들을 나타낸다.
본 출원에서 설명된 실시예들은 멀티게이트 금속 산화물 반도체 전계 효과 트랜지스터들 (MOSFET들: metal oxide semiconductor field effect transistors)를 포함하는 3차원 디바이스들을 형성하기 위한 새로운 프로세싱 및 디바이스 구조들을 제공한다. 용어들 "멀티게이트 트랜지스터(multigate transistor)" 또는 "멀티게이트 MOSFET" 는 트랜지스터의 채널 영역들이 게이트에 의한 컨택을 위해 다수의 측면들을 제공하도록 기판 표면으로부터 연장되는 3 차원 디바이스의 유형을 지칭한다. 멀티게이트 MOSFET들의 예제들은 finFET 디바이스들 또는 hGAA FET 디바이스들, 뿐만 아니라 수직 채널 FET 디바이스들을 포함한다. 멀티게이트 MOSFET들의 특성은 반도체 채널의 여러 상이한 측면들상에 형성되는 소정의 게이트 구조이고, 여기서 반도체 채널은 핀 구조 내에 형성될 수 있다. 따라서, 게이트 구조는 평면 MOSFET에 대향되는 여러 측면들로부터 채널을 게이팅 하도록 작용할 수 있고, 여기서 게이팅(gating)은 채널의 최상부 측면(top side)에서만 일어난다. 다양한 실시예들은 3 차원 전계 효과 트랜지스터의 트랜지스터 피처들 예컨대 소스/드레인 확장 (SDE) 영역들, 소스/드레인 (S/D) 및 인접한 영역들의 개선된 도핑을 가능하게 한다.
도면들 1a 내지 1c는 본 개시의 실시예들에 따른 제조의 상이한 스테이지들 동안에 디바이스(120)의 측면도를 예시한다. 도 1d는 도 1c에 도시된 스테이지동안에 도면들 1a-1c의 디바이스의 단부 사시도를 도시한다. 도 1a에 예시된 바와 같이 핀 구조 (102)가 기판 (100)상에 배치된다. 핀 구조 (102)는 일부 예들에서 결정질 재료 예컨대 단결정질 실리콘을 구성할 수 있다. 핀 구조 (102)는 기판 (100)의 기판 평면(X-Y 평면)으로부터 수직으로 연장된다. 도 1a에 도시된 형성 스테이지에서, 게이트 구조 (104)가 핀 구조 (102) 위에 또한 배치된다. 일부 경우들에서, 게이트 구조 (104)는 프로세싱의 나중 스테이지들에서 대체될 더미 게이트일 수 있다. 도 1d에 보다 명확하게 도시된 것처럼, 복수의 핀 구조들 (102)은 서로에 평행하게 배열될 수 있고 도시된 직교 좌표계 시스템에 X-축에 평행하게 (및 기판 평면 P에 평행하게) 연장되는 핀 축을 가질 수 있다. 핀 축은 형성될 트랜지스터 디바이스내 S/D 영역들 사이의 전류 흐름의 방향에 평행할 수 있다. 추가로 도 1a에 도시된 바와 같이, 측벽들 (106)이 게이트 구조 (104)를 따라서 형성될 수 있고, 여기서 게이트 구조 (104) (및 측벽들 (106))은 노출된 영역 (118)을 남기는 방식으로 핀 구조 (102)를 커버한다.
알려진 디바이스 제조 기술들에서, S/D 영역들 및 SDE 영역들은 채널의 대향 측면들상에 소스 영역들 및 드레인 영역들을 형성하기 위해 도펀트들의 타겟 레벨을 도입하도록 이온들로 주입될 수 있다. 채널 (미도시)은 게이트 구조 (104)의 적어도 일부에 의해 커버된 핀 구조 부분에 형성될 수 있다. 이런 S/D 또는 SDE 영역들로 도펀트들을 도입하기 위해 알려진 기술들은 도 1a에 도시된 바와 같이 디바이스 구조로 이온들을 주입할 수 있고, 여기서 이온 궤적들은 Y-Z 평면내에 있다. 이 알려진 접근법에서, 이온들은 X-Z 평면에 놓인 핀 구조들 (102)의 측면들 (122)을 충격하기 위해서 Z-축에 대하여 작은 입사각에서 주입된다. Z 방향을 따라서의 핀 구조들 (102)의 높이 및 Y 방향을 따라서의 핀 구조들 (102)의 가까운 간격 때문에, 이온들은 일부 알려진 기술들에서 Z-축에 대하여 대략 7도 또는 그 미만의 각도들에서 측면들 (122) 쪽으로 보내진다.
본 개시의 다양한 실시예들에 따라 획기적인 기술은 앞서 언급한 접근법들에 개선점들을 제공한다. 이 새로운 및 획기적인 기술의 예제가 도 1b 및 도 1c에 예시된다. 도 1b에서 노출된 영역 (118) 부분이 핀 구조 (102)로부터 제거된다. 이 예에서 핀 구조 (102)는 적어도 기판 (100)까지 에칭될 수 있다. 실시예들은 이 상황에 제한되지 않는다.
핀 구조 (102)가 도 1b에 도시된 바와 같이 에칭된 때, 확장 영역 (124)이 형성되고 단부 표면 (126)을 제공한다. 핀 구조 (102)의 부분은 게이트 구조 (104)에 의해 커버되고, 채널 영역 (129)을 정의한다.
단부 표면 (126)은 이 프로세싱의 스테이지에서 핀 구조 (102) 의 단부 표면을 형성하고, 게이트 구조 (104) 또는 측벽들 (106)에 의해 커버되지 않는 표면을 나타낸다. 마찬가지로, 핀 구조 (102)의 반대쪽 단부상에, 또한 확장 영역 (124)으로서 지정된 제 2 확장 영역이 형성된다. 이 핀 구조(102)의 반대 단부상에, 확장 영역은 또한 게이트 구조 (104) 또는 측벽들 (106)에 의해 커버되지 않는 단부 표면(127)을 갖는다. 예시된 바와 같이, 단부 표면 (126) 및 단부 표면 (127)은 Y-Z 평면에 평행하게 놓여질 수 있다.
이제 도 1c로 가서, 노출된 영역 (118)이 에칭되어 확장 영역 (124)을 형성한 후에, 이온들 (112)은 확장 영역들 (124)로 보내질 수 있다. 특별히, 이온들(112)은 단부 표면 (126) 및 단부 표면 (127)로 보내질 수 있다. 이온들 (112)은 소스/드레인 확장 (SDE) 도핑 주입으로서 역할을 하도록 하나의 주입 프로세스 또는 복수의 주입 프로세스들로 확장 영역 (124)으로 주입될 수 있고, 추가적으로 예를 들어 "할로(halo)" 도핑을 위한 이온들로서 역할을 할 수 있다. 이 실시예에서, 이온들 (112)은 X-Z 평면내에 놓인 궤적들을 따라서 보내질 수 있고, 여기서 X-Z 평면은 X-Y 평면에 평행하게 놓인 기판 평면 P에 수직이다. 단부 표면 (126) 및 단부 표면 (127)은 Y-Z 평면에 평행하게 놓여질 수 있다. 따라서, 이온들(122)의 궤적(trajectory)들은 단부 표면 (126)의 평면 및 단부 표면 (127)의 평면에 수직인 평면내에 있을 수 있다. 이온들 (112)은 또한 기판 평면 P에 수직 (130)에 대하여 입사각 θ로서 도시된 논-제로 입사각을 형성하는 궤적들을 가질 수 있다. 도 1c에 예시된 바와 같이, 이온들 (112)은 단부 표면 (126)에 +θ의 각도에 하나의 주입 프로세스로 및 단부 표면 (127)에 -θ의 각도에 제 2 주입 프로세스로 보내질 수 있다. 이온들 (112)이 도펀트 이온들인 일 예제에서, 이온들은 단부 표면 (126)을 통하여 주입된 때 제 1 소스 드레인 확장부 및 단부 표면 (127)을 통하여 주입된 때 제 2 소스/드레인 확장부를 형성할 수 있다. 두개의 소스/드레인 확장부들은 핀 구조 (102)을 통하여 X-축을 따라서 연장되는 채널의 반대쪽 단부들을 정의하는 두개의 접합부(junction)들을 형성할 수 있다. 도면들 1a-1c에 도시된 동작들에 이어서, 소스/드레인 영역은 노출된 영역(exposed region) (118)으로 재성장될 수 있다. 특히, 각도 -θ 및 각도 +θ는 같은 크기 또는 상이한 크기를 가질 수 있다.
도면들 1a-1c에 도시된 접근법의 장점은 finFET 구조들 또는 hGAA FET 구조들의 알려진 프로세싱에서 보다 더 큰 입사각 θ에서 이온들 (112)을 제공하는 능력이다. 알려진 접근법들에서, SDE 주입은 예를 들어, 도 1a에 예시된 스테이지에서 디바이스 구조내로 일어날 수 있다. 최대 틸트-각도는 각도, θ crit로서 정의될 수 있고, 여기서 입사 이온 (112)은 인접한 구조 (116)의 의 최상단에 의해 차단되지 않으면서 동시에 단부 표면 (126)의 바닥에 도달할 수 있다. 최대 틸트 각도는 θ crit = arctan(<측벽 (106)을 포함하는 게이트 구조 (104)와 인접한 구조 (116)사이의 X 축을 따라서의 거리 S > / <핀 구조 (102)의 바닥으로부터 게이트 구조 (104)의 최상단까지의 전체 게이트 높이 hT>), 또는 더 간단하게, (S/hT)로서 계산될 수 있다. 도 1c에 도시된 이 거리 S는 단부 표면 (126)과 인접한 구조 (116) 사이의 X-축을 따라서의 거리를 나타낸다. 특히, 도면들 1a-1c에 도시된 접근법에서, 인접한 구조 (116)는 게이트 구조 (104) 아래에 위치된 핀 구조 (102)와 동일한 핀 스트링상에 위치되고, 따라서 동일한 극성(polarity)을 가진다. 따라서, 인접한 구조 (116)는 이온 주입이 확장 영역 (124)으로 수행될 때 마스크 예컨대 레지스트(resist)를 가지지 않는다. SDE 주입이 핀 구조 (102)의 측면들(122)로 일어나는 알려진 접근법들에 대한 비교로, 이제 Y-Z 평면에 틸트를 가지고 입사하는 이온들 (112)은 인접한 핀 구조들 (102)을 통과(clear)해야만 한다 (도 1d 참조). 흔히, 인접한 핀 구조들 (102)은 서로 반대 극성을 가져서 제 1 핀은 인접한 핀이 주입될 때 마스크 (도면들에 미도시)에 의해 보호된다. 이 마스크의 두께는 θ crit에 대하여 앞서 언급한 공식에 분모에 추가함으로써 고려되어야 하고, 이온들이 Y-Z 평면에서 틸트를 갖고 핀 구조 (102)의 측면들 (122)로 주입되는 알려진 주입 접근법들에 비하여 θ crit를 더 적게 만든다. 7 nm 기술 노드에 대한 하나의 특정 예에서, 이온들 (112)은 10 도 내지 12 도의 입사각에서, 특별히 방향 (130)에 대하여 12도의 입사각에서 단부 표면들 (126)로 보내질 수 있다. 비교하여 동일한 기술 노드에 대한 알려진 기술들에 다른 핀 구조들의 측면들에서 보내질 때 이온들에 대한 최대 각도는 7 도이다.
소정의 틸트-각도에 대한 비교로, 알려진 접근법을 이용하여 주입되는 이온들은, 평면 Y-Z에서 틸트되고 핀 구조 (102)의 측면들(122)로 입사되고, 또한 노출된 영역 (118)에 핀 구조(102)의 최상부 표면(132)을 주입할 수 있다. 핀 구조들 (102)의 측면들 (122)을 고려할 때 최상부 표면 (132)에 대한 입사각은 틸트-각도 θ에 의해 주어지고, 입사각은 90-θ로 표현될 수 있다. 이 차이값은 핀 구조 (102)의 측면들(122)보다 최상부 표면(132)로 주입될 훨씬 더 큰 유효 도우즈로 귀결되고, 핀의 최상부 영역에서의 후속 열 처리동안에 및 주입동안에 채널내로의 도펀트의 더 많은 측면 투과 및 훨씬 더 높은 도펀트 체적 농도로 이어진다. 그에 반해서, 단부 표면 (126)로 X-Z 평면에 틸트를 갖는 이온들(112)을 보내는 것은 이온들이 단부 표면 (126)의 높이, h를 따라서 부딪치는 곳에 관계없이 동일한 입사각을 제공하고, 더 나은 접합 평면성으로 이어진다.
도면들 2a 내지 2c는 본 개시의 추가 실시예들에 따른 제조의 상이한 스테이지 동안에 디바이스(220)의 측면도를 예시한다. 도 2d는 도 2c에 도시된 스테이지동안에 도면들 2a-2c 의 디바이스의 단부 사시도를 도시한다. 도 1a에 예시된 바와 같이 핀 구조 (200)가 기판 (100)상에 배치된다. 핀 구조 (200)는 일부 예들에서 복수의 상이한 반도체 계층들, 예컨대 적어도 세개의 계층들을 구성할 수 있다. 일부 경우들에서 적어도 하나의 계층은 제 1 반도체 재료를 포함할 수 있고 적어도 하나의 계층은 제 2 반도체 재료를 포함할 수 있다. 일 예에서, 제 1 반도체 계층 (202)은 제 2 반도체 계층 (204)과 교번할 수 있다. 일 예에서 제 1 반도체 계층 (202)은 단결정질 실리콘일 수 있고 제 2 반도체 계층 (204)은 단결정질 실리콘:게르마늄일 수 있다 . 핀 구조 (200)는 관련 기술 분야에서 알려진 것처럼 개별 계층들, 계층 (204) 또는 계층 (202)에 대하여 계층 (202) 또는 계층 (204)을 선택적으로 에칭함으로써 hGAA FET 구조(horizontal-gate-all-around device structure)를 형성하기 위한 베이시스(basis)로서 역할을 할 수 있다. 다른 면에서 핀 구조 (200)의 프로세싱은 도면들 1a-1d에 대하여 상기에서 설명된 것처럼 진행할 수 있다. 따라서, 확장 영역들 (224)의 단부 표면 (226) 및 단부 표면 (227)은 이온들이 Y-Z 평면내에 핀 구조들 (200)의 측면들 쪽으로 보내는 알려진 기술들에 의해 성취될 수 있는 것 보다 더 큰 입사각 θ에서 이온들 (112)에 주입될 수 있다.
도 1a 내지 도 2c의 실시예들에서, 핀 구조의 단부 표면들로 이온들을 보내는 능력은 핀 구조의 측벽들로 이온들을 보내는 알려진 기술들의 접근법에 반대되는 것으로 보다 균일한 도핑을 제공할 수 있다. 이온들을 핀 측벽들 (이온들이 Y-Z 평면에 있는 경우)로 보내는 통상의 소스/드레인 확장 이온 주입 프로세스 및 전체적으로 도면들 1a-2c에 의해 예시된 접근법을 (이온들이 X-Z 평면에 있는 경우)을 이용하여 소스/드레인 확장 주입들이 핀 구조들상에 수행되는 시뮬레이션들이 실행되었다. 본 실시예들의 기술들에 의해 형성된 소스/드레인 확장 영역 사이에 접합부들이 통상의 접근법에 비교하여 더 균일하다는 것을 결과들이 보여준다. 추가적으로, 통상의 접근법에 비교하여 본 실시예들에 따른 디바이스내의 유효 채널 길이 (Leff)에서의 편차(variation)가 더 적다. 이것은 어느 정도는 직접 단부 표면 (126) 또는 단부 표면 (127)으로 이온들을 주입하는 것으로부터 일어날 수 있고, 여기서 단부 표면들은 소스/드레인 확장 주입들에 의해 생성될 타겟 접합부들에 평행하게(Y-Z 평면에) 있다. 이 방식에서, 주입되는 이온들은 단부 표면 (126) 및 단부 표면 (127) 위에 균일하게 분배될 수 있고, 단부 표면 (126) 및 단부 표면 (127)에 대하여 더 균일한 깊이에서 주입될 수 있다.
도 3은 본 개시의 다양한 실시예들에 따라 디바이스를 제조하기 위한 대표적인 프로세스 플로우(350)를 도시한다. 대표적인 프로세스 플로우 (350)는 예를 들어, hGAA 트랜지스터를 제조하기 위해 채용되는 동작들 부분을 나타낼 수 있다. 제 1 동작 (290)에서 폴리실리콘 증착 다음에 화학적-기계적 연마 (CMP : chemical-mechanical polishing)이 이어질 수 있다. 동작 (292)에서 게이트 패턴을 정의하기 위해서 증착된 폴리실리콘에 리소그래피가 적용될 수 있다. 동작 (294)에서, 에칭이 게이트 구조들을 정의하기 위해 수행될 수 있다. 도 3 에 도시된 후속 동작들에서, 통상의 시퀀스는 이하에 의해 표현될 수 있다: 동작 (300), SDE 스페이서 증착 및 에칭; 동작 (302), SDE 주입/할로 주입; 동작 (304), 에피택셜 스페이서 증착 및 에칭; 동작 (306), 리세스 에칭; 및 동작 (308), 양각(raised) 소스/드레인 에피택셜 증착. 이런 통상의 시퀀스는 상기에서 언급한 바와 같이 상대적으로 더 작은 각도들, 예컨대 7 도에서 핀 구조들의 측벽들에 이온들을 보내는 동작 (302)을 수반할 수 있다. 이어서, 동작 (306)의 리세스 에칭(recess etch)동안에, 핀의 노출된 영역은 에칭될 수 있고 동작 (308)에서 양각된 소스/드레인의 성장을 허용한다. 본 개시의 실시예에 따라, 동작 (302)은 이동될 수 있고 따라서 새로운 동작들의 시퀀스가 다음과 같이 진행한다 : 동작 (300), 동작 (304), 동작 (306), 동작 (302), 및 동작 (308). 추가적으로 동작 (302)는 상기에서 언급한 바와 같이 상대적으로 더 큰 각도들, 예컨대 12 도에서 핀 구조들의 단부 표면 쪽으로 이온들의 방향을 수반할 수 있다.
도 4는 본 개시의 추가 실시예들에 따른 다른 대표적인 프로세스 플로우(400)를 도시한다. 블럭 (402)에서, 복수의 핀 구조들이 제공되되, 기판 평면으로부터 수직으로 연장되고, 여기서 핀-유형 구조(fin-type structure)들은 서로에 평행하고 핀 축을 가진다. 상이한 실시예들에서 핀 구조들은 단결정질 실리콘으로 또는 복수의 상이한 반도체 계층들로 형성될 수 있다. 일 예에서, 핀 구조의 제 1 반도체 계층은 제 2 반도체 계층과 교번할 수 있다. 일 예에서 제 1 반도체 계층은 단결정질 실리콘일 수 있고 제 2 반도체 계층은 단결정질 실리콘과 게르마늄의 합금일 수 있다 .
블럭 (404)에서, 핀 구조들의 일부를 커버하는 게이트 구조가 제공되고, 게이트 구조는 주어진 핀 구조의 노출된 영역을 정의한다.
블럭 (406)에서, 노출된 영역 부분이 제거되고, 게이트 구조에 의해 커버되지 않는 단부 표면을 갖는 확장 영역이 형성된다.
블럭 (408)에서 이온들이 확장 영역으로 보내지고, 여기서 이온들은 기판 평면에 대해 수직이고, 단부 표면의 평면에 수직이고, 및 핀 축에 평행한 평면에서 연장되는 궤적들을 가진다.
본 실시예들에 의해 제공된 장점들은 알려진 접근법들에 비교하여 주입되는 핀 표면에 대하여 더 큰 입사각에서 소스/드레인 확장 도핑에 대해 핀 구조내로 이온들을 주입하는 능력을 포함한다. 예를 들어, 주입이 소정의 핀 스트링을 따라서 수행될 수 있고 여기서 인접한 구조들은 동일한 극성을 갖기 때문에, 레지스트가 주입되는 동일한 핀 스트링상의 핀 구조에 인접한 구조상에 존재하지 않는다. 이것은 7 도와 같은 통상의 접근법들에 의해 채용되는 더 큰 입사 지표 각(grazing angle)에 반대하는 핀 표면으로 보다 균일하게 이온들이 침투하는 것을 허용한다. 다른 장점은 보다 균일한 방식으로 핀 구조내로 도펀트들을 보내는 능력인데, 이는 도펀트들이 핀 구조의 단면을 나타내는 전체 단부 표면으로 주입할 수 있고 여기서 이온들은 이 단면을 균일하게 "조사(illuminate)"하기 때문이다. 결과적으로, 본 실시예들은 통상의 접근법들에 반대되는 보다 평면인 접합을 생성할 수 있다.
본 발명은 본 명세서에 기술된 특정 실시예에 의해 그 범위가 제한되지 않는다. 오히려, 본 명세서에 기술된 이러한 실시예들에 더하여, 본 발명의 다른 다양한 실시예들 및 이에 대한 변형들이 당업자들에게 전술한 설명 및 첨부된 도면들로부터 명백해질 것이다. 그러므로, 그러한 다른 실시예들 및 변경들은 본 발명의 개시된 범위 내에 들어가도록 의도된다. 또한, 본 발명이 본 명세서에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 기술되었다. 당업자들은 본 발명의 유용성이 그에 한정되지 한고, 본 발명이 임의의 수의 목적들을 위한 임의의 수의 환경들 내에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에 개시되는 청구항들은 본 출원에서 설명되는 본 발명의 전체 효과와 취지에서 해석되어야 한다.

Claims (15)

  1. 3차원 디바이스를 형성하기 위한 방법에 있어서,
    복수의 핀 구조들의 확장 영역(extension region)의 단부 표면으로 이온들을 주입하는 단계(implanting)로서, 상기 복수의 핀 구조들 및 상기 복수의 핀 구조들의 확장 영역들은 기판 평면으로부터 수직으로 연장되고, 상기 기판 평면에 평행한 핀 축을 갖는, 상기 주입하는 단계(implanting)를 포함하고,
    상기 이온들은 상기 기판 평면에 수직인 평면에서 연장하는 궤적들을 갖고,
    상기 복수의 핀 구조들의 일부는 채널 영역을 정의하는 게이트 구조에 의해 커버되고, 및
    상기 이온들을 주입하는 동안 상기 복수의 핀 구조들 중 적어도 2개의 인접한 핀 구조들의 단부 표면은 상기 게이트 구조에 의해 커버되지 않고, 상기 게이트 구조를 넘어 연장되지 않으며, 상기 이온은 상기 단부 표면에 걸쳐 균일하게 분배되는, 방법.
  2. 청구항 1에 있어서, 상기 복수의 핀 구조들은 단결정질 실리콘을 포함하는, 방법.
  3. 청구항 1에 있어서, 상기 복수의 핀 구조들은 적어도 세개의 계층들을 포함하고, 적어도 하나의 계층은 실리콘을 포함하고, 적어도 하나의 계층은 실리콘과 게르마늄의 합금을 포함하는, 방법.
  4. 청구항 1에 있어서, 상기 궤적들은 상기 기판 평면의 수직에 대하여 10 도 내지 12 도의 입사각을 형성하는, 방법.
  5. 청구항 1에 있어서, 상기 이온들은 소스/드레인 확장 주입으로서 제공되는, 방법.
  6. 청구항 1에 있어서, 상기 이온들을 상기 단부 표면으로 주입한 후에 상기 확장 영역 상에 양각된(raised) 소스/드레인을 형성하는 단계를 더 포함하는, 방법.
  7. 청구항 1에 있어서, 상기 게이트 구조는 상기 복수의 핀 구조들의 노출된 영역을 정의하고, 상기 노출된 영역의 일부가 제거되고, 상기 복수의 핀 구조들의 확장 영역이 형성되는, 방법.
  8. 3차원 디바이스를 형성하기 위한 방법에 있어서,
    기판 평면으로부터 수직으로 연장되는 복수의 핀 구조들을 제공하는 단계로서, 상기 핀 구조들은 서로에 평행하고 상기 기판 평면에 평행한 핀 축을 갖는, 상기 복수의 핀 구조들을 제공하는 단계;
    상기 복수의 핀 구조들의 일부를 커버하는 게이트 구조를 제공하는 단계로서, 상기 게이트 구조는 주어진 핀 구조의 노출된 영역을 정의하는, 상기 게이트 구조를 제공하는 단계;
    상기 노출된 영역의 적어도 일부를 제거하는 단계로서, 상기 게이트 구조에 의해 커버되지 않는 단부 표면을 갖는 상기 복수의 핀 구조들 중 적어도 2개의 인접한 핀 구조들의 확장 영역이 형성되고, 상기 단부 표면은 상기 게이트 구조를 넘어 연장되지 않는, 상기 제거하는 단계; 및
    상기 제거하는 단계 후에, 이온들을 상기 단부 표면으로 주입하는 단계로서, 상기 이온들은 상기 기판 평면에 수직인 평면에서 연장되는 궤적들을 갖고, 상기 이온들은 상기 단부 표면 상에 균일하게 분배되는, 상기 주입하는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서, 상기 복수의 핀 구조는 단결정질 실리콘을 포함하는, 방법.
  10. 청구항 8에 있어서, 상기 복수의 핀 구조는 적어도 세개의 계층들을 포함하고, 적어도 하나의 계층은 실리콘을 포함하고, 적어도 하나의 계층은 실리콘과 게르마늄의 합금을 포함하고, 상기 복수의 핀 구조들은 hGAA(horizontal-Gate-All-Around) 디바이스 구조 부분을 포함하는, 방법.
  11. 청구항 8에 있어서, 상기 궤적들은 상기 기판 평면의 수직에 대하여 10 도 내지 12 도의 입사각을 형성하는, 방법.
  12. 청구항 8에 있어서, 상기 3 차원 디바이스는 복수의 핀 스트링(fin string)들, 소정의 핀 스트링은 소정의 핀 구조 및 상기 핀 구조의 상기 단부 표면으로부터 거리 S 만큼 이격된 인접한 구조를 포함하고, 상기 게이트 구조는 높이 hT에 의해 정의되고, 상기 이온들은 arctan (S/hT)에 의해 정의된 입사각에서 주입되는, 방법.
  13. 청구항 8에 있어서, 상기 복수의 핀 구조들은 finFET 디바이스의 부분들 또는 hGAA(horizontal-Gate-All-Around) 디바이스의 부분들을 포함하는, 방법.
  14. 멀티게이트 트랜지스터를 형성하는 방법에 있어서,
    기판 평면으로부터 수직으로 연장되는 복수의 핀 구조들을 제공하는 단계로서, 상기 핀 구조들은 서로에 평행하고 상기 기판 평면에 평행한 핀 축을 갖고, 상기 핀 구조들은 적어도 단결정질 실리콘을 포함하는, 상기 복수의 핀 구조들을 제공하는 단계;
    상기 복수의 핀 구조들의 일부를 커버하는 게이트 구조를 제공하는 단계로서, 상기 게이트 구조는 주어진 핀 구조의 노출된 영역을 정의하는, 상기 게이트 구조를 제공하는 단계;
    상기 노출된 영역의 적어도 일부를 제거하는 단계,
    상기 게이트 구조에 의해 커버되지 않는 단부 표면을 갖는 상기 복수의 핀 구조들 중 적어도 2 개의 인접한 핀 구조들의 확장 영역이 형성되고, 상기 단부 표면은 상기 게이트 구조를 넘어 연장되지 않고,
    상기 제거하는 단계 후에, 소스/드레인 확장 주입을 수행하는 단계는, 도펀트 이온들을 상기 단부 표면으로 주입하는 단계를 포함하되, 상기 도펀트 이온들은 상기 기판 평면에 수직인 평면에서 연장되는 궤적들을 갖고, 상기 궤적들은 상기 기판 평면의 수직에 대하여 논-제로 입사각을 형성하고, 상기 도펀트 이온들은 상기 복수의 핀 구조들 내에 소스/드레인 확장부를 형성하고, 상기 이온들은 상기 단부 표면 위에 균일하게 분배되는, 방법.
  15. 삭제
KR1020177033147A 2015-04-21 2016-04-18 3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법 KR102599874B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562150632P 2015-04-21 2015-04-21
US62/150,632 2015-04-21
US14/744,881 2015-06-19
US14/744,881 US9748364B2 (en) 2015-04-21 2015-06-19 Method for fabricating three dimensional device
PCT/US2016/028082 WO2016172034A1 (en) 2015-04-21 2016-04-18 Method for fabricating three dimensional device

Publications (2)

Publication Number Publication Date
KR20170141726A KR20170141726A (ko) 2017-12-26
KR102599874B1 true KR102599874B1 (ko) 2023-11-09

Family

ID=57144530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177033147A KR102599874B1 (ko) 2015-04-21 2016-04-18 3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법

Country Status (6)

Country Link
US (1) US9748364B2 (ko)
JP (1) JP6853184B2 (ko)
KR (1) KR102599874B1 (ko)
CN (1) CN107533960B (ko)
TW (1) TWI719017B (ko)
WO (1) WO2016172034A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714598B2 (en) 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US10388745B1 (en) * 2018-03-22 2019-08-20 Varian Semiconductor Equipment Associates, Inc. Structure and method of forming transistor device having improved gate contact arrangement
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
US11437496B2 (en) * 2020-10-16 2022-09-06 Texas Instruments Incorporated Uniform implant regions in a semiconductor ridge of a FinFET

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012898A (ja) * 2004-06-22 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US20130187207A1 (en) * 2011-07-27 2013-07-25 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US6794256B1 (en) * 2003-08-04 2004-09-21 Advanced Micro Devices Inc. Method for asymmetric spacer formation
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US20070298551A1 (en) * 2006-02-10 2007-12-27 Ecole Polytechnique Federale De Lausanne (Epfl) Fabrication of silicon nano wires and gate-all-around MOS devices
US7629603B2 (en) * 2006-06-09 2009-12-08 Intel Corporation Strain-inducing semiconductor regions
EP1892750B1 (en) * 2006-08-23 2012-11-28 Imec Method for doping a fin-based semiconductor device
JP4473889B2 (ja) * 2007-04-26 2010-06-02 株式会社東芝 半導体装置
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7902000B2 (en) 2008-06-04 2011-03-08 International Business Machines Corporation MugFET with stub source and drain regions
US8222154B2 (en) * 2009-02-10 2012-07-17 International Business Machines Corporation Fin and finFET formation by angled ion implantation
JP2011071235A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
JP2012049286A (ja) * 2010-08-26 2012-03-08 Sen Corp 半導体装置の製造方法
US8367498B2 (en) * 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
CN103021854B (zh) 2011-09-28 2015-09-16 中国科学院微电子研究所 制作鳍式场效应晶体管的方法以及由此形成的半导体结构
KR101647324B1 (ko) * 2011-09-30 2016-08-10 인텔 코포레이션 비평면 트랜지스터 핀 제조
US9093556B2 (en) * 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US8748940B1 (en) * 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
US8927377B2 (en) * 2012-12-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming FinFETs with self-aligned source/drain
KR20150015187A (ko) 2013-07-31 2015-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9673277B2 (en) 2014-10-20 2017-06-06 Applied Materials, Inc. Methods and apparatus for forming horizontal gate all around device structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012898A (ja) * 2004-06-22 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
JP2014505995A (ja) * 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
US20130187207A1 (en) * 2011-07-27 2013-07-25 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication

Also Published As

Publication number Publication date
JP6853184B2 (ja) 2021-04-14
US20160315176A1 (en) 2016-10-27
JP2018515914A (ja) 2018-06-14
TWI719017B (zh) 2021-02-21
CN107533960B (zh) 2020-10-16
CN107533960A (zh) 2018-01-02
KR20170141726A (ko) 2017-12-26
WO2016172034A1 (en) 2016-10-27
US9748364B2 (en) 2017-08-29
TW201709286A (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
TWI503984B (zh) 積體電路裝置及其製造方法
CN103137685B (zh) 半导体器件及其制造方法
KR102599874B1 (ko) 3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법
KR102590843B1 (ko) 3차원 디바이스 및 ｆｉｎｆｅｔ 디바이스 프로세싱 방법 및 ｆｉｎｆｅｔ 디바이스 형성 방법
US20140312393A1 (en) Fin-fet transistor with punchthrough barrier and leakage protection regions
US20090001470A1 (en) Method for forming acute-angle spacer for non-orthogonal finfet and the resulting structure
EP1892750B1 (en) Method for doping a fin-based semiconductor device
CN102446972A (zh) 具有带凹口的鳍片结构的晶体管及其制造方法
US20170222054A1 (en) Semiconductor structure(s) with extended source/drain channel interfaces and methods of fabrication
TWI617031B (zh) Ｆｉｎｆｅｔ結構及其製造方法
CN114388439A (zh) FinFET的半导体脊中的均匀植入区域
CN105097527A (zh) 一种FinFET制造方法
JP2018515914A5 (ja) 三次元デバイスの製造方法及びマルチゲート型トランジスタの製造方法
CN108666221B (zh) 半导体结构及其形成方法
US9660086B2 (en) Fin-shaped field effect transistor
US10586740B2 (en) Method for manufacturing pairs of CMOS transistors of the “fin-FET” type at low temperatures
US10381465B2 (en) Method for fabricating asymmetrical three dimensional device
TWI765298B (zh) 具有分別形成之源極和汲極的電晶體及其形成方法
US20210366776A1 (en) Asymmetric fin trimming for fins of finfet device
KR102082630B1 (ko) 핀펫 및 그 제조 방법
CN107564817B (zh) 一种FinFET器件的制造方法
TWI761010B (zh) 具有非對稱源極與汲極之電晶體
CN1949538A (zh) 半导体器件以及半导体器件的制造方法
CN109671777B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right