KR20050032753A - 트렌치 모스 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 모스 및 그 제조 방법에 관한 것으로서, 소자의 내압 특성과 전류 특성을 향상시킬 수 있도록, 하면에 드레인 전극이 형성된 N+형 반도체 기판과, 상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층과, 상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디와, 상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역과, 상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여 상기 N+형 반도체 기판에까지 형성되고, 표면에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치와, 상기 소자 동작용 트렌치에 증착된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막과, 상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극으로 이루어진 것을 특징으로 함.
Description
본 발명은 트렌치 모스 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 소자의 내압 특성과 전류 특성을 향상시킬 수 있는 트렌치 모스 및 그 제조 방법에 관한 것이다.
도 1a를 참조하면, 종래 트렌치 모스의 단면도가 도시되어 있다.
도시된 바와 같이 종래의 트렌치 모스는 드레인 전극(10')과, 상기 드레인 전극(10') 위에 위치된 N+형 기판(20')과, 상기 N+형 기판(20') 위에 형성된 N-형 에피층(30')과, 상기 N-형 에피층(30') 위에 형성된 P형 바디(40')와, 상기 P형 바디(40') 위에 부분적으로 형성된 N+형 소스 영역(50')과, 상기 소스 영역(50') 및 바디(40')를 관통하여 에피층(30')의 일부 영역까지에 일정 깊이로 형성된 소자 동작용 트렌치(60')와, 상기 소자 동작용 트렌치(60')의 표면을 덮는 게이트 산화막(70')과, 상기 소자 동작용 트렌치(60')의 게이트 산화막(70') 표면에 충진된 폴리 실리콘 게이트(80')와, 상기 폴리 실리콘 게이트(80') 위에 형성된 산화막(90')과, 상기 다수의 소스 영역(50')을 연결하는 소스 전극(100')과, 상기 폴리 실리콘 게이트(80')가 연결되도록 종단 영역에 형성된 공통 게이트 전극(110')으로 이루어져 있다. 도면중 미설명 부호 95'는 산화막 또는 질화막이고, 공통 게이트 전극(110') 하부의 도면부호 80'는 도시되지는 않았지만, 상술한 폴리 실리콘 게이트(80')와 연결된 상태이다.
이러한 종래의 트랜지스터는 통상 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계 전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 게이트 산화막(70')과 인접한 바디(40')에 N형 채널이 형성되면서 소스 영역(50')과 드레인 영역(30')이 도통된다.
한편, 이러한 종래의 트렌치 모스는 역바이어스 인가시 소자 동작용 트렌치의 하부 및 P형 바디의 하부인 N-형 에피층에 피크 필드(도 1a에서 점선으로 표시됨)가 형성된다. 이러한 피크 필드는 특히 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면을 따라서 전계(도 1a에서 다수의 화살표로 표시됨)가 집중되도록 한다. 따라서, 역바이어스 인가 상태에서 임계 전압을 초과하게 되면, 상기 전계 집중 현상에 의해, 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면이 쉽게 파손되는 문제가 있다. 즉, 상기 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면에 대한 내압이 매우 취약한 문제가 있다.
더불어, 트렌치 모스를 턴온(turn on)시키기 위한 최소 전압(문턱전압, Vth)은 통상 P형 바디의 농도에 의해 결정되지만, 트렌치 모스의 펀치 쓰루(punch-through) 내압 즉, 필드가 P형 바디쪽으로 뻗어서 N+형 소스 영역에 닿았을 때 전류의 급격한 증가에 의한 브레이크 다운(break down) 현상은 P형 바디의 면적에 의해 결정된다. 이러한 면적이 도 1b에 도시된 농도 프로프일에서 P형 바디의 깊이 L'과 비례한다고 가정하면, 전류 특성 ID는 상기 L'에 반비례한다. 즉, 아래 수식 1에서와 같이 ID는 L'와 반비례 관계를 갖는다. 아래 수식에서 W'는 채널의 폭이다.
[수식 1]
ID=β0(W'/L')((VG-VT)VD-(1/2)VD
2)
즉, 상기 L'가 클수록 전류 특성 ID가 작아진다. 따라서, 종래의 트렌치 모스는 P형 바디가 이온주입 및 확산에 의해 형성됨으로써, L'가 비교적 커질 수밖에 없고, 따라서, 전류 특성 ID 효율이 저조한 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 내압 특성과 전류 특성을 향상시킬 수 있는 트렌치 모스 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 트렌치 모스는 하면에 드레인 전극이 형성된 N+형 반도체 기판과, 상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층과, 상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디와, 상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역과, 상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여 상기 N+형 반도체 기판에까지 형성되고, 표면에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치와, 상기 소자 동작용 트렌치에 증착된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막과, 상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 폴리 실리콘 게이트는 깊이가 상기 N+형 소스 영역 및 P형 바디와 대응되는 영역에만 형성되고, 상기 N-형 에피층과 N+형 반도체 기판에 대응되는 영역에는 산화막이 형성되어 있다.
또한, 상기 N+형 소스 영역은 P형 바디로부터 상부로 일정 두께 돌출되어 형성되어 있다.
또한, 상기 N+형 소스 영역의 외주연인 P형 바디에는 일정 깊이의 P+형 영역이 더 형성되어 있다.
또한, 상기 소자 동작용 트렌치의 외주연에는 상기 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 소자 분리용 트렌치가 더 형성되고, 상기 소자 분리용 트렌치에는 산화막이 형성되어 있다.
또한, 상기 소자 분리용 트렌치에 형성된 산화막 위에는 일정 두께의 질화막이 형성되어 있고, 상기 질화막 위에는 폴리 실리콘 게이트가 형성되어 있으며, 상기 폴리 실리콘 게이트 위에는 게이트 전극이 더 형성되어 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트렌치 모스의 제조 방법은 N+형 반도체 기판위에 N-형 에피층 및 P형 바디를 순차적으로 성장시키는 단계와, 상기 P형 바디 및 N-형 에피층에 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치에 산화막을 성장시키는 단계와, 상기 소자 분리용 트렌치의 외측인 상기 P형 바디 및 N-형 에피층에 소자 동작용 트렌치를 형성하고, 상기 소자 동작용 트렌치의 내측 및 소자 분리용 트렌치의 상부에 폴리 실리콘 게이트를 증착하여 패터닝하는 단계와, 상기 소자 동작용 트렌치의 외측인 P형 바디에 일정 깊이로 N+형 소스 영역을 이온주입하여 형성하고, 소자 동작용 트렌치 내측의 폴리 실리콘 게이트는 덮이고, 상기 소자 분리용 트렌치 상부의 폴리 실리콘 게이트는 오픈되도록 일정 두께의 산화막을 증착 및 패터닝하고, 상기 N+형 소스 영역의 외주연인 P형 바디를 일정 깊이까지 식각하는 단계와, 상기 소자 동작용 트렌치의 외주연인 P+형 영역이 상호 도전되도록 소스 전극을 형성하고, 상기 소자 분리용 트렌치의 상부에는 폴리 실리콘 게이트와 접속되도록 게이트 전극을 형성하며, 상기 N+형 반도체 기판의 하면에는 일정 두께의 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 소자 분리용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 한다.
또한, 상기 소자 동작용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 한다.
또한, 상기 소자 분리용 트렌치에 산화막을 형성한 후에는, 그 상면에 일정 두께의 질화막을 더 증착하여 패터닝한다.
또한, 상기 소자 동작용 트렌치에는 N+형 반도체 기판에서부터 N-형 에피층까지 산화막을 증착하고, 상기 산화막의 상면으로부터 P형 바디의 표면까지 폴리 실리콘 게이트를 증착한다.
또한, 상기 N+형 소스 영역 외주연의 P형 바디를 일정 깊이까지 식각한 후에는 상기 식각된 P형 바디에 일정 깊이의 P+형 영역을 이온주입하여 더 형성한다.
상기와 같이 하여 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, 소자 동작용 트렌치가 N+형 기판에까지 형성되고, 또한 그 트렌치 내측에는 산화막이 증착된 후, 그 위에 폴리 실리콘 게이트가 형성됨으로써, 역바이어스 상태에서 피크필드가 N+형 기판에까지 하강하게 된다. 또한, P형 바디와 N-형 에피층 사이의 경계면이 일직선 상태가 될 뿐 곡면이 없어짐으로써, P형 바디에도 피크 필드에 의한 전계 집중 현상이 제거된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상되는 장점이 있다.
또한, 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, P형 바디가 미리 에피 성장법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 따라서, P형 바디의 길이(L) 또는 깊이가 작아진다. 따라서, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상되는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2를 참조하면, 본 발명에 의한 트렌치 모스의 단면도가 도시되어 있다.
여기서, 상기 도 2에 도시된 트렌치 모스는 일정한 비율로 축적된 것은 아니며, 단면도에서는 비록 하나의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 당연하다. 또한, 제조 순서에 관계없이 하부층에서부터 상부층으로의 유기적 결합 관계를 중심으로 설명하기로 한다.
도시된 바와 같이 본 발명에 의한 트렌치 모스는 N+형 반도체 기판(20)과, 그 상면에 형성된 N-형 에피층(30)과, 그 상면에 형성된 P형 바디(40)와, 그 상면에 형성된 N+형 소스 영역(50)과, 상기 N+형 소스 영역(50), P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 형성된 소자 동작용 트렌치(63)와, 상기 트렌치(63)에 충진된 폴리 실리콘 게이트(80)와, 그 상면에 형성된 산화막(90)과, 그 상면에 형성된 소스 전극(100)과, 상기 소자 동작용 트렌치(63)의 외주연에 형성된 소자 분리용 트렌치(61)와, 그 상부에 형성된 게이트 전극(110)으로 이루어져 있다.
먼저, 상기 N+형 반도체 기판(20)(또는 P+형, 이하의 설명에서는 N채널MOSFET를 기준으로 설명함)은 주지된 바와 같이 단결정봉 형성시 N형 불순물을 넣어 만든 것이다. 또한, 상기 N+형 반도체 기판(20)의 하면에는 일정 두께의 드레인 전극(10)이 형성되어 있으며, 이는 통상의 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이어서, 상기 N+형 반도체 기판(20) 위에 일정 두께로 형성된 N-형 에피층(30)은 에피택셜 방법에 의해 형성된 것이다. 주지된 바와 같이 N-형 에피층(30)은 고온에서 상기 N+형 반도체 기판(20) 위에 N-형 불순물 가스와 실리콘 가스등을 함께 주입하여 성장시킨 것이다.
이어서, 상기 N-형 에피층(30) 위에 일정 두께로 형성된 P형 바디(40)도 이종 에피택셜 방법에 의해 형성된 것이다. 이러한 P형 바디(40)도 고온에서 상기 N-형 에피층(30) 위에 P형 불순물 가스와 실리콘 가스등을 함께 주입하여 성장시킨 것이다.
이어서, 상기 P형 바디(40) 위에 상부로 일정 두께(대략 0.2~0.5㎛) 돌출되어 형성된 N+형 소스 영역(50)은 N+형 불순물을 일정 깊이까지 이온 주입하여 형성한 것이다. 여기서, 상기 N+형 소스 영역(50)의 외주연인 P형 바디(40)에는 일정깊이까지 P+형 영역(45)이 더 형성되어 있다. 이러한 P+형 영역(45)은 하기할 소스 전극(100)과 N-형 에피층(30) 사이의 저항을 현저하게 저하시키게 된다. 이를 좀더 자세히 설명하면 상기 N+형 소스 영역(50)(콜렉터), P형 바디(40)(베이스) 및 N-형 에피층(30)(에미터)은 기생 트랜지스터로 작동하게 되는데, 이는 소자의 턴 오프(turn off)시 소스 전극(100)으로부터 전류의 유입이 있을때, 이 전류가 P형 바디(40) 및 N-형 에피층(30)을 통해 흐르게 된다. 이때 상기 P형 바디(40)의 저항이 증가하게 되면 V=IR에 의해 전압 V가 증가하게 된다. 그러면, 상기 P형 바디(40)(베이스)의 전위가 높아지고 따라서 기생 트랜지스터가 동작하여 소자의 오동작이 일어나지만, 본 발명은 P+형 영역(45)이 더 형성됨으로써, 저항을 작게 하고 따라서 소스 전극(100)으로부터 전류가 유입되어도 소자가 오동작하지 않게 된다.
이어서, 상기 소자 동작용 트렌치(63)는 상기 N+형 소스 영역(50), P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 형성되어 있다. 물론, 상기 소자 동작용 트렌치(63)의 표면에는 절연을 위해 매우 얇은 두께의 게이트 산화막(70)이 형성되어 있다.
이어서, 상기 소자 동작용 트렌치(63)의 내측에 형성된 폴리 실리콘 게이트(80)는 N+형 소스 영역(50) 및 P형 바디(40)와 대응되는 영역에만 형성되어 있다. 즉, 상기 N-형 에피층(30)과 N+형 반도체 기판(20)과 대응되는 소자 동작용 트렌치(63)의 내측에는 산화막(64)이 충진되어 있다. 또한, 이러한 폴리 실리콘 게이트(80)는 N형 불순물이 포함된 것으로서, 이는 상기 소자 동작용 트렌치(63)의 게이트 산화막(70)에 의해 N+형 소스 영역(50), P형 바디(40), N-형 에피층(30) 및 N+형 반도체 기판(20)과 절연된 상태가 된다.
이어서, 상기 폴리 실리콘 게이트(80) 및 N+형 소스 영역(50) 위에는 일정 두께로 층간 절연을 위한 산화막(90)이 형성되어 있다.
이어서, 상기 산화막(90) 위에는 소자 동작용 트렌치(63)의 양측에 형성된 N+형 소스 영역(50)에 전원을 인가하기 위한 소스 전극(100)이 증착되어 있다. 이러한 소스 전극(100) 역시 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
한편, 상기 소자 동작용 트렌치(63)의 외측에는 상기 P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 이르는 소자 분리용 트렌치(61)가 더 형성되어 있다. 물론, 이러한 소자 분리용 트렌치(61) 내측에는 산화막(62)이 형성되어 있으며, 상기 산화막(62) 위에는 일정 두께의 산화막(62) 보호를 위한 질화막(95)이 더 형성되어 있다.
또한, 상기 질화막(95)의 상면에는 상술한 소자 동작용 트렌치(63)에 형성된 폴리 실리콘 게이트(80)와 전기적으로 연결된 동일 재질의 폴리 실리콘 게이트(80)가 더 형성되어 있다. 또한, 상기 폴리 실리콘 게이트(80)는 상면만 오픈되도록 일정 두께의 층간 절연막인 산화막(90)이 형성되어 있고, 상기 오픈된 영역을 통하여 게이트 전극(110)이 증착되어 있다. 마찬가지로 상기 게이트 전극(110)도 알루미늄(Al) 등으로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 소자 동작용 트렌치(63)에 형성된 폴리 실리콘 게이트(80)와, 소자 분리용 트렌치(61) 상부에 형성된 폴리 실리콘 게이트(80)의 전기적 연결상태는 도시되어 있지는 않지만, 상호 연결됨으로써, 상기 게이트 전극(110)을 통하여 상기 소자 동작용 트렌치(63) 내측에 폴리 실리콘 게이트(80)에 소정 전압이 인가된다.
이러한 트렌치 모스의 작용 또는 특성을 도 3a의 피크 필드 및 도 3b의 농도 프로파일을 이용하여 설명하면 다음과 같다.
먼저, 도 3a를 참조하면, 소자 동작용 트렌치(63)가 N+형 반도체 기판(20)에까지 형성되고, 또한 그 트렌치(63) 내측에는 산화막(64)이 형성된 후, 그 위에 폴리 실리콘 게이트(80)가 형성됨으로써, 역바이어스 상태에서 피크 필드가 N+형 반도체 기판(20)에까지 하강된다. 물론, 소자 분리용 트렌치(61)의 근처에서도 피크 필드가 N+형 반도체 기판(20)에까지 하강된다. 더불어, P형 바디(40)와 N-형 에피층(30) 사이의 경계면이 일직선 상태가 될 뿐 종래와 같은 곡면이 없음으로써, P형 바디(40)의 하부인 N-형 에피층(30)에 피크 필드가 일직선 상태로 형성된다. 따라서, 피크 필드가 소자 동작용 트렌치(63) 및 소자 분리용 트렌치(61) 하부로 하강하거나, N+형 에피층(30)에서 일직선 형태로 형성됨으로써, 전계 집중으로 인한 소자 동작용 트렌치(63)의 모서리 부분 파손이나, P형 바디(40)의 파손 현상이 억제된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상된다.
한편, 도 3b를 참조하면, P형 바디(40)가 미리 에피텍셜 방법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 즉, 수평 및 수직 농도 프로파일이 일직선 상태로서 상호 거의 직각으로 꺽여진 상태가 된다. 따라서, P형 바디(40)의 길이(L)가 종래 길이(L')에 비해 현격히 작아진다. 결국, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상된다.
즉, 트렌치 모스를 턴온(turn on)시키기 위한 최소 전압(문턱전압, Vth)은 통상 P형 바디(40)의 농도에 의해 결정되지만, 트렌치 모스의 펀치 쓰루(punch-through) 내압 즉, 피크 필드가 P형 바디(40)쪽으로 뻗어서 N+형 소스 영역(50)에 닿았을 때 전류의 급격한 증가에 의한 브레이크 다운(break down) 현상은 P형 바디(40)의 면적에 의해 결정된다. 또한, 도 3b에서 본 발명의 빗금친 영역(C)과 종래 기술의 빗금친 영역(C')이 동일하다면 두 트렌치 모스의 펀치 쓰루 내압은 동일하다. 이때 구조적으로 동일한 면적시에 채널의 길이인 L(본 발명)은 L'(종래기술)보다 짧다.
따라서, ID=β0(W/L)((VG-VT)VD-(1/2)VD
2)의 수식에서 두 트렌치 모스는 게이트 산화막(70)이 동일할 경우 W 또는 L 즉, 채널의 폭(W) 또는 길이(L)에 의해 전류 특성(ID)가 결정되며, 이때 본 발명의 L이 종래 기술의 L'보다 작으므로, 본 발명에 의한 트렌치 모스의 전류 특성(ID)이 종래 트렌치 모스보다 더욱 우수해진다.
도 4a 내지 도 4m을 참조하면, 본 발명에 의한 트렌치 모스의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트렌치 모스의 제조 방법은 N+형 반도체 기판(20), N-형 에피층(30) 및 P형 바디(40)를 순차적으로 성장시키는 단계와(도 4a 참조), 소자 분리용 트렌치(61)의 형성 단계와(도 4b-도 4d 참조), 소자 동작용 트렌치(63) 및 폴리 실리콘 게이트(80) 증착 단계와(도 4e-도 4h 참조), N+형 소스 영역(50) 형성, 식각 및 P+형 영역(45) 형성 단계와(도 4i-도 4l 참조), 소스 전극(100), 게이트 전극(110) 및 드레인 전극(10) 형성 단계(도 4k)로 이루어져 있다. 이하, 위에서는 몇 개의 도면을 묶어서 하나의 단계로 설명하였으나, 각각의 도면을 참조하여 더욱 자세하게 제조 방법을 설명하면 다음과 같다.
먼저 도 4a를 참조하면, N+형 반도체 기판(20) 위에 N-형 에피층(30) 및 P형 바디(40)를 순차적으로 성장시키는 단계가 도시되어 있다. 즉, N-형 에피층(30) 위에 이종 에피택셜 방법에 의해 일정 두께의 P형 바디(40)를 형성한다.
이어서, 도 4b를 참조하면, 소자 분리용 트렌치(61)의 형성 단계가 도시되어 있다. 이러한 소자 분리용 트렌치(61)는 통상의 사진 식각 공정 및 실리콘 식각 공정을 이용하여 형성한다. 즉, 화학 기상 증착(CVD) 방법 또는 고온의 노(furnace)에서 일정 두께의 산화막(62)을 형성한 후, 사진 식각 공정으로 소자 분리 영역을 디파인(define)한 후, 실리콘 즉, P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에 이르기까지 식각한다. 이때, 식각 깊이는 상기 N+형 반도체 기판(20)에 충분히 접촉하도록 제어한다.
이어서, 도 4c를 참조하면, 산화막(62)의 충진 단계가 도시되어 있다. 즉, 이산화규소(SiO2)를 상기 소자 분리용 트렌치(61)의 내측에 채우고 에치백(Etch-back) 방법으로 그 상면을 평탄화시킨다.
이어서, 도 4d를 참조하면, 소자 분리용 트렌치(61)의 보호 단계가 도시되어 있다. 즉, 이어지는 산화막(62) 식각 공정에서 소자 분리용 트렌치(61) 내측의 산화막(62)을 보호하기 위한 공정이다. 먼저 소자 분리용 트렌치(61)를 포함하는 산화막(62) 위에 일정 두께의 질화막(95)을 증착하고, 이어서 사진 식각 공정으로 소정 영역을 디파인한 후, 상기 질화막(95)이 일정 영역(소자 분리용 트렌치(61)의 상면)에만 남도록 식각한다.
이어서, 도 4e 및 도 4f를 참조하면, 소자 동작용 트렌치(63) 형성 단계가 도시되어 있다. 즉, 전류가 흐르는 액티브 영역을 디파인하고, 통상의 사진 식각 공정을 통해서 소자 동작용 트렌치(63)를 디파인한 후 실리콘을 식각한다. 이때에도 P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에 이르기까지 식각한다. 이때, 식각 깊이는 상기 N+형 반도체 기판(20)에 충분히 접촉하도록 제어한다.
이어서, 도 4g를 참조하면, 소자 동작용 트렌치(63)에 산화막(64)을 형성하는 단계가 도시되어 있다. 즉, 소자 동작용 트렌치(63)에 산화막(64)을 필링(filling)하고, 식각하여 상기 산화막(64)이 P형 바디(40)보다 약간 아래에까지 채워지도록 제어한다. 이때, 상기 나머지 소자 동작용 트렌치(63)의 벽면에는 게이트 산화막(70)이 형성되도록 한다.
이어서, 도 4h를 참조하면, 폴리 실리콘 게이트(80) 형성 단계가 도시되어 있다. 즉, 상기 소자 동작용 트렌치(63)의 내측에 폴리 실리콘(80)을 채우고, 그 상부 표면 전체에 폴리 실리콘(80)을 증착한 후, 상기 질화막(95) 위의 폴리 실리콘(80)(폴리 실리콘 버스) 영역을 디파인하여, 에치백 공정을 수행한다. 이와 같이 하여, 소자 동작용 트렌치(63)의 내측 및 질화막(95) 위에만 폴리 실리콘 게이트(80)가 남도록 한다.
이어서, 도 4i를 참조하면, N+형 소스 영역(50) 및 그 위에 층간 절연막인 산화막(90)을 형성하는 단계가 도시되어 있다. 먼저, N+ 불순물을 소자 동작용 트렌치(63)의 외주연인 P형 바디(40)에 일정 깊이로 이온주입하여 형성하고, 바로 화학 기상 증착 방식으로 층간 절연막인 산화막(90)을 형성한다.
이어서, 도 4j를 참조하면, 컨택(contact) 형성 단계가 도시되어 있다. 즉, 사진 식각으로 컨택 영역을 디파인하고, 상기 층간 절연막인 산화막(90)을 식각한다. 즉, 상기 소자 동작용 트렌치(63)의 상면은 산화막(90)으로 덮히도록 하고, 상기 소자 분리용 트렌치(61)의 상면에서는 폴리 실리콘 게이트(80)의 일정 영역이 오픈되도록 산화막(90)을 식각한다.
이어서, 도 4k를 참조하면 P형 바디(40)의 식각 단계가 도시되어 있다. 즉, 상기 N+형 소스 영역(50)의 외주연인 P형 바디(40)의 일정 영역을 식각 함으로써, 마치 상기 N+형 소스 영역(50)이 P형 바디(40)의 상부로 일정 두께 돌출된 형태가 되도록 한다.
이어서, 도 4l을 참조하면 P+형 영역(45) 형성 단계가 도시되어 있다. 즉, 상기 식각된 P형 바디(40)의 표면에 P+형 불순물을 이온주입하여 N+형 소스 영역(50)의 외주연에 일정 깊이의 P+형 영역(45)이 형성되도록 한다.
마지막으로, 도4m을 참조하면, 전극 형성 단계가 도시되어 있다. 즉, 상기 소자 동작용 트렌치(63)의 양측에 형성된 N+형 소스 영역(50)에 소스 전압이 인가되도록 소스 전극(100)을 형성하고, 상기 소자 분리용 트렌치(61) 위에 형성된 폴리 실리콘 게이트(80)에 게이트 전압이 인가되도록 게이트 전극(110)이 형성되며, 상기 N+형 반도체 기판(20)의 하면에는 드레인 전압이 인가되도록 드레인 전극(10)이 형성됨으로써, 본 발명에 의한 트렌치 모스가 완성된다.
상술한 바와같이, 본 발명에 따른 트렌치 모스 및 그 제조 방법에 의하면, 소자 동작용 트렌치가 N+형 기판에까지 형성되고, 또한 그 트렌치 내측에는 산화막이 증착된 후, 그 위에 폴리 실리콘 게이트가 형성됨으로써, 역바이어스 상태에서 피크필드가 N+형 기판에까지 하강하게 된다. 또한, P형 바디와 N-형 에피층 사이의 경계면이 일직선 상태가 될 뿐 곡면이 없어짐으로써, P형 바디에도 피크 필드에 의한 전계 집중 현상이 제거된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상되는 효과가 있다.
또한, 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, P형 바디가 미리 에피 성장법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 따라서, P형 바디의 길이(L) 또는 깊이가 작아진다. 따라서, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 트렌치 모스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a는 종래의 트렌치 모스를 도시한 단면도이고, 도 1b는 농도 프로파일을 도시한 그래프이다.
도 2는 본 발명에 의한 트렌치 모스를 도시한 단면도이다.
도 3a는 본 발명에 의한 트렌치 모스에서 피크 필드를 도시한 설명도이고, 도 3b는 종래의 트렌치 모스와 본 발명의 트렌치 모스 사이의 농도 프로파일을 비교한 그래프이다.
도 4a 내지 도 4m은 본 발명에 의한 트렌치 모스의 제조 방법을 순차적으로 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 드레인 전극 20; N+형 반도체 기판
30; N-형 에피층 40; P형 바디
45; P+형 영역 50; N+형 소스 영역
61; 소자 분리용 트렌치 62; 소자 분리용 내측의 산화막
63; 소자 동작용 트렌치 64; 소자 동작용 트렌치 내측의 산화막
70; 게이트 산화막 80; 폴리 실리콘 게이트
90; 층간 절연막으로서의 산화막
95; 질화막 100; 소스 전극
110; 게이트 전극
Claims (12)
- 하면에 드레인 전극이 형성된 N+형 반도체 기판;상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층;상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디;상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역;상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여 상기 N+형 반도체 기판에까지 형성되고, 표면에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치;상기 소자 동작용 트렌치에 증착된 폴리 실리콘 게이트;상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막; 및,상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극을 포함하여 이루어진 트렌치 모스.
- 제 1 항에 있어서, 상기 폴리 실리콘 게이트는 깊이가 상기 N+형 소스 영역 및 P형 바디와 대응되는 영역에만 형성되고, 상기 N-형 에피층과 N+형 반도체 기판에 대응되는 영역에는 산화막이 형성된 것을 특징으로 하는 트렌치 모스.
- 제 1 항에 있어서, 상기 N+형 소스 영역은 P형 바디로부터 상부로 일정 두께 돌출되어 형성된 것을 특징으로 하는 트렌치 모스.
- 제 1 항에 있어서, 상기 N+형 소스 영역의 외주연인 P형 바디에는 일정 깊이의 P+형 영역이 더 형성된 것을 특징으로 하는 트렌치 모스.
- 제 1 항에 있어서, 상기 소자 동작용 트렌치의 외주연에는 상기 P형 바디, N-형 에피층을 관통하여 N+형 반도체 기판에까지 소자 분리용 트렌치가 더 형성되고, 상기 소자 분리용 트렌치에는 산화막이 형성된 것을 특징으로 하는 트렌치 모스.
- 제 5 항에 있어서, 상기 소자 분리용 트렌치에 형성된 산화막 위에는 일정 두께의 질화막이 형성되어 있고, 상기 질화막 위에는 폴리 실리콘 게이트가 형성되어 있으며, 상기 폴리 실리콘 게이트 위에는 게이트 전극이 더 형성된 것을 특징으로 하는 트렌치 모스.
- N+형 반도체 기판위에 N-형 에피층 및 P형 바디를 순차적으로 성장시키는 단계;상기 P형 바디 및 N-형 에피층에 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치에 산화막을 성장시키는 단계;상기 소자 분리용 트렌치의 외측인 상기 P형 바디 및 N-형 에피층에 소자 동작용 트렌치를 형성하고, 상기 소자 동작용 트렌치의 내측 및 소자 분리용 트렌치의 상부에 폴리 실리콘 게이트를 증착하여 패터닝하는 단계;(도 4e-도 4h)상기 소자 동작용 트렌치의 외측인 P형 바디에 일정 깊이로 N+형 소스 영역을 이온주입하여 형성하고, 소자 동작용 트렌치 내측의 폴리 실리콘 게이트는 덮이고, 상기 소자 분리용 트렌치 상부의 폴리 실리콘 게이트는 오픈되도록 일정 두께의 산화막을 증착 및 패터닝하고, 상기 N+형 소스 영역의 외주연인 P형 바디를 일정 깊이까지 식각하는 단계; 및,상기 소자 동작용 트렌치의 외주연인 P+형 영역이 상호 도전되도록 소스 전극을 형성하고, 상기 소자 분리용 트렌치의 상부에는 폴리 실리콘 게이트와 접속되도록 게이트 전극을 형성하며, 상기 N+형 반도체 기판의 하면에는 일정 두께의 드레인 전극을 형성하는 단계를 포함하여 이루어진 트렌치 모스의 제조 방법.
- 제 7 항에 있어서, 상기 소자 분리용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 함을 특징으로 하는 트렌치 모스의 제조 방법.
- 제 7 항에 있어서, 상기 소자 동작용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 함을 특징으로 하는 트렌치 모스의 제조 방법.
- 제 7 항에 있어서, 상기 소자 분리용 트렌치에 산화막을 형성한 후에는, 그 상면에 일정 두께의 질화막을 더 증착하여 패터닝함을 특징으로 하는 트렌치 모스의 제조 방법.
- 제 9 항에 있어서, 상기 소자 동작용 트렌치에는 N+형 반도체 기판에서부터 N-형 에피층까지 산화막을 증착하고, 상기 산화막의 상면으로부터 P형 바디의 표면 까지 폴리 실리콘 게이트를 증착함을 특징으로 하는 트렌치 모스의 제조 방법.
- 제 7 항에 있어서, 상기 N+형 소스 영역 외주연의 P형 바디를 일정 깊이까지 식각한 후에는 상기 식각된 P형 바디에 일정 깊이의 P+형 영역을 이온주입하여 더 형성함을 특징으로 하는 트렌치 모스의 제조 방법.
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