KR100526852B1 - 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 소자의 트렌치 코너에서의 피크 필드를 완화시켜, 전계 집중으로 인한 게이트 산화막의 파손 현상을 억제하고 신뢰성을 향상시킬 수 있도록, 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 바닥면 및 측면을 가지며 형성된 트렌치와, 상기 트렌치에 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 상면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 상부에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서, 상기 게이트 산화막과 트렌치의 바닥면은 일정 거리 이격되어 있고, 상기 게이트 산화막과 트렌치의 바닥면 사이에는 일정 두께의 더미 폴리 실리콘이 더 증착되어 있는 것을 특징으로 함.

Description

트랜지스터 및 그 제조 방법{Transistor and its manufacturing method}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 설명하면 소자의 트렌치 코너에서의 피크 필드를 완화시켜, 전계 집중으로 인한 게이트 산화막의 파손 현상을 억제하고 신뢰성을 향상시킬 수 있는 트렌치형 MOSFET(Trench type Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
도 1a를 참조하면, 종래의 트랜지스터에 대한 부분 평면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 a-a선 단면도가 도시되어 있으며, 도 1c를 참조하면, 도 1a의 b-b선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 트랜지스터는 드레인 전극(10')과, 상기 드레인 전극(10') 위에 위치된 N+형 기판(20')과, 상기 N+형 기판(20') 위에 형성된 N-형 드레인 영역(30')과, 상기 N-형 드레인 영역(30') 위에 형성된 P형 본체(40')와, 상기 P형 본체(40') 위에 부분적으로 형성된 N+형 소스 영역(50')과, 상기 소스 영역(50'), 본체(40') 및 드레인 영역(30')에 일정 깊이로 형성된 트렌치(60')와, 상기 트렌치(60')의 표면을 덮는 게이트 산화막(70')과, 상기 트렌치(60')의 게이트 산화막(70') 표면에 충진된 폴리 실리콘 게이트(80')와, 상기 폴리 실리콘 게이트(80') 위에 형성된 산화막(90')과, 상기 다수의 소스 영역(50')을 연결하는 소스 전극(100')과, 상기 폴리 실리콘 게이트(80')가 연결되도록 종단 영역(120')에 형성된 공통 게이트 전극(110')으로 이루어져 있다.
이러한 종래의 트랜지스터는 통상 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계 전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 게이트 산화막(70')과 인접한 본체(40')에 N형 채널이 형성되면서 소스 영역(50')과 드레인 영역(30')이 도전됨으로써, 트랜지스터가 작동하게 된다.
한편, 종래의 트랜지스터를 보면 단면상 대략 사각 홈 형태로 트렌치가 형성되고, 그 트렌치의 벽면을 따라서 게이트 산화막이 형성되어 있으며, 이 게이트 산화막에는 폴리 실리콘 게이트가 넓은 면적으로 접촉되어 있음을 알 수 있다. 즉, 트렌치의 바닥면 및 그 측면에 형성된 게이트 산화막 전체에 폴리 실리콘 게이트가 접촉되어 형성되어 있다.
그러나, 위와 같이 게이트 산화막 전체에 폴리 실리콘 게이트가 접촉되어 있음으로써, 아래와 같은 문제가 발생한다.
첫째, 상기 게이트 전극, 소스 전극 및 드레인 전극에 전원이 인가되면 폴리 실리콘 게이트와 드레인 영역, 폴리 실리콘 게이트와 소스 영역(및 본체) 사이에 유전체인 게이트 산화막이 형성된 형태이므로, 일정 용량의 기생 캐패시턴스가 발생하는 문제가 있다.
둘째, 트랜지스터의 역바이어스에서는 도 2에 도시된 바와 같이 트렌치의 하부인 드레인 영역에 전계에 의한 피크 필드가 형성되는데, 이러한 피크 필드가 임계점을 초과하게 되면 이로 인하여 게이트 산화막의 모서리 부분이 파손되는 문제가 있다. 상기 전계는 주지된 바와 같이 트렌치의 모서리 부분에 집중되는 현상이 있다. 따라서, 상기 전계가 트렌치의 모서리 즉, 게이트 산화막의 모서리에 집중됨으로써, 그 부분이 쉽게 파손되고, 이에 따라 트랜지스터의 신뢰성이 급격히 저하되는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 소자의 트렌치 코너에서의 피크 필드를 완화시켜, 전계 집중으로 인한 게이트 산화막의 파손 현상을 억제하고 신뢰성을 향상시킬 수 있는 트렌치형 MOSFET(Trench type Metal Oxide Semiconductor Field Effect Transistor) 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명은 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 바닥면 및 측면을 가지며 형성된 트렌치와, 상기 트렌치에 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 상면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 상부에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서, 상기 게이트 산화막과 트렌치의 바닥면은 일정 거리 이격되어 있고, 상기 게이트 산화막과 트렌치의 바닥면 사이에는 일정 두께의 더미 폴리 실리콘이 더 증착되어 있는 것을 특징으로 한다.
또한, 상기 더미 폴리 실리콘은 드레인 영역과 대응되는 트렌치의 일정 영역에만 형성됨이 바람직하다.
또한, 상기 폴리 실리콘 게이트에는 N형 불순물이 첨가되고, 상기 더미 폴리 실리콘에는 불순물이 첨가되지 않을 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판 위에 에피택셜 공정을 통하여 일정 두께의 반도체 드레인 영역을 형성하고, 상기 드레인 영역에는 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치에 일정 두께의 더미 폴리 실리콘을 증착하고, 사진 및 식각 공정을 통하여 상기 트렌치의 바닥면으로부터 일정 두께의 더미 폴리 실리콘만 잔존하도록 하는 단계와, 상기 더미 폴리 실리콘의 상면 및 그 상부의 트렌치의 측면에 게이트 산화막을 형성하고, 소정 형태로 식각하는 단계와, 상기 게이트 산화막의 상면에 일정 두께의 폴리 실리콘 게이트를 증착하여 형성하고, 트렌치 내부에만 폴리 실리콘 게이트가 남도록 사진 식각 공정을 수행하는 단계와, 상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 단계와, 상기 폴리 실리콘 게이트의 상부가 완전히 덮이는 동시에, 상기 소스영역은 노출되도록 산화막을 형성하고, 상기 소스 영역, 기판 및 폴리 실리콘 게이트에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
여기서, 상기 더미 폴리 실리콘 증착 단계에서는 상기 더미 폴리 실리콘이 드레인 영역과 대응되는 트렌치의 일정 영역에만 형성되도록 한다.
또한, 상기 더미 폴리 실리콘 증착 단계에서는 어떠한 불순물도 첨가하지 않고, 상기 폴리 실리콘 게이트 증착 단계에서는 N형 불순물을 첨가할 수 있다.
상기와 같이 하여 본 발명에 의한 트랜지스터는 게이트 산화막 아래에 더미 폴리 실리콘이 더 형성됨으로써, 소자의 역바이어스에서의 필드 분포의 경우, 트렌치의 직하부분의 공핍층 거리가 늘어나게 된다. 따라서, 늘어난 공핍층에 의해 트렌치 코너 부분의 곡률(curvature)이 증가되어 코너 영역에서의 필드가 완화된다. 즉, 트랜지스터의 역바이어스에서 트렌치 코너 영역의 피크 필드가 완화됨으로써, 전계에 의한 게이트 산화막의 모서리 파손 현상이 현저하게 억제되고, 이에 따라 트랜지스터의 신뢰성이 대폭 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3를 참조하면, 본 발명에 의한 트랜지스터의 단면도가 도시되어 있다.
여기서, 본 발명에 의한 트랜지스터의 모든 도면은 일정한 비율로 축적된 것은 아니며, 단면도에서는 비록 하나의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 당연하다. 더불어, 본 발명에서 종단 영역에 형성된 공통 게이트 전극의 구조는 종래(도 1c 참조)와 동일하므로, 이것에 대한 도면 및 설명은 생략하기로 한다.
먼저 도 3에 도시된 바와 같이, 본 발명에 의한 트랜지스터는 드레인 전극(10)과, 상기 드레인 전극(10) 위에 위치된 기판(20)과, 상기 기판(20) 위에 형성된 드레인 영역(30)과, 상기 드레인 영역(30) 위에 형성된 본체(40)와, 상기 본체(40) 위에 부분적으로 형성된 다수의 소스 영역(50)과, 상기 다수의 소스 영역(50), 본체(40) 및 드레인 영역(30)에 일정 깊이로 측면(61)과 바닥면(62)을 가지며 형성된 트렌치(60)와, 상기 트렌치(60) 내부의 하측에 일정 두께로 증착된 더미 폴리 실리콘(81)과, 상기 더미 폴리 실리콘(81)의 상면 및 트렌치(60)의 측면(61)에 형성된 게이트 산화막(70)과, 상기 게이트 산화막(70)의 표면에 증착되어 상기 트렌치(60)를 채우는 폴리 실리콘 게이트(82)와, 상기 폴리 실리콘 게이트(82) 위에 증착된 산화막(90)과, 상기 다수의 소스 영역(50)을 연결하는 소스 전극(100)과, 상기 폴리 실리콘 게이트(82)가 연결되도록 종단 영역에 형성된 공통 게이트 전극(도시되지 않음)으로 이루어져 있다.
먼저, 상기 드레인 전극(10)은 통상의 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 기판(20)은 통상의 N+형(또는 P+형, 이하의 설명에서는 N채널 FET를 기준으로 설명함) 반도체 기판일 수 있다. 주지된 바와 같이 N+형 반도체 기판은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다.
상기 드레인 영역(30)은 에피택셜 방법에 의해 형성한 것으로, N-형 에피택셜층일 수 있다. 주지된 바와 같이 N-형 드레인 영역(30)은 상기 기판(20) 위에 N형 불순물 가스와 실리콘 가스등을 함께 주입하여 성장시킨 것이다.
상기 본체(40)는 상기 드레인 영역(30)에 P형 불순물을 이온주입하여 형성한 것이다. 물론, 이러한 P형 본체(40)는 상기 측면(61)과 바닥면(62)을 갖는 트렌치(60)의 형성 이후에 형성되는 것이지만, 여기서는 구조의 이해를 위해 제조 공정 순서에 관계없이 적층 순서대로 설명한다.
상기 소스 영역(50)은 상기 P형 본체(40)중 일부 영역에 N형 불순물을 이온주입하여 형성한 것이다. 상기 소스 영역(50)의 농도는 N+이다.
상기 트렌치(60)는 상기 다수의 소스 영역(50), 본체(40) 및 드레인 영역(30)에 일정 깊이로 형성되어 있으며, 이는 상기 드레인 영역(30), 본체(40) 및 소스 영역(50)을 상,하 방향으로 절단하는 형태의 측면(61)과, 상기 드레인 영역(30)의 중앙에 대략 수평하게 형성된 바닥면(62)으로 이루어져 있다. 물론, 상기 트렌치(60)는 트랜지스터의 종단 영역에까지 연장 형성되어 있다.
상기 더미 폴리 실리콘(81)은 상기 트렌치(60)의 바닥면(62)으로부터 일정 두께를 이루며 증착되어 있다. 즉, 상기 더미 폴리 실리콘(81)은 트랜지스터의 원활한 작동을 위해 그 상면이 상기 드레인 영역(30)을 벗어나지 않도록 형성되어 있다. 또한, 상기 더미 폴리 실리콘(81)은 아무런 불순물도 첨가되지 않은 순수한 폴리 실리콘을 그대로 이용할 수 있다. 이와 같이 불순물이 첨가되지 않은 순수한 폴리 실리콘을 더미 폴리 실리콘(81)으로 이용함으로써, 본 발명은 전류 패스가 드레인 영역(30)뿐만 아니라 불순물이 첨가되지 않은 더미 폴리 실리콘(81)으로도 형성되고, 전류 패스의 폭이 증가하여 다량의 전류가 흐를 수 있어, 온 저항(RDS(on))이 작아질 수 있다.
상기 게이트 산화막(70)은 상기 더미 폴리 실리콘(81)의 상면 및 트렌치(60)의 측면(61)을 따라 일정 두께로 형성되어 있다.
상기 폴리 실리콘 게이트(82)는 N형 불순물이 포함된 것으로서, 이는 상기 트렌치(60)의 게이트 산화막(70) 표면에 충진되어 있다. 따라서, 상기 폴리 실리콘 게이트(82)는 상기 게이트 산화막(70)에 의해 상기 소스 영역(50) 및 본체(40)와 절연된 상태이다.
따라서, 도 4에 도시된 바와 같이, 트랜지스터의 역바이어스에서 형성되는 피크 필드는 상기 게이트 산화막(70)으로부터 그 하부로 더 멀어진다. 즉, 트랜지스터의 역바이어스에서 피크 필드 분포의 경우, 트렌치(60)의 직하 부분의 공핍층 거리가 늘어나게 되고, 따라서, 늘어난 공핍층에 의해 트렌치(60)의 코너 부분에 대한 곡률이 증가되어 코너 영역에서의 피크 필드가 현저히 완화된다. 결국, 전계에 의한 게이트 산화막(70)의 모서리 파손 현상이 현저하게 억제되고, 이에 따라 트랜지스터의 신뢰성이 대폭 향상된다.
다시 도 3를 참조하면, 상기 산화막(90)은 상기 폴리 실리콘 게이트(82) 위에 일정 두께로 증착되어 있으며, 이는 상기 폴리 실리콘 게이트(82)와 하기할 소스 전극(100) 또는 본체(40)와의 쇼트를 방지하는 역할을 한다.
상기 소스 전극(100)은 예를 들면 알루미늄과 같은 금속에 의해 트렌치(60) 양측의 소스 영역(50)을 전기적으로 접속하는 역할을 한다.
마지막으로, 상기 공통 게이트 전극은 상기 종단 영역까지 연장된 상기 폴리 실리콘 게이트(82)에 접속되어 있으며, 이것 역시 통상의 알루미늄으로 형성될 수 있다.
도 5a 내지 도 5k를 참조하면, 본 발명에 의한 트랜지스터의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트랜지스터의 제조 방법은 반도체 기판(20) 및 드레인 영역(30) 제공 단계(도 5a)와, 트렌치(60) 형성 단계(도 5b)와, 더미 폴리 실리콘(81) 증착 단계(도 5c)와, 더미 폴리 실리콘(81) 식각 단계(도 5d)와, 게이트 산화막(70) 형성 단계(도 5e)와, 게이트 산화막(70) 식각 단계(도 5f)와, 폴리 실리콘 게이트(82) 형성 단계(도 5g)와, 폴리 실리콘 게이트(82) 식각 단계(도 5h)와, 본체(40) 및 소스 영역(50) 형성 단계(도 5i)와, 절연용 산화막(90) 형성 단계(도 5j)와, 전극(10,100) 형성 단계(도 5k)로 이루어져 있다.
먼저 상기 반도체 기판(20) 및 드레인 영역(30) 제공 단계는, 도 5a에 도시된 바와 같이, 통상의 N+ 형 반도체 기판을 구비하고, 통상의 에피택셜 방법으로 N-형 에피택셜층을 형성하여 이루어진다. 여기서, 상기 N+형 반도체 기판은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다.
이어서, 상기 트렌치(60) 형성 단계는, 도 5b에 도시된 바와 같이, 통상의 사진 식각 방법으로 상기 드레인 영역(30)에 대략 요홈 형태로 트렌치(60)를 형성한다. 이러한 트렌치(60)는 양쪽에 측면(61)이 형성되고, 그 양측면(61)의 중앙에는 바닥면(62)이 형성된다.
이어서, 상기 더미 폴리 실리콘(81) 형성 단계는, 도 5c에 도시된 바와 같이, 통상의 폴리 실리콘이 트렌치(60)의 바닥면(62), 측면(61) 및 그 외주연에 일정 두께로 증착되도록 한다. 이때, 상기 더미 폴리 실리콘(81)에는 어떠한 불순물도 첨가하지 않는다.
이어서, 상기 더미 폴리 실리콘(81) 식각 단계는, 도 5d에 도시된 바와 같이, 상기 트렌치(60)의 바닥면(62)으로부터 일정 두께까지만 잔존하도록 통상의 사진 식각 공정을 수행한다.
이어서, 상기 게이트 산화막(70) 형성 단계는, 도 5e에 도시된 바와 같이, 트렌치(60)에 미리 형성된 더미 폴리 실리콘(81)의 상면, 그 외측인 트렌치(60)의 측면(62), 및 그 외주연에 일정 두께(예를 들면, 대략 500Å)로 게이트 산화막(70)을 형성한다.
이어서, 상기 게이트 산화막(70) 식각 단계는, 도 5f에 도시된 바와 같이, 트렌치(60)의 외주연에 존재하는 모든 게이트 산화막을 통상의 사진 식각 공정으로 제거한다.
이어서, 상기 폴리 실리콘 게이트(82) 형성 단계는, 도 5g에 도시된 바와 같이, 상기 게이트 산화막(70) 및 그 외주연까지 모두 덮을 수 있도록 N형 불순물이 함유된 폴리 실리콘 게이트(82)를 증착한다. 이때, 상기 폴리 실리콘 게이트(82)는 상기 트렌치(60)를 완전히 충진할 정도의 두께가 되도록 한다.
이어서, 상기 폴리 실리콘 게이트(82) 식각 단계는, 도 5i에 도시된 바와 같이, 통상의 사진 식각 공정을 통하여 상기 트렌치(60)에만 폴리 실리콘 게이트(82)가 잔존하도록 한다. 이때, 상기 폴리 실리콘 게이트(82)의 상면은 대략 드레인 영역(30)의 상면과 동일면이 되도록 한다.
이어서, 상기 본체(40) 및 소스 영역(50) 형성 단계는, 도 5i에 도시된 바와 같이, P형 불순물을 상기 드레인 영역(30)에 이온주입하여 본체(40)를 형성하고, N형 불순물을 상기 트렌치(60)의 외주연인 상기 본체(40)에 일정 영역으로 이온주입하여 소스 영역(50)을 형성한다.
이어서, 상기 산화막(90) 형성 단계는, 도 5j에 도시된 바와 같이, 폴리 실리콘 게이트(82) 위에 일정 두께로 규소 산화막(90)을 증착하여 이루어진다. 이러한 산화막(90)은 폴리 실리콘 게이트(82)에 연결되는 게이트 전극과 소스 전극(100) 사이의 쇼트를 방지하는 역할을 한다. 물론, 이때 상기 소스 영역(50) 및 본체(40)의 상면에 잔존하는 나머지 게이트 산화막(70)은 모두 식각하여 제거한다.
마지막으로, 상기 전극(10,100) 형성 단계는, 도 5k에 도시된 바와 같이, 상기 트렌치(60) 양측의 소스 영역(50)을 알루미늄 재질의 금속으로 연결하여 소스 전극(100)을 형성하고, 상기 기판(20)의 저면에 알루미늄 재질의 금속을 증착하여 드레인 전극(10)을 형성하며, 상기 폴리 실리콘 게이트(82)의 종단에 알루미늄 재질의 금속을 증착하여 게이트 전극(도시되지 않음)을 형성한다. 여기서, 상기 게이트 전극은 도면의 안쪽 또는 바깥쪽 방향에 있기 때문에 도시되어 있지 않지만, 그 연결 상태는 종래 도면 도 1c에 도시되어 있다. 즉, 산화막(90)을 통해 노출된 폴리 실리콘 게이트(82)에 게이트 전극이 연결된다.
상술한 바와 같이, 본 발명에 따른 트랜지스터 및 그 제조 방법은 게이트 산화막 아래에 더미 폴리 실리콘이 더 형성됨으로써, 소자의 역바이어스에서의 필드 분포의 경우, 트렌치의 직하부분의 공핍층 거리가 늘어나게 된다. 따라서, 늘어난 공핍층에 의해 트렌치 코너 부분의 곡률(curvature)이 증가되어 코너 영역에서의 필드가 완화된다. 즉, 트랜지스터의 역바이어스에서 트렌치 코너 영역의 피크 필드가 완화됨으로써, 전계에 의한 게이트 산화막의 모서리 파손 현상이 현저하게 억제되고, 이에 따라 트랜지스터의 신뢰성이 대폭 향상되는 효과가 있다.또한 본 발명은 불순물이 첨가되지 않은 순수한 폴리 실리콘을 더미 폴리 실리콘으로 이용함으로써, 전류 패스가 드레인 영역뿐만 아니라 불순물이 첨가되지 않은 더미 폴리 실리콘으로도 형성되고, 따라서 전류 패스의 폭이 증가하여 다량의 전류가 흐를 수 있고, 이에 따라 온 저항(RDS(on))이 작아아지는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 트랜지스터 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a는 종래의 트랜지스터를 도시한 부분 평면도이고, 도 1b는 도 1a의 a-a선을 도시한 단면도이며, 도 1c는 도1a의 b-b선 단면도이다.
도 2는 종래 트랜지스터의 역바이어스에서의 필드 분포도를 도시한 설명도이다.
도 3은 본 발명에 의한 트랜지스터를 도시한 단면도이다.
도 4는 본 발명에 의한 트랜지스터의 역바이어스에서의 필드 분포도를 도시한 설명도이다.
도 5a 내지 도 5k는 본 발명에 의한 트랜지스터의 제조 방법을 도시한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 드레인 전극 20; 기판
30; 드레인 영역 40; 본체
50; 소스 영역 60; 트렌치
61; 트렌치의 측면 62; 트렌치의 바닥면
70; 게이트 산화막 81; 더미 폴리 실리콘
82; 폴리 실리콘 게이트 90; 산화막
100; 소스 전극
110'; 게이트 전극 120'; 종단 영역

Claims (6)

  1. (정정) 드레인 전극과, 상기 드레인 전극 위에 위치된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 본체와, 상기 본체 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역, 본체 및 드레인 영역에 일정 깊이로 바닥면 및 측면을 가지며 형성된 트렌치와, 상기 트렌치에 형성된 게이트 산화막과, 상기 트렌치의 게이트 산화막 상면에 충진된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 상부에 형성된 산화막과, 상기 다수의 소스를 연결하는 소스 전극과, 상기 폴리 실리콘 게이트가 연결되도록 종단 영역에 형성된 공통 게이트 전극으로 이루어진 트랜지스터에 있어서,
    상기 게이트 산화막과 트렌치의 바닥면은 일정 거리 이격되어 있고, 상기 게이트 산화막과 트렌치의 바닥면 사이에는 불순물이 첨가되지 않은 순수한 일정 두께의 더미 폴리 실리콘이 더 증착되어 있는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 더미 폴리 실리콘은 상면이 드레인 영역을 벗어나지 않을 정도의 두께로 형성된 것을 특징으로 하는 트랜지스터.
  3. (정정) 제 1 항에 있어서, 상기 폴리 실리콘 게이트에는 N형 불순물이 첨가된 것을 특징으로 하는 트랜지스터.
  4. (정정) 반도체 기판 위에 에피택셜 공정을 통하여 일정 두께의 반도체 드레인 영역을 형성하고, 상기 드레인 영역에는 측면과 바닥면을 갖는 일정 깊이의 트렌치를 형성하는 단계;
    상기 트렌치에 불순물이 첨가되지 않은 순수한 일정 두께의 더미 폴리 실리콘을 증착하고, 사진 및 식각 공정을 통하여 상기 트렌치의 바닥면으로부터 일정 두께의 더미 폴리 실리콘만 잔존하도록 하는 단계;
    상기 더미 폴리 실리콘의 상면 및 그 상부의 트렌치의 측면에 게이트 산화막을 형성하고, 소정 형태로 식각하는 단계;
    상기 게이트 산화막의 상면에 일정 두께의 폴리 실리콘 게이트를 증착하여 형성하고, 트렌치 내부에만 폴리 실리콘 게이트가 남도록 사진 식각 공정을 수행하는 단계;
    상기 트렌치의 외주연인 드레인 영역에 일정 농도의 불순물을 이온주입하여 본체를 형성하고, 상기 본체에 다시 일정 농도의 불순물을 주입하여 소스 영역을 형성하는 단계; 및,
    상기 폴리 실리콘 게이트의 상부가 완전히 덮이는 동시에, 상기 소스영역은 노출되도록 산화막을 형성하고, 상기 소스 영역, 기판 및 폴리 실리콘 게이트에 접속되도록 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서, 상기 더미 폴리 실리콘 증착 단계는 상기 더미 폴리 실리콘의 상면이 드레인 영역을 벗어나지 않도록 함을 특징으로 하는 트랜지스터의 제조 방법.
  6. (정정) 제 4 항에 있어서, 상기 상기 폴리 실리콘 게이트 증착 단계에서는 N형 불순물을 첨가함을 특징으로 하는 트랜지스터의 제조 방법.
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