CN115332350A - 一种ldmos器件及其制备方法 - Google Patents
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Abstract
本申请属于半导体技术领域，提供了一种LDMOS器件及其制备方法，LDMOS器件包括：LDMOS器件包括：半导体衬底、埋氧区、P型阱区、源极区、P型基区、漏极区、漂移区、栅极氧化层、栅极区、源极电极、漏极电极、栅极电极以及栅极扩展区。通过在栅极区和漏极电极之间设置栅极扩展区，可以在漂移区上方形成一条从漏极区到源极区的低电阻的高浓度电子通道，进而减小LDMOS器件的导通电阻，并将半导体衬底与漂移区交错设置，避免器件由于其内部形成的电场尖峰造成击穿，从而在提升LDMOS器件在击穿电压的同时，减少了LDMOS器件导通电阻，解决了现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡的问题。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种LDMOS器件及其制备方法。
背景技术
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOS)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，LDMOS的一个重要参数就是它的导通电阻。在实际应用中，导通电阻是和性能密切相关的一个重要参数，其大小与LDMOS的最大输出功率密切相关。
就高性能功率器件而言，除需要高的击穿电压外，还需要尽可能低的导通电阻。导通电阻总是随漂移区掺杂浓度的提高而减小，而击穿电压与漂移区掺杂浓度的关系通常比较复杂。因此，我们要优化击穿电压和导通电阻的关系，在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。一些文献对传统掺杂的LDMOS的导通电阻进行了研究，并得出了很多成果，但并没有根本解决导通电阻和击穿电压之间的矛盾。对高性能器件的需求使LDMOS的研究重点成为同时实现高击穿电压和低导通电阻。
由此可见，现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡。
发明内容
为了解决上述技术问题，本申请实施例提供了一种LDMOS器件及其制备方法，可以解决现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡的问题。
本申请实施例提供了一种LDMOS器件，所述LDMOS器件包括：
埋氧区，所述埋氧区呈“L”型结构；
半导体衬底，设于埋氧区的背面；
P型阱区，设于所述埋氧区的水平部上，其中，所述P型阱区呈“L”型结构；
源极区，设于所述P型阱区的水平部上；
P型基区，设于所述埋氧区的水平部上，且分别与所述P型阱区以及所述源极区接触；
漏极区，设于所述埋氧区的垂直部上；
漂移区，设于所述埋氧区的垂直部上，且位于所述P型阱区与所述漏极区之间；
栅极氧化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述栅极氧化层呈“L”型结构；
栅极区，位于所述栅极氧化层的水平部上；
源极电极，与所述源极区接触；
漏极电极，与所述漏极区接触；
栅极电极，与所述栅极区接触；
栅极扩展区，设于所述栅极区与所述漏极电极之间，且位于所述栅极氧化层上；
其中，所述半导体衬底与所述漂移区交错设置。
在一个实施例中，所述栅极扩展区包括：
第一P型掺杂区，设于所述栅极氧化层的水平部上，且与所述栅极区接触；
第二P型掺杂区，设于所述栅极氧化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述栅极氧化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述栅极氧化层的水平部上，且与所述第一N型掺杂区接触。
在一个实施例中，所述漂移区的厚度小于所述P型阱区的垂直部的厚度。
在一个实施例中，所述漂移区的厚度为0.08μm-0.12μm。
在一个实施例中，所述漂移区的宽度小于所述栅极扩展区的宽度。
在一个实施例中，所述半导体衬底的宽度为所述P型基区、所述源极区以及所述P型阱区的垂直部的宽度之和。
在一个实施例中，所述埋氧区的水平部的宽度与所述埋氧区的垂直部的宽度之和与所述半导体衬底的宽度、所述漂移区的宽度以及所述漏极区的宽度之和相等。
在一个实施例中，所述P型基区的厚度大于所述源极区的厚度。
在一个实施例中，所述漂移区的厚度与所述漏极区的厚度相等。
本申请实施例的第二方面提供了一种LDMOS器件的制备方法，包括：
在半导体衬底上形成埋氧区；其中，所述埋氧区的背面与所述半导体衬底接触，所述埋氧区呈“L”型结构；
在所述埋氧区的水平部上形成P型阱区和P型基区；其中，所述P型阱区呈“L”型结构，所述P型基区与P型阱区相邻设置；
在所述P型阱区的水平部上形成源极区，所述源极区与所述P型基区接触；
在所述埋氧区的垂直部上形成漂移区和漏极区；其中，所述漂移区和所述漏极区相邻设置；
在所述源极区、所述P型阱区以及所述漂移区上形成栅极氧化层；其中，所述栅极氧化层呈“L”型结构；
在所述栅极氧化层的水平部上形成栅极区和栅极扩展区；其中，所述栅极区与所述栅极氧化层的垂直部接触；
在所述源极区上形成源极电极，在所述漏极区上形成漏极电极以及在所述栅极区上形成栅极电极；其中，所述栅极扩展区位于所述栅极区与所述漏极电极之间；
对所述半导体衬底进行选择性刻蚀，以使得所述半导体衬底与所述漂移区交错设置。
本申请实施例与现有技术相比存在的有益效果是：通过在栅极区和漏极电极之间设置栅极扩展区，可以在漂移区上方形成一条从漏极区到源极区的低电阻的高浓度电子通道，进而减小LDMOS器件的导通电阻，并将半导体衬底与漂移区交错设置，避免器件由于其内部形成的电场尖峰造成击穿，从而在提升LDMOS器件在击穿电压的同时，减少了LDMOS器件导通电阻，解决了现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡的问题。
附图说明
图1是本申请一个实施例提供的LDMOS器件的结构示意图一；
图2是本申请一个实施例提供的LDMOS器件的结构示意图二；
图3是本申请一个实施例提供的LDMOS器件的结构示意图三；
图4是本申请一个实施例提供的LDMOS器件的制备方法步骤示意图；
图5是本申请一个实施例提供的形成埋氧区后的示意图；
图6是本申请一个实施例提供的形成P型阱区、P型基区、源极区、漂移区以及漏极区后的示意图；
图7是本申请一个实施例提供的形成栅极氧化层后的示意图；
图8是本申请一个实施例提供的形成栅极区和栅极扩展区的示意图；
图9是本申请一个实施例提供的形成栅极电极、漏极电极以及源极电极的示意图；
图10是本申请一个实施例提供的在半导体衬底的背部进行选择性刻蚀后示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOS)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，LDMOS的一个重要参数就是它的导通电阻。在实际应用中，导通电阻是和性能密切相关的一个重要参数，其大小与LDMOS的最大输出功率密切相关。
就高性能功率器件而言，除需要高的击穿电压外，还需要尽可能低的导通电阻。导通电阻总是随漂移区掺杂浓度的提高而减小，而击穿电压与漂移区掺杂浓度的关系通常比较复杂。因此，我们要优化击穿电压和导通电阻的关系，在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。一些文献对传统掺杂的LDMOS的导通电阻进行了研究，并得出了很多成果，但并没有根本解决导通电阻和击穿电压之间的矛盾。对高性能器件的需求使LDMOS的研究重点成为同时实现高击穿电压和低导通电阻。LDMOS关态的击穿电压和开态的导通电阻,都与漂移区浓度成反比。早期的LDMOS由于漂移区浓度过大导致击穿电压较低,随后出现的RESURF LDMOS,通过降低漂移区浓度而提高了击穿电压，但降低漂移区浓度却使导通电阻大幅度提高了。
由此可见，现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡。
为了解决上述技术问题，本申请实施例提供了一种LDMOS器件，参考图1所示，LDMOS器件包括：半导体衬底10、埋氧区20、P型阱区50、源极区60、P型基区70、漏极区40、漂移区30、栅极氧化层80、栅极区100、源极电极S、漏极电极D、栅极电极G以及栅极扩展区90。
具体的，埋氧区20呈“L”型结构；半导体衬底10设于埋氧区20的背面；P型阱区50设于埋氧区20的水平部上，其中，P型阱区50呈“L”型结构；源极区60设于P型阱区50的水平部上；P型基区70设于埋氧区20的水平部上，且P型基区70分别与P型阱区50以及源极区60接触；漏极区40设于埋氧区20的垂直部上；漂移区30设于埋氧区20的垂直部上，且漂移区30位于P型阱区50与漏极区40之间；栅极氧化层80设于源极区60、P型阱区50、漂移区30以及漏极区40上；其中，栅极氧化层80呈“L”型结构；栅极区100位于栅极氧化层80的水平部上；源极电极S与源极区60接触，源极电极S还与P型基区70接触；漏极电极D与漏极区40接触；栅极电极G与栅极区100接触；栅极扩展区90设于栅极区100与漏极电极D之间，且栅极扩展区90位于栅极氧化层80上；其中，半导体衬底10与漂移区30交错设置。
在本实施例中，埋氧区20呈“L”型结构，该“L”型结构包括垂直部和水平部，P型阱区50、P型基区70设于埋氧区20的“L”型结构的水平部，并且P型基区70的宽度和P型阱区50的最大宽度与埋氧区20的水平部的宽度相同，P型阱区50呈“L”型结构，“L”型结构具有水平部和垂直部，源极区60设于P型阱区50的水平部上，在一个具体应用实施例中，源极区60的上表面与P型阱区50的垂直部的上表面齐平，源极区60的宽度与P型阱区50的水平部的宽度相等，此时，源极区60与P型阱区50形成一个长方体。
在本实施例中，漂移区30设置于P型阱区50与漏极区40之间，使得漏极区40、漂移区30、P型阱区50、源极区60以及P型基区70处于同一水平高度，栅极氧化层80设于源极区60、P型阱区50以及漂移区30上。
在本实施例中，栅极氧化层80呈“L”型结构，该“L”型结构具有水平部和垂直部，栅极区100和栅极扩展区90均设于栅极氧化层80的水平部上，且栅极区100与栅极氧化层80的垂直部接触，栅极扩展区90与栅极区100接触；在一个具体应用实施例中，栅极区100和栅极扩展区90的上表面与栅极氧化层80的上表面齐平，栅极区100和栅极扩展区90的宽度之和与栅极氧化层80的水平部的宽度之和相等，此时，栅极区100、栅极扩展区90以及栅极氧化层80共同形成一个长方体。
在本实施例中，栅极电极G设置于栅极区100和栅极扩展区90上，栅极电极G分别与栅极区100和栅极扩展区90接触。
在本实施例中，栅极扩展区90设于栅极氧化层80的水平部上，且与栅极区100接触。通过设置栅极扩展区90，可以在漂移区30上方形成一条从漏极区40到源极区60的低电阻的高浓度电子通道，进而减小LDMOS器件导通电阻，在本实施例中，通过设置栅极扩展区90，减小了LDMOS器件的导通电阻。
在本实施例中，半导体衬底10与漂移区30交错设置。具体的，漂移区30的垂直下方没有半导体衬底10，漂移区30垂直下方的半导体衬底10通过刻蚀去掉，并且刻蚀的宽度与漂移区30的宽度相同，使得留下的半导体衬底10与漂移区30交错设置，如此，可以将埋氧区20中的等势线释放出来，避免被囚禁在器件内部形成一些电场尖峰造成击穿。在本实施例中，通过设置半导体衬底10与漂移区30交错设置，可以提升LDMOS器件的耐压，避免被击穿。
在一个实施例中，对于埋氧区20的材料，工艺成熟常用的材料为氧化硅,也可以采用介电系数低于氧化硅的低K介质来提高纵向耐压减小埋氧区20的厚度。
在一个实施例中，参考图2所示，栅极扩展区90包括：第一P型掺杂区91、第二P型掺杂区92、第一N型掺杂区93以及第三P型掺杂区94。
具体的，第一P型掺杂区91设于栅极氧化层80的水平部上，且第一P型掺杂区91与栅极区100接触；第二P型掺杂区92设于栅极氧化层80的水平部上，且第二P型掺杂区92与第一P型掺杂区91接触；第一N型掺杂区93设于栅极氧化层80的水平部上，且第一N型掺杂区93与第二P型掺杂区92接触；第三P型掺杂区94设于栅极氧化层80的水平部上，且第三P型掺杂区94与第一N型掺杂区93接触。
在本实施例中，第一P型掺杂区91和第二P型掺杂区92掺杂P型掺杂离子，其中，第一P型掺杂区91的掺杂浓度大于第二P型掺杂区92的掺杂浓度，第一N型掺杂区93可以掺杂N型掺杂离子，例如N型掺杂离子可以为氮离子或者磷离子，第三P型掺杂区94中可以掺杂P型掺杂离子，例如P型掺杂离子可以为铝离子，通过掺杂不同的元素，使得第一N型掺杂区93和第三P型掺杂区94形成PN结，可以增强栅极氧化层80上方的电场，从而在漂移区30上方形成低电阻的电子通道，减小导通电阻。
在一个实施例中，第二P型掺杂区92与第一P型掺杂区91的掺杂离子相同，但是掺杂浓度不同，与第一N型掺杂区93的掺杂离子不同，可以避免在器件关断耐压状态下第二P型掺杂区92耗尽后对漂移区30纵向电场强度的不利影响。因此，可以提升器件的耐压能力，但是由于第一N型掺杂区93的掺杂类型不同，因此对于工艺要求更复杂。
在一个实施例中，漂移区30的厚度小于P型阱区50的垂直部的厚度。
在本实施例中，漂移区30为硅层材料，根据介质层场强增强定理(ENDIF),当漂移区30与栅极氧化层80接触时，漂移区30的临界击穿电场会被提高，通过设置漂移区30的厚度小于P型阱区50的垂直部的厚度，有助于提高LDMOS器件的击穿电压。
在一个实施例中，漂移区30的厚度为0.08μm-0.12μm。
在一个具体应用中，当漂移区30可以为硅层，漂移区30的厚度设置为0.1μm时，当超薄的Si层与栅极氧化层80接触时，Si的临界击穿电场会被提高，例如，Si为0.1μm时，Si的击穿电场可以提高到接近140V/μm，如此，可以大大提高器件的击穿电压。
在一个具体应用中，为了保证高的击穿电压需要对整个漂移区30做均匀掺杂。
在一个实施例中，漂移区30的宽度小于栅极扩展区90的宽度。
在本实施例中，通过设置漂移区30的宽度小于栅极扩展区90的宽度，可以有助于栅极扩展区90在漂移区30上方形成低电阻的电子通道，减小导通电阻。如此，在提升击穿电压的同时，降低了导通电阻，解决了现有的LDMOS器件在击穿电压与导通电阻方面不能做到平衡的问题。
在一个实施例中，半导体衬底10的宽度为P型基区70、源极区60以及P型阱区50的垂直部的宽度之和。具体的，在LDMOS器件制备完成之后，将漂移区30以及漏极区40垂直方向对应的半导体衬底10刻蚀掉，只留下P型基区70、源极区60以及P型阱区50的垂直部对应的半导体衬底10，如此可以将埋氧区20中的等势线释放出来，避免被囚禁在器件内部形成一些电场尖峰造成击穿。
在一个实施例中，埋氧区20的水平部的宽度与埋氧区20的垂直部的宽度之和与半导体衬底10的宽度、漂移区30的宽度以及漏极区40的宽度之和相等。其中，半导体衬底10的宽度与P型基区70、源极区60以及P型阱区50的垂直部的宽度之和相等，如此可以有利于将埋氧区20中的等势线释放出来，避免被囚禁在器件内部形成一些电场尖峰造成击穿。
在一个实施例中，P型基区70的厚度大于源极区60的厚度。具体的，P型基区70的厚度为源极区60与P型阱区50的水平部的厚度之和，因为P型基区70为LDMOS器件的电压接入点，通过设置P型基区70的厚度为源极区60与P型阱区50的水平部的厚度之和，如此可以使得电压更好的接入，维持LDMOS器件的稳定性，提升LDMOS器件的性能。
在一个实施例中，漂移区30的厚度与漏极区40的厚度相等。具体的，设置漂移区30的厚度很小，可以使得当超薄的漂移区30与栅极氧化层80接触时，漂移区30的临界击穿电场会被提高，通过设置漂移区30的厚度小于P型阱区50的垂直部的厚度，有助于提高LDMOS器件的击穿电压。
在一个实施例中，参考图3所示，LDMOS器件还包括：多个浅槽隔离区110，其中，多个浅槽隔离区110均设置于第二P型掺杂区92内，其中，多个浅槽隔离区浅槽隔离区110从源极区60到漏极区40的方向深度逐渐增加，具体的，靠近源极区60的浅槽隔离区110的深度小于靠近漏极区40的浅槽隔离区110的深度，其中，多个浅槽隔离区110通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物形成，通过设置多个浅槽隔离区110在第二P型掺杂区92内，可以在多个浅槽隔离区110处形成高电场，可以调制LDMOS器件的电场分布，提升LDMOS器件的击穿电压。
在一个实施例中，栅极氧化层80使用的材料为高K介质，通过使用高K介质可以使得在漂移区30上方形成的电子通道的浓度更大，电阻更小，如此，可以更好的减小LDMOS器件导通电阻。
在一个实施例中，半导体衬底10可以为硅基衬底或者碳化硅衬底。
在一个实施例中，埋氧区20为氧化硅。
在一个实施例中，漂移区30为Si。
在一个实施例中，栅极电极G可以为铜、金、银中的至少一项。
在一个实施例中，漏极电极D可以为铜、金、银中的至少一项。
在一个实施例中，源极电极S可以为铜、金、银中的至少一项。
在一个实施例中，源极区60、漏极区40以及栅极区100可以作为对应电极的垫层，具体的，源极区60、漏极区40以及栅极区100可以由半导体材料制备，例如，氮化镓材料等等，也可以由金属材料制备。
本申请实施例还提供了一种LDMOS器件的制备方法，参考图4所示，本实施例中的制备方法包括：步骤S100-S600。
步骤S100：参考图5所示，在半导体衬底10上形成埋氧区20；其中，埋氧区20的背面与半导体衬底10接触，埋氧区20呈“L”型结构；
在本实施例中，半导体衬底10可以为N型硅基底，结合图5所示，在具体应用中，可以通过淀积二氧化硅材料或者对N型硅基底进行氧化的工艺在半导体衬底10上形成埋氧区20，埋氧区20的厚度可以根据器件的应用需求进行设置。
在一个具体应用实施例中，埋氧区20中所采用的材料还可以为介电系数低于SiO2的介电系数的低K介质材料，通过采用低K介质材料提高器件的纵向耐压，减小埋氧区20的厚度。
步骤S200：参考图6所示，在埋氧区20的水平部上形成漂移区30、源极区60、P型阱区50、P型基区70以及漏极区40。
具体的，P型阱区50呈“L”型结构；在P型阱区50的水平部上形成源极区60；在埋氧区20的水平部上形成P型基区70，且P型基区70分别与P型阱区50以及源极区60接触；在埋氧区20的垂直部上形成漂移区30；在埋氧区20的垂直部上形成漏极区40，且与漂移区30接触，漂移区30和漏极区40相邻设置；
在本实施例中，可以采用淀积半导体材料或者金属材料的方式在埋氧区20上的预设区域形成漂移区30、源极区60、P型阱区50、P型基区70以及漏极区40。
在一个实施例中，通过对埋氧区20进行选择性刻蚀，分别刻蚀出P型阱区50、P型基区70、漂移区30以及漏极区40的区域，然后沉积对应的离子材料形成相应的区域，例如，通过沉积N型离子形成漏极区40，通过沉积硅离子，形成漂移区30，通过沉积P型离子形成P型阱区50和P型基区70。
步骤S300：参考图7所示，在源极区60、P型阱区50以及漂移区30上形成栅极氧化层80；其中，栅极氧化层80呈“L”型结构。
在本实施例中，栅极氧化层80呈“L”型结构，栅极区100和栅极扩展区90均设于栅极氧化层80的水平部上，且栅极区100与栅极氧化层80的垂直部接触，栅极扩展区90与栅极区100接触；栅极区100和栅极扩展区90的上表面与栅极氧化层80的垂直部的上表面齐平，栅极区100和栅极扩展区90的宽度与栅极氧化层80的水平部的宽度相等，此时，栅极区100、栅极扩展区90以及栅极氧化层80共同形成一个长方体。
步骤S400：参考图8所示，在栅极氧化层80的水平部上形成栅极区100和栅极扩展区90。
具体的，栅极区100与栅极氧化层80的垂直部接触，栅极扩展区90与栅极区100接触；
在本实施例中，栅极扩展区90设于栅极扩展区80的水平部上，且与栅极区100接触。通过设置栅极扩展区90，可以增强栅极扩展区80上方的电场，从而在漂移区30上方形成低电阻的电子通道，进而减小LDMOS器件导通电阻，在本实施例中，通过设置栅极扩展区90，减小了LDMOS器件的导通电阻，通过设置多个金属场板110提升了LDMOS器件的击穿电压，使得其击穿电压和导通电阻之间做到了平衡，提供了一种降低导通电阻和提升击穿电压的LDMOS器件。
步骤S500：参考图9所示，在源极区60上形成源极电极S，在漏极区40上形成漏极电极D以及在栅极区100上形成栅极电极G；
在一个具体应用中，采用掩膜确定所述源极电极S、所述栅极电极G以及所述漏极电极D的形状，并在所述掩膜上淀积金属形成所述源极电极S、所述栅极电极G以及所述漏极电极D。
在本实施例中，采用掩膜定义出源极电极S、栅极电极G与漏极电极D的形状，从而在掩膜上淀积金属材料形成源极电极S、栅极电极G与漏极电极D，然后去除掩膜。
步骤S600：参考图10所示，在半导体衬底10的背部进行选择性刻蚀，以使得半导体衬底10与漂移区30交错设置。
在一个实施例中，在步骤S600中，在半导体衬底10的背部进行选择性刻蚀，以使得半导体衬底10与漂移区30交错设置。具体的，可以通过掩膜在半导体衬底10上确定需要刻蚀的区域，将化学刻蚀液扩散至待刻蚀的半导体衬底10区域表面，刻蚀液与待刻蚀区域发生化学反应，反应后之产物从刻蚀区域之表面扩散至溶液中,并随溶液排出，已完成对半导体衬底10的刻蚀，通过半导体衬底10与漂移区30交错设置，可以将埋氧区20中的等势线释放出来，避免被囚禁在器件内部形成一些电场尖峰造成击穿。在本实施例中，通过设置半导体衬底10与漂移区30交错设置，可以提升LDMOS器件的耐压，避免被击穿。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示数据的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种LDMOS器件，其特征在于，所述LDMOS器件包括：
埋氧区，所述埋氧区呈“L”型结构；
半导体衬底，设于埋氧区的背面；
P型阱区，设于所述埋氧区的水平部上，其中，所述P型阱区呈“L”型结构；
源极区，设于所述P型阱区的水平部上；
P型基区，设于所述埋氧区的水平部上，且分别与所述P型阱区以及所述源极区接触；
漏极区，设于所述埋氧区的垂直部上；
漂移区，设于所述埋氧区的垂直部上，且位于所述P型阱区与所述漏极区之间；
栅极氧化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述栅极氧化层呈“L”型结构；
栅极区，位于所述栅极氧化层的水平部上；
源极电极，与所述源极区接触；
漏极电极，与所述漏极区接触；
栅极电极，与所述栅极区接触；
栅极扩展区，设于所述栅极区与所述漏极电极之间，且位于所述栅极氧化层上；
其中，所述半导体衬底与所述漂移区交错设置。
2.如权利要求1所述的LDMOS器件，其特征在于，所述栅极扩展区包括：
第一P型掺杂区，设于所述栅极氧化层的水平部上，且与所述栅极区接触；
第二P型掺杂区，设于所述栅极氧化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述栅极氧化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述栅极氧化层的水平部上，且与所述第一N型掺杂区接触。
3.如权利要求1所述的LDMOS器件，其特征在于，所述漂移区的厚度小于所述P型阱区的垂直部的厚度。
4.如权利要求3所述的LDMOS器件，其特征在于，所述漂移区的厚度为0.08μm-0.12μm。
5.如权利要求3所述的LDMOS器件，其特征在于，所述漂移区的宽度小于所述栅极扩展区的宽度。
6.如权利要求1所述的LDMOS器件，其特征在于，所述半导体衬底的宽度为所述P型基区、所述源极区以及所述P型阱区的垂直部的宽度之和。
7.如权利要求1所述的LDMOS器件，其特征在于，所述埋氧区的水平部的宽度与所述埋氧区的垂直部的宽度之和与所述半导体衬底的宽度、所述漂移区的宽度以及所述漏极区的宽度之和相等。
8.如权利要求1所述的LDMOS器件，其特征在于，所述P型基区的厚度大于所述源极区的厚度。
9.如权利要求1所述的LDMOS器件，其特征在于，所述漂移区的厚度与所述漏极区的厚度相等。
10.一种LDMOS器件的制备方法，其特征在于，包括：
在半导体衬底上形成埋氧区；其中，所述埋氧区的背面与所述半导体衬底接触，所述埋氧区呈“L”型结构；
在所述埋氧区的水平部上形成P型阱区和P型基区；其中，所述P型阱区呈“L”型结构，所述P型基区与P型阱区相邻设置；
在所述P型阱区的水平部上形成源极区，所述源极区与所述P型基区接触；
在所述埋氧区的垂直部上形成漂移区和漏极区；其中，所述漂移区和所述漏极区相邻设置；
在所述源极区、所述P型阱区以及所述漂移区上形成栅极氧化层；其中，所述栅极氧化层呈“L”型结构；
在所述栅极氧化层的水平部上形成栅极区和栅极扩展区；其中，所述栅极区与所述栅极氧化层的垂直部接触；
在所述源极区上形成源极电极，在所述漏极区上形成漏极电极以及在所述栅极区上形成栅极电极；其中，所述栅极扩展区位于所述栅极区与所述漏极电极之间；
对所述半导体衬底进行选择性刻蚀，以使得所述半导体衬底与所述漂移区交错设置。
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| CN202211030592.2A CN115332350A (zh) | 2022-08-26 | 2022-08-26 | 一种ldmos器件及其制备方法 |
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