DE10008570A1 - Kompensations-Halbleiterbauelement - Google Patents
Kompensations-HalbleiterbauelementInfo
- Publication number
- DE10008570A1 DE10008570A1 DE10008570A DE10008570A DE10008570A1 DE 10008570 A1 DE10008570 A1 DE 10008570A1 DE 10008570 A DE10008570 A DE 10008570A DE 10008570 A DE10008570 A DE 10008570A DE 10008570 A1 DE10008570 A1 DE 10008570A1
- Authority
- DE
- Germany
- Prior art keywords
- areas
- region
- adjacent
- regions
- semiconductor component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 230000015556 catabolic process Effects 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000029305 taxis Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 39
- 210000000746 body region Anatomy 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 230000006378 damage Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010421 standard material Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Thyristors (AREA)
Abstract
Beschrieben wird ein Halbleiterbauelement mit einer Anodenregion (1), mindestens einer Kathodenregion (3), einer dritten Region (5), die zwischen der Anodenregion (1) und der Kathodenregion (3) angeordnet ist und zur Aufnahme von Sperrspannungen zwischen der Anodenregion (1) und der Kathodenregion (3) ausgebildet ist, DOLLAR A wobei die dritte Region (5) Gebiete (6, 7, 8) ersten Leitungstyps und Gebiete (9, 10, 11) zweiten Leitungstyps aufweist, die einander benachbart sind und so ausgebildet sind, daß sie sich beim Anlegen einer Sperrspannung zumindest teilweise gegenseitig ausräumen. Die dritte Region umfaßt (5) mehrere Ebenen (13a, 13b, 13c), wobei jede Ebene Gebiete (6, 7, 8) ersten Leitungstyps und Gebiete (9, 10, 11) zweiten Leitungstyps aufweist, die einander benachbart sind und jedes Gebiet (6, 7, 8) ersten Leitungstyps einer Ebene (13a, 13b, 13c) an Gebiete (6, 7, 8) ersten Leitungstyps einer angrenzenden Ebene (13a, 13b, 13c) angrenzt und DOLLAR A jedes Gebiet (9, 10, 11) zweiten Leitungstyps einer Ebene (13a, 13b, 13c) an Gebiete (9, 10, 11) zweiten Leitungstyps einer angrenzenden Ebene (13a, 13b, 13c) angrenzt.
Description
Die vorliegende Erfindung betrifft ein Halbleiterbauelement
mit einer Anodenregion, die sich von einer ersten Oberfläche
des Halbleiterbauelements aus in das Halbleiterbauelement er
streckt, mit mindestens einer Katodenregion, die sich von ei
ner zweiten Oberfläche des Halbleiterbauelements aus in das
Halbleiterbauelement erstreckt sowie mit einer dritten Regi
on, die zwischen der Anodenregion und der Katodenregion ange
ordnet ist und die zur Aufnahme von Sperrspannungen zwischen
der Anodenregion und der Katodenregion ausgebildet ist. Die
dritte Region weist dabei Gebiete ersten Leitungstyps und Ge
biete zweiten Leitungstyps auf, die einander benachbart sind
und die so ausgebildet sind, daß sie sich beim Anlegen einer
Sperrspannung zumindest teilweise gegenseitig ausräumen. Das
Halbleiterbauelement ist somit als Kompensations-
Halbleiterbauelement ausgelegt.
Solche Arten von Kompensations-Halbleiterbauelementen sind
beispielsweise aus US 5,216,275, US 5,438,215 und US 4,754,310
bekannt. Die Halbleiterbauelemente sind dabei bei
spielsweise als Feldeffekt-Transistoren ausgebildet, sie kön
nen jedoch auch als Bipolar-Transistoren, PIN-Dioden, Schott
ky-Dioden oder andere Hochspannungs-Bauelemente ausgebildet
sein. Bei diesen Bauelementen nach dem Stand der Technik sind
jeweils entweder vertikal ausgedehnte Säulen ersten und zwei
ten Leitungstyps vorgesehen, die einander benachbart angeord
net sind, oder es sind lateral ausgedehnte Schichten ersten
und zweiten Leitungstyps vorgesehen, die übereinander ange
ordnet sind. Der erste Fall der vertikal ausgedehnten Säulen
ist problematisch, da eine exakte Ausbildung solcher Säulen
innerhalb einer einzigen Schicht, beispielsweise einer Epita
xieschicht, durch übliche Prozeßschritte nicht möglich ist,
da die laterale Ausdehnung solcher Säulen innerhalb eines
einzigen Prozeßschrittes, beispielweise durch Diffusion oder
Implantation, nicht exakt einstellbar ist. Der zweite Fall
lateral ausgedehnter, übereinander angeordneter Schichten er
fordert zwar keine solche exakte Strukturierung innerhalb ei
ner Schicht, es entsteht jedoch das Problem, daß im Durchlaß
fall die dritte Region einen relativ hohen Widerstand auf
weist, da keine durchgehenden Gebiete ersten oder zweiten
Leitungstyps von der Katodenregion zur Anodenregion führen.
Es sind vielmehr eine Vielzahl von pn-Übergängen zwischen der
Anodenregion und der Katodenregion angeordnet, was den Wider
stand der dritten Region im Durchlaßfall wesentlich erhöht.
Aufgabe der vorliegenden Erfindung ist es daher, ein Halblei
terbauelement bereitzustellen, das einerseits gute Eigen
schaften zur Aufnahme von Sperrspannungen aufweist und ande
rerseits einen niedrigen Widerstand im Durchlaßfall besitzt
und auf einfache Weise herstellbar ist.
Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden
Anspruchs 1. Es ist dabei vorgesehen, daß die dritte Region
mehrere Ebenen umfaßt, wobei jede Ebene Gebiete ersten Lei
tungstyps und Gebiete zweiten Leitungstyps aufweist, die ein
ander benachbart sind und jedes Gebiet ersten Leitungstyps
einer Ebene an Gebiete ersten Leitungstyps einer angrenzenden
Ebene angrenzt und jedes Gebiet zweiten Leitungstyps einer
Ebene an Gebiete zweiten Leitungstyps einer angrenzenden Ebe
ne angrenzt. Vorteilhaft gegenüber dem Stand der Technik ist
hierbei, daß wiederum eine im wesentlichen vertikale Struktur
der Gebiete ersten und zweiten Leitungstyps vorliegt, da die
Gebiete ersten und zweiten Leitungstyps der vertikal überein
ander angeordneten Ebenen untereinander verbunden sind, die
Herstellung einer solchen Struktur jedoch dadurch wesentlich
vereinfacht wird, daß nun im Gegensatz zu einer einzigen,
vertikal durchgehenden Säule, mehrere Ebenen von Gebieten er
sten und zweiten Leitungstyps vorgesehen sind, die jeweils
aneinander angrenzen. Somit kann jede der Ebenen für sich
hergestellt und strukturiert werden, was eine größere Exaktheit
der Struktur innerhalb jeder Ebene bezüglich ihrer late
ralen Ausdehnung mit sich bringt.
Grundsätzlich können die einzelnen Gebiete ersten und zweiten
Leitungstyps innerhalb einer Ebene jeweils exakt unter den
entsprechenden Gebieten der angrenzenden Ebenen angeordnet
werden, so daß wiederum eine durchgehende, vertikale säu
lenartige Struktur entsteht. Dies erfordert jedoch eine rela
tiv hohe Genauigkeit bei der Ausrichtung der einzelnen Ebenen
bzw. der darin enthaltenen Gebiete ersten und zweiten Lei
tungstyps gegenüber den jeweils angrenzenden Ebenen. Als Ver
einfachung kann hierfür vorgesehen sein, daß die Gebiete er
sten Leitungstyps einer Ebene jeweils versetzt zu den Gebie
ten ersten Leitungstyps einer angrenzenden Ebene angeordnet
werden können und die Gebiete zweiten Leitungstyps einer Ebe
ne jeweils versetzt zu den Gebieten zweiten Leitungstyps ei
ner angrenzenden Ebene angeordnet werden können. Zur Herstel
lung einer solchen Anordnung ist nicht mehr eine exakte Ju
stierung der aneinander angrenzenden Ebenen relativ zueinan
der nötig, was bedeutet, daß die Gebiete ersten und zweiten
Leitungstyps der unterschiedlichen Ebenen nicht mehr exakt
relativ zueinander positioniert werden müssen. Es können so
mit höhere Justiertoleranzen zugelassen werden und gegebenen
falls auch auf einen Teil der sonst nötigen Justierebenen im
Prozeß verzichtet werden, was den Prozeß wesentlich verbil
ligt und vereinfacht. Es muß lediglich sichergestellt blei
ben, daß jedes Gebiet ersten bzw. zweiten Leitungstyps einer
Ebene an zumindest ein Gebiet ersten bzw. zweiten Lei
tungstyps der angrenzenden Ebenen angrenzt. Dies kann bei
spielsweise durch eine entsprechende Geometrie der Gebiete
ersten oder zweiten Leitungstyps oder durch eine entsprechend
große Ausdehnung, beispielsweise Ausdiffusion, der Gebiete
ersten bzw. zweiten Leitungstyps sichergestellt werden.
So kann z. B. vorgesehen sein, daß die Gebiete ersten Lei
tungstyps und die Gebiete zweiten Leitungstyps innerhalb ei
ner Ebene eine streifenförmige Struktur aufweisen. Dies bedeutet,
daß sich jedes der Gebiete ersten bzw. zweiten Lei
tungstyps wie eine Art Streifen, Balken oder Röhre in eine
Raumrichtung innerhalb einer Ebene erstreckt. Die Gebiete er
sten bzw. zweiten Leitungstyps aneinander angrenzender Ebenen
sind dabei derart versetzt zueinander angeordnet, daß automa
tisch Berührungspunkte bzw. Kreuzungspunkte der streifenför
migen Struktur entstehen. Speziell wird hierfür vorgesehen,
daß die streifenförmigen Gebiete einer Ebene jeweils einen
von Null verschiedenen Winkel mit den streifenförmigen Gebie
ten einer angrenzenden Ebene einschließen. Für diesen Winkel
kann jeder beliebige bzw. sinnvolle Wert gewählt werden. Der
Winkel kann beispielsweise 90° betragen. Es entsteht somit
über die Ebenen hinweg eine Art maschenförmige Struktur, bei
der die streifenförmigen Strukturen einer Ebene jeweils an
Kreuzungspunkten mit den streifenförmigen Strukturen angren
zender Ebenen in Berührung stehen. Über diese Kreuzungspunkte
entsteht somit automatisch eine durchgehende Verbindung zwi
schen den einzelnen Gebieten ersten bzw. zweiten Leitungstyps
über die Gesamtzahl der Ebenen hinweg. Es muß dabei jedoch
lediglich ein von Null verschiedener Winkel zwischen den ein
zelnen Strukturen der einzelnen Ebenen garantiert werden,
weitergehende hohe Anforderungen an die Justiertoleranzen
müssen jedoch nicht erfüllt werden, was wiederum zu einem
sehr einfachen und kostengünstigen Herstellungsprozeß führt.
Außerdem ist bei einer solchen, erfindungsgemäßen Struktur
mit großer Sicherheit garantiert, daß eine durchgehende Ver
bindung zwischen den Gebieten ersten bzw. zweiten Lei
tungstyps über die Gesamtzahl der Ebenen hinweg besteht.
Als Alternative zu streifenförmigen Strukturen können jedoch
auch innerhalb einer Ebene inselförmige Gebiete ersten bzw.
zweiten Leitungstyps vorgesehen werden. Diese inselförmigen
Gebiete können grundsätzlich direkt über bzw. unter den in
selförmigen Gebieten der angrenzenden Ebenen angeordnet sein,
so daß eine durchgehende, säulenartige Struktur entsteht. Zur
Vermeidung von hohen Anforderungen an die Exaktheit bei der
Justierung kann jedoch auch zugelassen werden, daß die inselförmigen
Gebiete einer Ebene jeweils versetzt zu den insel
förmigen Gebieten der angrenzenden Ebenen angeordnet sein
können, also keine so hohe Exaktheit der relativen Anordnung
der einzelnen inlselförmigen Gebiete zueinander vorliegen
muß. Eine Verbindung der inselförmigen-Gebiete von aneinander
angrenzenden Ebenen wird auf einfache Weise durch eine ent
sprechende Ausdehnung der inselförmigen Strukturen gewährlei
stet. Der zulässige Versatz der inselförmigen Gebiete von an
einander angrenzenden Ebenen relativ zueinander sollte jedoch
nicht zu groß ausfallen, um zu verhindern, daß durch die in
einander übergehenden Gebiete von aneinander angrenzenden
Ebenen eine durchgehende, lateral ausgedehnte Schicht ersten
oder zweiten Leitungstyps entsteht, die sich beispielsweise
über zwei aneinander angrenzende Ebenen erstreckt. Die insel
förmigen Strukturen sollen nur so weit gegeneinander versetzt
werden, daß weiterhin sowohl durchgehende Gebiete ersten wie
auch zweiten Leitungstyps von der Anodenregion zur Katodenre
gion, also in vertikaler Richtung, gewährleistet sind, wobei
diese nicht, wie im Falle des Standes der Technik, als exakt
vertikal verlaufende Säulen ausgestaltet sind, sondern eher
als schräg oder gewunden verlaufende Gebiete. Dafür wird
idealerweise vorgesehen, daß die Gebiete einer Ebene maximal
um 75% der Größe einer inselförmigen Struktur zu den Gebie
ten einer angrenzenden Ebene versetzt angeordnet sind. Inner
halb einer Ebene können die inselförmigen Gebiete jede belie
bige bzw. geeignete Geometrie und Anordnung aufweisen. Die
inselförmigen Gebiete können beispielsweise viereckig oder
näherungsweise rund ausgebildet sein, die Anordnung der Ge
biete kann beispielsweise hexagonal gewählt werden, es kann
jedoch auch jede andere geeignete Anordnung vorliegen.
Um die Erzeugung mehrerer Ebenen von Gebieten ersten bzw.
zweiten Leitungstyps zu vereinfachen, kann die dritte Region
beispielsweise aus mehreren, aneinander angrenzenden Schich
ten bestehen, wobei beispielsweise jeweils eine Hälfte jedes
der Gebiete ersten bzw. zweiten Leitungstyps in eine erste
Schicht eingebettet ist und die andere Hälfte des entsprechenden
Gebietes in eine angrenzende zweite Schicht eingebet
tet ist. Jedes der Gebiete ersten bzw. zweiten Leitungstyps
ist damit hälftig auf zwei aneinander angrenzende Schichten,
beispielsweise zwei Epitaxieschichten, aufgeteilt. Solche Ge
biete sind dann beispielsweise dadurch herstellbar, daß zu
nächst eine Epitaxieschicht erzeugt wird, Dotiermaterial er
sten oder zweiten Leitungstyps in die Schicht implantiert
oder auf deren Oberfläche aufgetragen wird und anschließend
eine zweite Schicht auf der ersten Schicht aufgetragen wird
und die Bildung des Gebietes ersten oder zweiten Leitungstyps
durch Ausdiffusion des Dotiermaterials in die beiden aneinan
der angrenzenden Schichten erfolgt.
Innerhalb einer Ebene werden die Gebiete ersten bzw. zweiten
Leitungstyps idealerweise so ausgelegt, daß bei Anlegen einer
Sperrspannung eine praktisch vollständige gegenseitige Aus
räumung der Gebiete erfolgt. Innerhalb eines jeden der Gebie
te ersten bzw. zweiten Leitungstyps ist die Dotierung jedoch
so zu wählen, daß die Flächenladungsdichte q in jeder Rich
tung in der Ebene, also in einer lateralen Richtung, kleiner
ist als die Durchbruchsflächenladungsdichte qc, die je nach
Dotierung zwischen 1 × 1012 cm-2 und 2 × 1012 cm-2 liegt.
Dies ergibt sich aus der ersten Maxwell-Gleichung, wenn man
einen eindimensionalen Fall in einer Raumrichtung x betrach
tet, die senkrecht zum pn-Übergang gerichtet ist, also in
Richtung vom p-dotierten Gebiet zum n-dotierten Gebiet. Er
setzt man die dielektrische Verschiebungsdichte in dieser
Raumrichtung Dx durch die elektrische Feldkomponente Ex, so
erhält man aus der ersten Maxwell-Gleichung die Beziehung
ε . dEx/dx = ρ
Ex steigt in der Raumladungszone, die den pn-Übergang umgibt,
in x-Richtung von Null bis E0 an, wobei sich die Raumladungs
zone vom pn-Übergang bis zu xn in das n-Gebiet bzw. xp in das
p-Gebiet erstreckt. Da in der Raumladungszone jede ortsfeste
ionisierte Ladung im p-Gebiet eine gleichgroße Gegenladung im
n-Gebiet findet, haben die Flächenladungsdichten in beiden
Teilen der Raumladungszone die gleiche Größe. Die integrale
Form der obigen Beziehung lautet damit
ε##dEx = ##ρn(x)dx = ##ρp(x)dx
oder
ε . E0/e = q
Im Falle des Durchbruchs des pn-Übergangs ist E0 = Ec. Für Si
lizium nimmt die Durchbruchsfeldstärke etwa den Wert 3,0 ×
105 V/cm ein, wodurch sich mit εr = 11,7 und ε0 = 8,85 × 10-12 CV-1m-1
eine Durchbruchsflächenladungsdichte in Si von qc = 1,9
× 1012 cm-2 ergibt.
Ein besonderes Augenmerk ist jedoch auf spezielle Bereiche
des Halbleiterbauelements zu richten, in denen im Fall des
Anliegens einer Sperrspannung kein Durchbruchsstrom entstehen
soll, da es zu einer Schädigung dieser Bereiche des Halblei
terbauelements kommen kann. Solche Bereiche des Halbleiter
bauelements sind beispielsweise der Rand eines Halbleiter
chips, da es in diesen Bereichen beim Entstehen eines Durch
bruchsstroms zu irreversiblen thermischen Schädigungen des
Chips kommen kann, da der Strom aus dem Randbereich nicht ge
nügend effektiv abgeführt werden kann. Es ist daher in diesem
speziellen Fall wünschenswert, daß der Durchbruchsstrom
hauptsächlich über das aktive Gebiet des Halbleiterbauele
ments, beispielsweise das Zellenfeld eines Feldeffekt-
Transistors, geführt wird. Ähnliche Probleme können auch bei
anderen sensiblen Gebieten anderer Arten von sperrspannungs
aufnehmenden Halbleiterbauelementen auftreten. Um dies zu
verhindern, kann vorgesehen werden, daß zumindest die der Ka
todenregion benachbarte Ebene so ausgelegt ist, daß in denjenigen
Bereichen, die im Bezug auf Durchbruchsströme unsensi
bel sind, also nicht die Gefahr einer Beschädigung oder Zer
störung beim Auftreten von Durchbruchsströmen aufweisen, kei
ne vollständige gegenseitige Ausräumung der Gebiete ersten
bzw. zweiten Leitungstyps erfolgt, andererseits jedoch in
denjenigen Gebieten, die in Bezug auf das Auftreten von
Durchbruchsströmen sensibel sind, also die Gefahr einer Be
schädigung oder Zerstörung des entsprechenden Bereiches des
Halbleiterbauelementes aufweisen, eine vollständige gegensei
tige Ausräumung der Gebiete ersten bzw. zweiten Leitungstyps
in diese Ebene erfolgt. Es kann somit erzielt werden, daß
beispielsweise im Bereich der Katodenregion, wie beispiels
weise im Bereich des Zellenfeldes eines Transistors, keine
vollständige gegenseitige Ausräumung der Gebiete ersten bzw.
zweiten Leitungstyps erfolgt. In einem anderen Bereich des
Halbleiterbauelements, wie beispielsweise in seinem Randbe
reich, erfolgt jedoch eine vollständige gegenseitige Ausräu
mung der Gebiete innerhalb dieser Ebene. Somit verbleibt im
unsensiblen Bereich des Halbleiterbauelements eine Restladung
aufgrund der nicht vollständigen gegenseitigen Ausräumung,
was zum Auftreten eines Durchbruchsstroms bereits bei einer
niedrigeren Sperrspannung führt als in denjenigen Bereichen,
in denen eine vollständige gegenseitige Ausräumung der Gebie
te ersten bzw. zweiten Leitungstyps auftritt. Somit kann das
Auftreten des Durchbruchsstroms auf bestimmte Bereiche, wie
beispielsweise das Zellenfeld eines Transistors, konzentriert
werden. Die sensiblen Bereiche des Halbleiterbauelements wer
den damit durch das Auftreten eines Durchbruchsstroms nicht
beeinträchtigt.
Eine solche vorstehend beschriebene Struktur zur Konzentrie
rung von Durchbruchsströmen in gewissen Bereichen des Halb
leiterbauelements kann beispielsweise dadurch hergestellt
werden, daß die der Katodenregion benachbarte Ebene zunächst
mit einer solchen Verteilung und Dotierung der Gebiete ersten
und zweiten Leitungstyps innerhalb dieser Ebene ausgelegt
wird, die keine vollständige gegenseitige Ausräumung der Gebiete
ersten bzw. zweiten Leitungstyps ermöglicht. Anschlie
ßend kann durch Eindiffusion oder Implantation von Dotierma
terial ersten bzw. zweiten Leitungstyps in denjenigen Berei
chen der Ebene, die den sensiblen Bereichen des Halbleiter
bauelements benachbart sind, die Dotierung und Ausdehnung der
Gebiete ersten bzw. zweiten Leitungstyps so nachgeregelt wer
den, daß in diesen Bereichen sich die Gebiete ersten bzw.
zweiten Leitungstyps nun gegenseitig ausräumen können. In den
übrigen Bereichen der Ebene wird jedoch weiterhin keine voll
ständige gegenseitige Ausräumung der Gebiete ersten bzw.
zweiten Leitungstyps ermöglicht, so daß ein Durchbruchsstrom
zunächst in diesen übrigen Gebieten auftritt. Es kann jedoch
auch umgekehrt vorgesehen werden, daß zunächst innerhalb der
Ebene alle Gebiete ersten bzw. zweiten Leitungstyps so ausge
legt werden, daß ein weitgehend vollständige gegenseitige
Ausräumung dieser Gebiete bei Anlegen einer Sperrspannung ga
rantiert ist. Anschließend wird lediglich in denjenigen Be
reichen der Ebene, die den unsensiblen Bereichen des Halblei
terbauelements benachbart sind, eine Veränderung der Ausdeh
nung bzw. Dotierung der Gebiete ersten bzw. zweiten Lei
tungstyps vorgenommen, so daß nun in diesen, veränderten Be
reichen, keine vollständige gegenseitige Ausräumung mehr mög
lich ist. Diese Veränderung dieser Gebiete kann ebenfalls
durch Eindiffusion oder Implantation von Dotiermaterial er
sten bzw. zweiten Leitungstyps in die entsprechende Ebene er
folgen.
Es wird nachfolgend ein erfindungsgemäßes Verfahren zur Her
stellung eines erfindungsgemäßen Halbleiterbauelementes be
schrieben. Dieses Verfahren weist dabei folgende Verfahrens
schritte auf:
- - Bereitstellen einer Anodenregion,
- - Auftragen mehrerer Epitaxieschichten ersten Leitungstyps auf der Anodenregion,
- - Implantation von Dotiermaterial zweiten Leitungstyps in Form von Streifen oder Inseln in jede der Epitaxieschichten nach dem Auftragen jeder der Epitaxieschichten auf die An odenregion,
- - Bildung mindestens einer Katodenregion auf den Epitaxie schichten,
- - Ausdiffusion des implantierten Dotiermaterials vor oder nach Bildung der Katodenregion.
Ein solches Verfahren ist wesentlich unempfindlicher gegen
Justiertoleranzen als die aus dem Stand der Technik bekannten
Verfahren, da das Auftragen mehrerer Epitaxieschichten vorge
sehen ist, wobei jeweils einzelne Gebiete ersten bzw. zweiten
Leitungstyps nur innerhalb einer Epitaxieschicht erfolgt und
erst die Gesamtzahl aller Epitaxieschichten die dritte Region
zwischen der Anodenregion und Katodenregion des Halbleiter
bauelements bildet. Es erfolgt dabei bereits eine Implantati
on von Dotiermaterial zweiten Leitungstyps in Form von Strei
fen oder Inseln in die jeweiligen Epitaxieschichten, wodurch
bereits die spätere Form der Gebiete ersten bzw. zweiten Lei
tungstyps nach Ausdiffusion des Dotiermaterials festgelegt
wird. Wie bereits vorstehend beschrieben, können jedoch die
einzelnen Gebiete ersten bzw. zweiten Leitungstyps der unter
schiedlichen Ebenen versetzt zueinander in den Schichten ge
bildet werden.
Es zeigen:
Fig. 1: Vertikales Feldeffekt-Halbleiterbauelement mit in
selförmigen Gebieten ersten bzw. zweiten Lei
tungstyps zwischen der Katodenregion und der Anoden
region.
Fig. 2: Schematische Darstellung der Anordnung inselförmiger
Gebiete ersten bzw. zweiten Leitungstyps zwischen
einer Katodenregion und einer Anodenregion.
Fig. 3: Schematische Darstellung der Anordnung streifenför
miger Gebiete ersten bzw. zweiten Leitungstyps zwi
schen einer Katodenregion und einer Anodenregion.
Die Fig. 1 zeigt ein vertikales Feldeffekt-Halbleiterbau
element, das im Bereich seiner ersten Oberfläche 2 eine n+-
dotierte Drainregion 1 als Anodenregion aufweist. Im Bereich
einer zweiten Oberfläche 4 sind Sourceregionen 3 als Katho
denregionen ausgebildet. Diese n+-dotierten Sourceregionen 3
sind dabei in p-dotierte Bodyregionen 14 eingebettet, die zu
sätzlich noch eine p+-Tiefdiffusion 15 aufweisen, die sich
tiefer in das Halbleiterbauelement erstreckt als der übrige,
p-dotierte Bereich 14 der Bodyregion. Über den Bodyregionen
14 und den Sourceregionen 3 sind Gate-Elektroden 16 angeord
net, die durch ein Gate-Oxid 17 von den Sourceregionen 3 und
den Bodyregionen 14 getrennt sind.
Zwischen den Kathodenregionen 3 und der Anodenregion 1 ist
eine dritte Region 5 ausgebildet, die aus einzelnen, n-
dotierten Schichten 12a, 12b, 12c besteht, in welche p-
dotierte Gebiete 6, 7 eingebettet sind, die in mehreren Ebe
nen 13a, 13b übereinander angeordnet sind. In dem speziellen
Fall nach Fig. 1 sind die p-dotierten Gebiete 6, 7 als in
selförmige Gebiete ausgebildet, die im Querschnitt eine annä
hernd runde bzw. elliptische Struktur aufweisen. Zwischen den
p-dotierten Gebieten 6, 7 sind in den einzelnen Ebenen 13a,
13b n-dotierte Gebiete 9, 10 angeordnet. Die p-dotierten Ge
biete 6, 7 von übereinander angeordneten Ebenen 13a, 13b, wie
auch die n-dotierten Gebiete 9, 10 sind jeweils versetzt zu
einander angeordnet, es ist jedoch jedes p-dotierte Gebiet 6,
7 bzw. jedes n-dotierte Gebiet 9, 10 einer Ebene 13a, 13b je
weils mit mindestens einem entsprechenden Gebiet gleicher Do
tierung der angrenzenden Ebene 13a, 13b verbunden. Außerdem
grenzen die p-dotierten Gebiete 6 der obersten Ebene 13a an
die Bodyregionen 14 bzw. die Tiefdiffusionen 15 der Bodyre
gionen 14 an, so daß ausgehend von den Bodyregionen 14 durch
die p-dotierten Gebiete 6, 7 durchgehende, p-dotierte Gebiete
über die Ebenen 13a, 13b hinweg in Richtung zur Anodenregion
1 vorliegen. An diese durchgehenden p-Gebiete grenzen eben
falls durchgehende n-dotierte Gebiete an, die sich von der
zweiten Oberfläche 4 aus zur Anodenregion 1 hin erstrecken
und in den Ebenen 13a, 13b durch die aneinander angrenzenden
n-dotierten Gebiete 9, 10 gebildet werden.
Fig. 2a und 2b zeigen nochmals genauer die Struktur der in
selförmigen Gebiete nach Fig. 1. In Fig. 2b ist hierbei
dargestellt, daß die dritte Region 5 auch noch weitere
Schichten 12a, 12b, 12c, 12d umfassen kann, wodurch die Bil
dung noch weiterer Ebenen 13a, 13b, 13c von p-dotierten Ge
bieten 6, 7, 8 und n-dotierten Gebieten 9, 10, 11 innerhalb
der jeweiligen Ebenen 13a, 13b, 13c möglich wird. Die p-
dotierten Gebiete 6, 7, 8 sowie die n-dotierten Gebiete 9,
10, 11 sind dabei wiederum versetzt gegeneinander angeordnet,
wobei jedoch trotzdem sichergestellt wird, daß die p-
dotierten Gebiete 6, 7, 8 jeder der Ebenen 13a, 13b, 13c mit
den entsprechenden p-dotierten Gebieten 6, 7, 8 der angren
zenden Ebenen 13a, 13b, 13c verbunden sind. Analoges gilt für
die n-dotierten Gebiete 9, 10, 11. Es kann hierzu beispiels
weise die Lateralausdehnung der p-dotierten Gebiete 6, 7, 8
größer gewählt werden als die Lateralausdehnung der n-
dotierten Gebiete 9, 10, 11 zwischen den p-dotierten Gebieten
6, 7, 8 innerhalb der jeweiligen Ebene 13a, 13b, 13c. Dies
erleichtert es, eine Verbindung zwischen den entsprechenden
p-dotierten Gebieten 6, 7, 8 von aneinander angrenzenden Ebe
nen 13a, 13b, 13c herzustellen. Wird nun außerdem sicherge
stellt, daß die p-dotierten Gebiete 6, 7, 8 nicht zu weit ge
geneinander versetzt werden, im vorliegenden Fall beispiels
weise um maximal 75% der Ausdehnung eines n-dotierten Gebie
tes 9, 10, 11 einer angrenzenden Ebene, so kann verhindert
werden, daß beispielsweise ein p-dotiertes Gebiet 7 der mitt
leren Ebene 13b an zwei p-dotierte Gebiete 6 der oberen Ebene
13a angrenzt und dadurch eine lateral durchgehende, gewellte
p-Schicht aus den p-dotierten Gebieten 6 und 7 der Ebenen 13a
und 13b gebildet wird, die keine vertikal durchgehenden n-
dotierten Gebiete 9, 10, 11 mehr zuläßt. Der vorliegende Fall
nach Fig. 2b zeigt vielmehr, daß sowohl vertikal durchgehen
de p-Gebiete 6, 7, 8 als auch vertikal durchgehende n-Gebiete
9, 10, 11 über die Gesamtzahl der Ebenen 13a, 13b, 13c hinweg
vorliegen.
Die Geometrie der p-dotierten Gebiete 6, 7, 8 sowie der n-
dotierten Gebiete 9, 10, 11 kann prinzipiell beliebig gewählt
werden, ebenso wie ihre Anordnung innerhalb einer Ebene 13a,
13b, 13c. In Fig. 2a ist hierzu beispielhaft eine hexagonale
Anordnung der inselförmigen, weitgehend runden p-dotierten
Gebiete 6, 7 innerhalb einer Ebene 13a, 13b dargestellt. Aus
Fig. 2a wird weiterhin deutlich, daß die p-dotierten, insel
förmigen Gebiete 6 einer ersten Ebene 13a versetzt zu den
entsprechenden, p-dotierten Gebieten 7 einer angrenzenden
Ebene 13b angeordnet sind. Trotzdem bleibt in den Zwischen
räumen zwischen den inselförmigen, p-dotierten Gebieten 6, 7
noch genügend Raum für die n-dotierten Gebiete 9, 10.
Fig. 3 zeigt eine weitere Alternative zu den inselförmigen
Gebieten nach Fig. 1 oder Fig. 2. Es werden hierbei strei
fenförmige, balkenförmige oder röhrenförmige p-dotierte Ge
biete 6, 7, 8 in den einzelnen Ebenen 13a, 13b, 13c vorgese
hen, wie Fig. 3a und Fig. 3b zeigen. Damit entstehen auch
automatisch zwischen den p-dotierten Gebieten 6, 7, 8 strei
fenförmige, balkenförmige oder röhrenförmigen-dotierte Ge
biete 9, 10, 11, die die gleiche Ausrichtung aufweisen wie
die p-dotierten Gebiete 6, 7, 8. Es sind wiederum die p-
dotierten Gebiete 6, 7, 8 und damit auch automatisch die n-
dotierten Gebiete 9, 10, 11 jeder der Ebenen 13a, 13b, 13c
versetzt zu den entsprechenden Gebieten der angrenzenden Ebe
nen 13a, 13b, 13c angeordnet, wobei die Gebiete der einen
Ebene jeweils einen von 0 verschiedenen Winkel mit den Gebie
ten der anderen, angrenzenden Ebenen einschließen. Im spezi
ellen Fall nach Fig. 3a beträgt der Winkel zwischen diesen
Ebenen 90°, wodurch eine gitterförmige bzw. maschenförmige
Struktur der p-dotierten Gebiete 6, 7, 8 und der n-dotierten
Gebiete 9, 10, 11 über die Ebenen 13a, 13b, 13c hinweg ent
steht.
Die p-dotierten Gebiete nach den Fig. 1 bis 3 lassen sich
jeweils im Rahmen des Aufbaus der dritten Region 5 aus ein
zelnen Epitaxieschichten 12a, 12b, 12c, 12d herstellen. Be
trachtet man das Beispiel nach Fig. 1, so wird zunächst eine
erste Epitaxieschicht 12c auf der Anodenregion bzw. Drainre
gion 1 aufgetragen. Anschließend erfolgt die Implantation von
Dotiermaterial vom Typ P in die Oberfläche der Epitaxie
schicht 12c, wobei bereits eine inselförmige Implantations
struktur gebildet wird. Anschließend erfolgt die Abscheidung
einer weiteren Epitaxieschicht 12b auf der ersten Epitaxie
schicht 12c und es erfolgt wiederum eine Implantation von p-
Dotiermaterial in die Oberfläche der zweiten Epitaxieschicht
12b, wiederum in Form einer inselförmigen Struktur, jedoch
versetzt gegenüber der Implantationsstruktur der ersten Epi
taxieschicht 12c. Anschließend erfolgt die Abscheidung einer
dritten Epitaxieschicht 12a, in deren Oberflächenbereich die
Ausbildung der Kathodenregion und damit der Feldeffekt-
Transistorstruktur aus Gate-Elektrode 16, Bodyregion 14 und
Sourceregion 3 erfolgt. Vor oder nach der Bildung der Katho
denregion 3 wird ein Temperaturschritt durchgeführt, bei dem
eine Ausdiffusion des implantierten p-Dotiermaterials in die
Epitaxieschichten 12a, 12b, 12c erfolgt, so daß die p-
dotierten Gebiete 6, 7 annähernd hälftig in den Epitaxie
schichten 12a, 12b, 12c angeordnet sind, wie in Fig. 1 dar
gestellt. Die Ausdiffusion muß dabei soweit erfolgen, daß ei
ne Verbindung der einzelnen p-dotierten Gebiete untereinander
hergestellt werden kann, andererseits auch eine Verbindung
der obersten p-dotierten Gebiete 6 zu den Bodyregionen 14
bzw. den Tiefdiffusionen 15 gewährleistet wird.
Die erfindungsgemäße Anordnung sowie das erfindungsgemäße
Verfahren stellt sicher, daß der oberflächenorientierte Teil
eines Halbleiterbauelementes weitgehend unabhängig vom Aufbau
der dritten Region zwischen den Oberflächen des Halbleiterbauelementes
ausgestaltet werden kann. Es muß lediglich si
chergestellt werden, daß die vertikal durchgehenden p-
dotierten Gebiete 6, 7, 8 sowie die n-dotierten Gebiete 9,
10, 11 in geeigneter Weise mit den Bereichen an den Oberflä
chen 2, 4 verbunden werden. So muß im Beispiel nach Fig. 1
sichergestellt sein, daß die p-dotierten Gebiete 6, 7 jeweils
mit einer Bodyregion 14 verbunden sind. Dies läßt sich bei
spielsweise dadurch erfüllen, daß das Zellraster der dotier
ten Gebieten in der dritten Region 5 immer größer oder gleich
dem Zellraster der Regionen des Halbleiterbauelements an den
Oberflächen 2, 4 gewählt wird, d. h., daß die Strukturgrößen
der dotierten Gebiete 6, 7 im Fall von Fig. 1 größer gewählt
werden als die Strukturgrößen der auf der Oberfläche 4 ange
ordneten Transistorstrukturen aus Bodyregionen 14, Sourcere
gionen 3 und Gate-Elektroden 16. Es ist damit auch möglich,
das Kanalweiten-, Kanallängen-Verhältnis praktisch beliebig
auszulegen. Spezielle Masken, die zur Korrektur dieser Größe
bei derzeitigen Technologien eingesetzt werden, können damit
eliminiert werden.
Um weiterhin zu verhindern, daß die Einsatzspannung, d. h.
der Kanalbereich der Transistorstruktur in Fig. 1 durch die
obersten, p-dotierten Gebiete 6 beeinflußt wird und zum ande
ren oberflächennahe Löcherströme in Horizontalrichtung mög
lichst vermieden werden, um die Gefahr des Einschaltens eines
parasitären Bipolartransistors verringern, können sehr tie
freichende Bodyregionen 14 oder die in Fig. 1 dargestellten,
zusätzlichen p+-Tiefdiffusionen 15 vorgesehen werden und die
oberste Epitaxieschicht 12a dicker ausgelegt werden.
Die vorliegende Erfindung bietet den Vorteil, daß die dritte
Region 5 des Halbleiterbauelements praktisch unabhängig von
den Oberflächenstrukturen des Halbleiterbauelements vorgefer
tigt werden kann. Diese können somit als Standardmaterial
vorgefertigt werden, auf die später beliebige Oberflächen
strukturen aufgebracht werden können. Die Planung und Herstellung
von Halbleiterbauelementen kann damit wesentlich
vereinfacht werden.
Claims (12)
1. Halbleiterbauelement mit
- a) einer Anodenregion (1), die sich von einer ersten Ober fläche (2) des Halbleiterbauelements aus in das Halblei terbauelement erstreckt,
- b) mindestens einer Kathodenregion (3), die sich von einer zweiten Oberfläche (4) des Halbleiterbauelements aus in das Halbleiterbauelement erstreckt,
- c) einer dritten Region (5), die zwischen der Anodenregion (1) und der Kathodenregion (3) angeordnet ist und zur Aufnahme von Sperrspannungen zwischen der Anodenregion (1) und der Kathodenregion (3) ausgebildet ist,
- d) wobei die dritte Region (5) Gebiete (6, 7, 8) ersten Leitungstyps und Gebiete (9, 10, 11) zweiten Lei tungstyps aufweist, die einander benachbart sind und so ausgebildet sind, daß sie sich beim Anlegen einer Sperr spannung zumindest teilweise gegenseitig ausräumen,
- a) daß die dritte Region (5) mehrere Ebenen (13a, 13b, 13c) umfaßt, wobei jede Ebene Gebiete (6, 7, 8) ersten Lei tungstyps und Gebiete (9, 10, 11) zweiten Leitungstyps aufweist, die einander benachbart sind und
- b) jedes Gebiet (6, 7, 8) ersten Leitungstyps einer Ebene (13a, 13b, 13c) an Gebiete (6, 7, 8) ersten Leitungstyps einer angrenzenden Ebene (13a, 13b, 13c) angrenzt und
- c) jedes Gebiet (9, 10, 11) zweiten Leitungstyps einer Ebe ne (13a, 13b, 13c) an Gebiete (9, 10, 11) zweiten Lei tungstyps einer angrenzenden Ebene (13a, 13b, 13c) an grenzt.
2. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß die Gebiete (6, 7, 8) ersten Leitungstyps einer Ebene
(13a, 13b, 13c) jeweils versetzt zu den Gebieten (6, 7, 8)
ersten Leitungstyps einer angrenzenden Ebene (13a, 13b, 13c)
angeordnet sind und die Gebiete (9, 10, 11) zweiten Leitungstyps
einer Ebene (13a, 13b, 13c) jeweils versetzt zu den
Gebieten (9, 10, 11) zweiten Leitungstyps einer angrenzenden
Ebene (13a, 13b, 13c) angeordnet sind.
3. Halbleiterbauelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet
daß die Gebiete (6, 7, 8) ersten Leitungstyps und die Gebiete
(9, 10, 11) zweiten Leitungstyps innerhalb einer Ebene (13a,
13b, 13c) eine streifenförmige Struktur aufweisen.
4. Halbleiterbauelement nach Anspruch 3,
dadurch gekennzeichnet
daß die streifenförmigen Gebiete (6, 7, 8, 9, 10, 11) einer
Ebene (13a, 13b, 13c) jeweils einen von Null verschiedenen
Winkel mit den streifenförmigen Gebieten (6, 7, 8, 9, 10, 11)
einer angrenzenden Ebene (13a, 13b, 13c) einschließen.
5. Halbleiterbauelement nach Anspruch 4,
dadurch gekennzeichnet
daß der eingeschlossene Winkel 90° beträgt.
6. Halbleiterbauelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet
daß die Gebiete (6, 7, 8) ersten Leitungstyps und Gebiete (9,
10, 11) zweiten Leitungstyps innerhalb einer Ebene (13a, 13b,
13c) eine inselförmige Struktur aufweisen.
7. Halbleiterbauelement nach Anspruch 6,
dadurch gekennzeichnet,
daß die Gebiete (6, 7, 8, 9, 10, 11) einer Ebene (13a, 13b,
13c) maximal um 75% der Größe einer inselförmigen Struktur
zu den Gebieten (6, 7, 8, 9, 10, 11) einer angrenzenden Ebene
(13a, 13b, 13c) versetzt angeordnet sind.
8. Halbleiterbauelement nach einem der Ansprüche 6 oder 7,
dadurch gekennzeichnet
daß die inselförmigen Gebiete (6, 7, 8, 9, 10, 11) innerhalb
einer Ebene (13a, 13b, 13c) eine hexagonale Anordnung aufwei
sen.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet,
daß die dritte Region (5) aus mehreren, aneinander angrenzen
den Schichten (12a, 12b, 12c, 12d) besteht, wobei jeweils ei
ne Hälfte jedes der Gebiete (6, 7, 8, 9, 10, 11) in eine er
ste Schicht (12a, 12b, 12c, 12d) und die andere Hälfte jedes
der Gebiete (6, 7, 8, 9, 10, 11) in eine angrenzende zweite
Schicht (12a, 12b, 12c, 12d) eingebettet ist.
10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet,
daß zumindest für einen Teil der Ebenen (13a, 13b, 13c) die
Gebiete (6, 7, 8) ersten Leitungstyps und die Gebiete (9, 10,
11) zweiten Leitungstyps innerhalb einer Ebene so ausgelegt
sind, daß bei Anlegen einer Sperrspannung eine gegenseitige
Ausräumung der Gebiete erfolgt.
11. Halbleiterbauelement nach Anspruch 10,
dadurch gekennzeichnet
daß zumindest die der Kathodenregion (3) benachbarte Ebene
(13a) so ausgelegt ist, daß in den in Bezug auf Durchbruchs
ströme unsensible Bereiche des Halbleiterbauelements, insbe
sondere der Kathodenregion (3), keine vollständige gegensei
tige Ausräumung der Gebiete (6, 9) erfolgt, in den in Bezug
auf Durchbruchsströme sensible Bereiche des Halbleiterbauele
ments, insbesondere im Randbereich, jedoch eine vollständige
gegenseitige Ausräumung der Gebiete (6, 9) in dieser Ebene
(13a) erfolgt.
12. Verfahren zur Herstellung eines Halbleiterbauelements
nach einem der Ansprüche 1 bis 9,
mit den Schritten:
- - Bereitstellen einer Anodenregion (1),
- - Auftragen mehrerer Epitaxieschichten ersten Leitungstyps (12a, 12b, 12c, 12d) auf der Anodenregion (1),
- - Implantation von Dotiermaterial zweiten Leitungstyps in Form von Streifen oder Inseln in jede der Epitaxieschich ten (12a, 12b, 12c, 12d) nach dem Auftragen jeder der Epi taxieschichten (12a, 12b, 12c, 12d) auf die Anodenregion (1),
- - Bildung mindestens einer Kathodenregion (3) auf den Epita xieschichten (12a, 12b, 12c, 12d),
- - Ausdiffusion des implantierten Dotiermaterials vor oder nach Bildung der Kathodenregion (3).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10008570A DE10008570B4 (de) | 2000-02-24 | 2000-02-24 | Kompensations-Halbleiterbauelement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10008570A DE10008570B4 (de) | 2000-02-24 | 2000-02-24 | Kompensations-Halbleiterbauelement |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10008570A1 true DE10008570A1 (de) | 2001-09-13 |
DE10008570B4 DE10008570B4 (de) | 2006-05-04 |
Family
ID=7632192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10008570A Expired - Fee Related DE10008570B4 (de) | 2000-02-24 | 2000-02-24 | Kompensations-Halbleiterbauelement |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10008570B4 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10239580A1 (de) * | 2002-08-28 | 2004-03-18 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Kompensationsgebiets |
DE102007044209A1 (de) * | 2007-09-17 | 2009-03-19 | Infineon Technologies Austria Ag | Kompensationsbauelement mit versetzt angeordneten Kompensationszonen |
US10062758B2 (en) | 2010-04-26 | 2018-08-28 | Mitsubishi Electric Corporation | Semiconductor device |
CN110957351A (zh) * | 2019-12-17 | 2020-04-03 | 华羿微电子股份有限公司 | 一种超结型mosfet器件及制备方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
-
2000
- 2000-02-24 DE DE10008570A patent/DE10008570B4/de not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10239580A1 (de) * | 2002-08-28 | 2004-03-18 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Kompensationsgebiets |
DE10239580B4 (de) * | 2002-08-28 | 2006-01-26 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Kompensationsgebiets und Verwendung des Verfahrens zur Herstellung eines Kompensationshalbleiterbauelements |
DE102007044209A1 (de) * | 2007-09-17 | 2009-03-19 | Infineon Technologies Austria Ag | Kompensationsbauelement mit versetzt angeordneten Kompensationszonen |
US10062758B2 (en) | 2010-04-26 | 2018-08-28 | Mitsubishi Electric Corporation | Semiconductor device |
DE112011101442B4 (de) | 2010-04-26 | 2022-05-12 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
CN110957351A (zh) * | 2019-12-17 | 2020-04-03 | 华羿微电子股份有限公司 | 一种超结型mosfet器件及制备方法 |
Also Published As
Publication number | Publication date |
---|---|
DE10008570B4 (de) | 2006-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112014000679B4 (de) | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung | |
DE102006002065B4 (de) | Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand | |
DE19811297B4 (de) | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung | |
DE102015204636B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE19854915C2 (de) | MOS-Feldeffekttransistor mit Hilfselektrode | |
DE102007030755B3 (de) | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses | |
DE102008039845B4 (de) | IGBT mit einem Halbleiterkörper | |
DE112013004981B4 (de) | Halbleiterbauteil und Verfahren zu dessen Herstellung | |
EP1155458B1 (de) | Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet | |
DE10041344A1 (de) | SJ-Halbleitervorrichtung | |
WO2000057481A2 (de) | Mos-transistorstruktur mit einer trench-gate-elektrode und einem verringerten spezifischen einschaltwiderstand und verfahren zur herstellung einer mos-transistorstruktur | |
DE2852621C3 (de) | Isolierschicht-Feldeffekttransistor mit einer Drif tstrecke zwischen Gate-Elektrode und Drain-Zone | |
DE112012000748T5 (de) | Siliziumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung | |
DE112012000755T5 (de) | Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung | |
DE10303335A1 (de) | Halbleiterbauteil | |
DE202012013628U1 (de) | Halbleiterbauteil | |
EP0939446A1 (de) | Durch Feldeffekt steuerbares Leistungshalbleiterbauelement | |
DE102005035029A1 (de) | Halbleiterbauteil und Verfahren zu seiner Herstellung | |
DE1764164B1 (de) | Sperrschicht feldeffektransistor | |
DE102017127848A1 (de) | Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur | |
DE102020116653B4 (de) | Siliziumcarbid-halbleiterbauelement | |
DE19922187A1 (de) | Niederohmiges VDMOS-Halbleiterbauelement | |
DE102006011567B4 (de) | Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil | |
DE102014013947A1 (de) | Halbleiterbauelement | |
DE19641838A1 (de) | Abschlußstruktur für Halbleiterbauteile sowie Verfahren zur Herstellung derartiger Abschlußstrukturen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |