JPS61142774A - Ｍｏｓトランジスタ - Google Patents

Ｍｏｓトランジスタ

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JPS61142774A
JPS61142774A JP59265008A JP26500884A JPS61142774A JP S61142774 A JPS61142774 A JP S61142774A JP 59265008 A JP59265008 A JP 59265008A JP 26500884 A JP26500884 A JP 26500884A JP S61142774 A JPS61142774 A JP S61142774A
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JP
Japan
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region
type
electrode
layer
source
Prior art date
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Pending
Application number
JP59265008A
Other languages
English (en)
Inventor
Yoshimitsu Tanaka
義光 田中
Kazuyuki Tomii
富井　和志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
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Publication of JPS61142774A publication Critical patent/JPS61142774A/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳトランジスタに関する。
〔背景技術〕
ＭＯＳ）ランジスタの耐圧を高いものにして、高電力、
高電圧を扱えるものにするために、様々の構造のＭＯＳ
が作られている。たとえば、ＯＮ状態における低い内部
抵抗を得るために、面に垂直方向にドレイン電流を流す
縦型構造がそれで、そのひとつに、第１図に示すような
構造がある。
これはＮ−型の第１の領域１を備え、その上に、Ｐ型の
第２の領域２とＮ０型の第３の領域３が順次拡散により
形成され、異方性エツチングにより溝４が形成されてい
る。表面全面を絶縁膜５で覆ったのち、アルミニウム蒸
着等を行ってゲート電極６．ソース電極８．ドレイン電
極７を形成する。このようにして、Ｐ型の第２の領域２
の溝に沿った部分に２つのチャネルが形成される。ドレ
イン電極は、各素子が、基板裏面に共通で持つ。このよ
うに多くの素子を並列につなぐことができるので、この
構造は高電流、高電力を扱うことができるのである。使
用の際は、たとえば、図示のようなＮチャネルＭＯＳの
場合、低濃度のＮ−型の領域をドレイン、表面の高濃度
のＮ＋型型数散層ソースとして、ソースを接地レベルに
、ドレインを高電位の電源側に接続する。
ところが、特別な用途で、第１の領域を接地レベルとし
、表面層を高電位の電源側に接続して使用したい場合、
第１図に示す第３の領域３と第２の領域２のＮ”　Ｐ接
合が逆バイアスされることになり、耐圧がきわめて低く
なるという問題がある。チャネルを形成するＰ型層は、
通常、表面のＮ３型層に接続されているが、これをＮ−
型層に接続して動作が可能であるようにしても問題は解
決されない。
〔発明の目的〕
この発明は、裏面に基準電位のソース電極を接続し、表
面の領域に高電位の電源のドレイン電極を接続したＭＯ
Ｓ）ランジスタで、しかも耐圧の高いものを提供するこ
とをその目的とする。
〔発明の開示〕
この発明は、ソース電極を備えた第１の領域と、その表
面側に設けられた異なる導電型の第２の領域と、この第
２の領域の表面側に設けられた、前記第１の領域と同じ
導電型の第３の領域とをそれぞれ備え、第３の領域より
第２の領域をつらぬき第１の領域に達する溝が形成され
ており、溝側面上には絶縁膜を介してゲート電極が設け
られ、第３の領域にはドレイン電極が設けられているＭ
ＯＳトランジスタであって第３の領域の不純物濃度が第
２の領域の不純物濃度より低いＭＯＳ）ランジスタをそ
の要旨とする。
つまり、この発明は、その一部においてチャネルを形成
する第２の領域より、ドレインとなる第３の領域の方が
、不純物濃度が低いので、表面に設けられたドレイン電
極より電流を流しても、空乏層はドレイン側に広がるだ
けなので、パンチ・スルーが起こらず耐圧を高く維持で
きる。
つぎに、この発明を、その実施例をあられす図面に基づ
いて詳しく説明する。
まず、その製造例を説明する。すなわち、第２図に示す
ようにＰ型シリコン基板２の表面にＮ−型のエピタキシ
ャル層３を成長させる。つぎに、エピタキシャル層３の
両側に、第３図のように、Ｐ型の不純物を拡散してエピ
タキシャル層３を分離する。今度は、第４図のごとく、
基板裏面よりＮ＋型の不純物を拡散する。この時、Ｎ型
層で狭まれたＰ型層の幅がこのトランジスタのチャネル
長となるので、Ｎゝ型不純物の接合深さを調節して所望
のチャネル長を得る。ここで、Ｎ＋型広拡散層第１の領
域１．Ｐ型の領域が第２の領域２゜Ｎ−型のエピタキシ
ャル層が第３の領域３である。つぎに、ヒドラジンある
いはＫＯＨを主成分とするエツチング液を用いて、第５
図にみるような溝４を形成する。つぎに、第６図のごと
く、第３の領域３に電極取り出しのために高濃度領域３
′を形成したのち、表面および溝内周面を絶縁膜５でお
おう。溝内周面に絶縁膜５を介してゲート電極６を形成
し、第３の領域３内の高濃度領域３′よりドレイン電極
７を取り出し、裏面の第１の領域１よりソース電極８を
取り出す。第２の領域２にも電極９を形成する。
ソース電極８と第２の領域に接続した電極９を接地し、
ドレイン電極を正の高電位の電源に接続する。すると、
第２の領域２と承３の領域３のＰＮ−接合が逆バイアス
状態となって耐圧を保持するが、第３の領域３は第２の
領域２より低濃度であるので、空乏層が第３の領域３側
により広く広がって電圧を保持する。つまり、空乏層は
ソース領域の方には広がらないので、ゲート電圧によっ
て電流を制御できなくなる現象（パンチ・スルー）の発
生が抑えられる。
以上にみた実施例において、極性を、Ｎ型をＰ型に、Ｐ
型をＮ型におきかえたものも、この発明の別の実施例と
なる。また、溝の形状は、逆台形に限らず、■字形、Ｕ
字形のものも別の実施例となる。
〔発明の効果〕
以上にみたように、この発明は、第１の領域の裏面に基
準電位のソース電極を接続し、第３の領域の表面に高電
位の電源のドレイン電極を接続したＭＯＳ）ランジスタ
であるが、第３の領域の方が、その一部がチャネルとし
て機能する第２の領域より不純物濃度が低いので、空乏
層が第３の領域側に広がり電圧を保持できる。そのため
、耐圧の高いＭＯＳ　トランジスタを得ることができる
。
【図面の簡単な説明】
第１図は、従来例の構造説明図、第２図ないし第６図は
、この発明の一実施例の製造工程説明図である。 ■・・・第１の領域　２・・・第２の領域　３・・・第
３の領域　４・・・溝　５・・・絶縁膜　６・・・ゲー
ト電極　７・・・ドレイン電極　８・・・ソース電極代
理人　弁理士　　松　本　武　彦 第２図

Claims (1)

    【特許請求の範囲】
  1. （１）ソース電極を備えた第１の領域と、その表面側に
    設けられた異なる導電型の第２の領域と、この第２の領
    域の表面側に設けられた、前記第１の領域と同じ導電型
    の第３の領域とをそれぞれ備え、第３の領域より第２の
    領域をつらぬき第１の領域に達する溝が形成されており
    、溝側面上には絶縁膜を介してゲート電極が設けられ、
    第３の領域にはドレイン電極が設けられているＭＯＳト
    ランジスタであつて、第３の領域の不純物濃度が第２の
    領域の不純物濃度より低いＭＯＳトランジスタ。
JP59265008A 1984-12-15 1984-12-15 Ｍｏｓトランジスタ Pending JPS61142774A (ja)

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JP59265008A Pending JPS61142774A (ja) 1984-12-15 1984-12-15 Ｍｏｓトランジスタ

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
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US5160491A (en) * 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
JPWO2007046149A1 (ja) * 2005-10-20 2009-04-23 三菱電機株式会社 エレベータのドア装置
CN104952923A (zh) * 2014-03-28 2015-09-30 世界先进积体电路股份有限公司 半导体装置及其制造方法

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