JPS59210666A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59210666A JPS59210666A JP8527283A JP8527283A JPS59210666A JP S59210666 A JPS59210666 A JP S59210666A JP 8527283 A JP8527283 A JP 8527283A JP 8527283 A JP8527283 A JP 8527283A JP S59210666 A JPS59210666 A JP S59210666A
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- JP
- Japan
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- region
- type
- depletion layer
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- junction
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 12
- 230000002040 relaxant effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000855 fermentation Methods 0.000 description 1
- 230000004151 fermentation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に関し、特にプレーナ型の半導体装
置に関する。
置に関する。
従来、プレーナ型の半導体装置においては、ｐｎ接合の
逆方向降伏電圧は接合の端部における電界集中のため、
平面接合の場合に比べてかなり低いという問題がある。
逆方向降伏電圧は接合の端部における電界集中のため、
平面接合の場合に比べてかなり低いという問題がある。
このことを図面を用いて説明しよう。
第１図は従来の半導体装置における電界集中を説明する
ための模式図である。
ための模式図である。
ｎ型半導体基板ＩＫＰ型領域２が設けられ、ｐｎ接合３
が形成されている例について説明する。
が形成されている例について説明する。
ｐ型半導体基板にｎ型領域が形成されている場合は極性
を逆にすれば良い。
を逆にすれば良い。
今、ｐｎ接合に逆バイアスを印加したとき、空乏層４が
拡がる。空乏層４の境界線５を破線で示す。一般に、領
域２は半導体基板に比べて不純物濃度が高いので空乏層
は余り拡がらず、空乏層は王に半導体基板ｌの方に拡が
る。それ故、領ｌ＠２側の空乏層の境界線は省略した。
拡がる。空乏層４の境界線５を破線で示す。一般に、領
域２は半導体基板に比べて不純物濃度が高いので空乏層
は余り拡がらず、空乏層は王に半導体基板ｌの方に拡が
る。それ故、領ｌ＠２側の空乏層の境界線は省略した。
正、負の電荷は図示するように分布し、電荷（この例で
は負電荷）の集中は一点鎖線で囲んだ領域６のような周
辺部に起り、従って、領域６に電界が集中する。この電
界集中のために絶縁破壊が起りやすい、即ち逆方向降伏
電圧が低くなるということになる。
は負電荷）の集中は一点鎖線で囲んだ領域６のような周
辺部に起り、従って、領域６に電界が集中する。この電
界集中のために絶縁破壊が起りやすい、即ち逆方向降伏
電圧が低くなるということになる。
ｐｎ接合の端部における電界集中を抑制し、耐圧を平面
接合の場合に近づけるために従来とられてきた対策とし
て（１）接合を深くし、ｐｎ接合端部の曲率を小さくす
る。（２）フィールドプレートを設ける等があるが、（
１）の方法では拡散時間が長くなる、接合が深いため、
トランジスタを形成したとき特性が悪い、（２）の方法
ではフィールドプレート直下の絶縁膜の厚さが制限され
る、トランジスタのペースコレクタ接合にフィールドプ
レートを適用した場合にエミッタ電極の引き出し方法が
難しい等の欠点があった。
接合の場合に近づけるために従来とられてきた対策とし
て（１）接合を深くし、ｐｎ接合端部の曲率を小さくす
る。（２）フィールドプレートを設ける等があるが、（
１）の方法では拡散時間が長くなる、接合が深いため、
トランジスタを形成したとき特性が悪い、（２）の方法
ではフィールドプレート直下の絶縁膜の厚さが制限され
る、トランジスタのペースコレクタ接合にフィールドプ
レートを適用した場合にエミッタ電極の引き出し方法が
難しい等の欠点があった。
本発明の目的は、上記欠点を除去し、電界集中を緩和し
電界を均一化させるための領域を新たに設けることによ
りプレーナ型接合でしかも平面接合に近い耐圧を有する
半導体装置を提供することにある。
電界を均一化させるための領域を新たに設けることによ
りプレーナ型接合でしかも平面接合に近い耐圧を有する
半導体装置を提供することにある。
本発明の半導体装置は、−導電型半導体基板と。
該半導体基板に設けられた反対導電型の第１領賊と、該
第１領域の周囲の少くとも一部に接し、該第１領域と同
一導電型でかつ前記第１領吠と半導体基ｉとの間に逆方
向降伏電圧を印加したときほぼ全体が空乏層化するよう
な低不純物濃度を有する第２領威とを含んで溝成される
。
第１領域の周囲の少くとも一部に接し、該第１領域と同
一導電型でかつ前記第１領吠と半導体基ｉとの間に逆方
向降伏電圧を印加したときほぼ全体が空乏層化するよう
な低不純物濃度を有する第２領威とを含んで溝成される
。
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の断面図である。
平均不純物濃度約５×１０１４ｃＩＩＬ−３のｎ型半導
体基板１１に平均不純物濃度約１×１０１８ｃＩｒＬ−
３で深さ約３μｍのｐ型ベース領威１２を設け、ペース
領域１２内に平均不純物濃度約Ｉ Ｘ １０”ｃｍ ”
で深さ約１μｍのｎ型エミッタ領域１３を設ける。
体基板１１に平均不純物濃度約１×１０１８ｃＩｒＬ−
３で深さ約３μｍのｐ型ベース領威１２を設け、ペース
領域１２内に平均不純物濃度約Ｉ Ｘ １０”ｃｍ ”
で深さ約１μｍのｎ型エミッタ領域１３を設ける。
本発明では、ｐ型ベース領域１２を第１領域と考えると
き、第１領域の少くとも一部に接し第１領域と同じ導電
型の第２領域としてｐ型第２領域１４ｔ−設ける。第２
領域１４の不純物濃度と深さは、第１領域であるｐ型ベ
ース領域１２と半導体基板１１との間に逆降伏電圧が印
加されたとき、第２領域工４がほぼ空乏層化するように
定める。
き、第１領域の少くとも一部に接し第１領域と同じ導電
型の第２領域としてｐ型第２領域１４ｔ−設ける。第２
領域１４の不純物濃度と深さは、第１領域であるｐ型ベ
ース領域１２と半導体基板１１との間に逆降伏電圧が印
加されたとき、第２領域工４がほぼ空乏層化するように
定める。
このことから、この実施例では平均不純物濃度を３ Ｘ
１０１６ｃｍ ”、深さを３μｍ弱にした。基板表面
に絶縁膜１５を設け、窓あけし、コレクタ、ペース、エ
ミッタの各電極１６を形成しｎｐｎトランジスタを完成
する。
１０１６ｃｍ ”、深さを３μｍ弱にした。基板表面
に絶縁膜１５を設け、窓あけし、コレクタ、ペース、エ
ミッタの各電極１６を形成しｎｐｎトランジスタを完成
する。
上記実施例と同様寸法と同様不純物濃度を有するが第２
領域を有しないｎｐｎ ）ランジスタを用意し、ｖｃｎ
ｏ％性を比較した。第２領域１４を有しない従来品はＶ
ＣＢＯが約２００Ｖであったのに対し、この実施例の
ＶＣＢＯは約２５０Ｖであり、５０Ｖ程度耐圧を向上さ
せることができた。
領域を有しないｎｐｎ ）ランジスタを用意し、ｖｃｎ
ｏ％性を比較した。第２領域１４を有しない従来品はＶ
ＣＢＯが約２００Ｖであったのに対し、この実施例の
ＶＣＢＯは約２５０Ｖであり、５０Ｖ程度耐圧を向上さ
せることができた。
第３図は第２図に示す一実施例のペース領域と第２領域
における電界集中を説明するための模式空乏層１７の拡
がりの境界線１８を破線で示す。
における電界集中を説明するための模式空乏層１７の拡
がりの境界線１８を破線で示す。
第１図の場合と同じ理由でペース領域側の空乏層の境界
線は省略した。
線は省略した。
ペース領域１２と半導体基板１１との間に逆降伏電圧を
印加したとき、第２領域１４の負電荷は極めて少なくな
り、を盆は空乏化する。また、一点鎖線で囲んで示した
領域１９にも電荷は殆んど存在しない。空乏層１７の正
電荷もばらついた分布になり一個所に集中しない。この
ように、電荷の集中がなく々るので、電界集中が抑制さ
れ、従って、耐圧が向上する。
印加したとき、第２領域１４の負電荷は極めて少なくな
り、を盆は空乏化する。また、一点鎖線で囲んで示した
領域１９にも電荷は殆んど存在しない。空乏層１７の正
電荷もばらついた分布になり一個所に集中しない。この
ように、電荷の集中がなく々るので、電界集中が抑制さ
れ、従って、耐圧が向上する。
上記実施例はｎｐｎトｊンジスタの例であったが、本発
明はｎｐｎ）ランジスタに限定されず、ｐｎｐトランジ
スタでも、ダイオードでもすべてに適用できるものであ
る。
明はｎｐｎ）ランジスタに限定されず、ｐｎｐトランジ
スタでも、ダイオードでもすべてに適用できるものであ
る。
以上詳細に説明したように、本発明によれば、比較的浅
い接合によってフィールドプレート電極を使用する場合
のように配線に不自由を生じることなく耐圧を上げるこ
とができるのでその効果は大きい。
い接合によってフィールドプレート電極を使用する場合
のように配線に不自由を生じることなく耐圧を上げるこ
とができるのでその効果は大きい。
第１図は従来の半導体装置における電界集中を説明する
だめの模式図、第２図は本発明の一実施例の断面図、第
３図は第２図に示す一実施例のベース領域と第２領域に
おける電界集中を説明するための模式図である。 １・・・・・・ｎ型半導体基板、２・・・・・・ｐ型頭
域、３・・・・・・ｐｎ接合、４・・・・・・空乏層、
５・・・・・・空乏層の境界線、１１・・・・・・ｎ型
半導体基板、１２・・・・・・ｐ型ベース領域、１３・
・・・・・ｎ型エミッタ領域、１４・・・・・・ｐ型筒
２領域、１５・・・・・・絶縁膜、１６・・・・・・電
極、１７・・・・・・空乏層、１８・・・・・・空乏層
の境界線。
だめの模式図、第２図は本発明の一実施例の断面図、第
３図は第２図に示す一実施例のベース領域と第２領域に
おける電界集中を説明するための模式図である。 １・・・・・・ｎ型半導体基板、２・・・・・・ｐ型頭
域、３・・・・・・ｐｎ接合、４・・・・・・空乏層、
５・・・・・・空乏層の境界線、１１・・・・・・ｎ型
半導体基板、１２・・・・・・ｐ型ベース領域、１３・
・・・・・ｎ型エミッタ領域、１４・・・・・・ｐ型筒
２領域、１５・・・・・・絶縁膜、１６・・・・・・電
極、１７・・・・・・空乏層、１８・・・・・・空乏層
の境界線。
Claims (1)
- 一導電型半導体基板と、該半導体基板に設けられた反対
導電型の第１領域と、該第１領域の周囲の少くとも一部
に接し、該第１領域と同一導電型でかつ前記第１領域と
半導体基板との間に逆方向降伏電圧を印加したときほぼ
全体が空乏層化するような低不純物濃度を有する第２領
域とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527283A JPS59210666A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527283A JPS59210666A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210666A true JPS59210666A (ja) | 1984-11-29 |
Family
ID=13853924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8527283A Pending JPS59210666A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393153A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012033657A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
-
1983
- 1983-05-16 JP JP8527283A patent/JPS59210666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393153A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0467781B2 (ja) * | 1986-10-07 | 1992-10-29 | Tokyo Shibaura Electric Co | |
| JP2012033657A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
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