JP7085967B2 - ピラー構造を有するトランジスタデバイス - Google Patents

ピラー構造を有するトランジスタデバイス Download PDF

Info

Publication number
JP7085967B2
JP7085967B2 JP2018214339A JP2018214339A JP7085967B2 JP 7085967 B2 JP7085967 B2 JP 7085967B2 JP 2018214339 A JP2018214339 A JP 2018214339A JP 2018214339 A JP2018214339 A JP 2018214339A JP 7085967 B2 JP7085967 B2 JP 7085967B2
Authority
JP
Japan
Prior art keywords
region
pillar
substrate
mesa
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018214339A
Other languages
English (en)
Other versions
JP2019165196A5 (ja
JP2019165196A (ja
Inventor
尚 小倉
充 相馬
ディーン イー． プロプスト，
崇 廣島
ピーター エー． バーク，
敏光 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of JP2019165196A publication Critical patent/JP2019165196A/ja
Publication of JP2019165196A5 publication Critical patent/JP2019165196A5/ja
Application granted granted Critical
Publication of JP7085967B2 publication Critical patent/JP7085967B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本説明は、ピラー構造を有するトランジスタデバイスに関する。
いくつかのトランジスタデバイスは、例えば、トリガされることができ、かつトランジスタデバイスがオフにされることを防止することができる、寄生バイポーラトランジスタに依存し得る。寄生バイポーラトランジスタは、基板電流に起因する寄生バイポーラトランジスタのベースにおける自己バイアスによってトリガされることができる。このように、本技術の欠点に対処し、他の新たなかつ革新的な特徴を提供するためのシステム、方法、及び装置に対する必要性が存在する。
[課題を解決するための手段]
少なくとも１つの一般的な態様では、装置は、半導体領域内に配置され、ゲート電極を含む第１のトレンチと、半導体領域内に配置される第２のトレンチと、を含むことができる。本装置は、第１のトレンチと第２のトレンチとの間に配置されたメサ領域と、メサ領域の上部に配置された、第１の導電型のソース領域と、を含むことができる。本装置は、第１の導電型のエピタキシャル層と、メサ領域に配置され、ソース領域と第１の導電型のエピタキシャル層との間に配置された、第２の導電型の基体領域と、を含むことができる。本装置は、ソース領域の第１の部分が、ピラーに対して側方に配置され、ソース領域の第２の部分が、ピラーの上方に配置されるように、メサ領域に配置された第２の導電型のピラーを含むことができる。
添付の図面及び以下の説明において、１つ以上の実装形態の詳細が記述される。他の特徴は、本説明及び図面から、並びに請求項から明らかとなろう。
ある実装形態による、トランジスタの断面図を例証する図である。
図１Ａに例証されたトランジスタの断面図の変形を例証する図である。 図１Ａに例証されたトランジスタの断面図の変形を例証する図である。 図１Ａに例証されたトランジスタの断面図の変形を例証する図である。 図１Ａに例証されたトランジスタの断面図の変形を例証する図である。 図１Ａに例証されたトランジスタの断面図の変形を例証する図である。
断面の様々な組み合わせを有することができるトランジスタの平面図を例証する。
トランジスタの変形の斜視図を例証する。 トランジスタの変形の斜視図を例証する。 トランジスタの変形の斜視図を例証する。
図３Ｃ～３Ａに関連して記載された本実装形態の変形を例証する。
トランジスタの別の変形の斜視図を例証する。 トランジスタの別の変形の斜視図を例証する。
トランジスタの更に別の変形の斜視図を例証する。 トランジスタの更に別の変形の斜視図を例証する。
本明細書に記載されたトランジスタを作製するプロセスを例証する図である。 本明細書に記載されたトランジスタを作製するプロセスを例証する図である。 本明細書に記載されたトランジスタを作製するプロセスを例証する図である。 本明細書に記載されたトランジスタを作製するプロセスを例証する図である。 本明細書に記載されたトランジスタを作製するプロセスを例証する図である。 本明細書に記載されたトランジスタを作製するプロセスを例証する図である。
ある実装形態による、トランジスタを形成する方法を例証するフローチャートである。
トランジスタのラッチアップのシナリオを例証するグラフである。
本明細書に記載された実装形態による、トランジスタの動作を例証するグラフである。
様々なピラーセルピッチに対する基体接点長さ対スナップバック電圧を例証するグラフである。
様々なデバイスに対するオン抵抗対基体接触長さを例証する。
本明細書に記載されるトランジスタは、トランジスタ内部に含まれる寄生バイポーラデバイス（例えば、ＮＰＮバイポーラトランジスタデバイス）が望ましくないように活性化されることを防止するように画定されたソース領域を有することができる。具体的には、トランジスタ構造は、本明細書に記載されるように、トランジスタ構造は、トランジスタ構造がオフにされると、トランジスタ構造内に含まれる寄生バイポーラデバイスのオンを防止するように構成することができる。寄生バイポーラデバイスの活性化は、ラッチアップと称され得、基板電流に応じた寄生バイポーラデバイスのベースにおける自己付勢に応じてトリガすることができる。本明細書に記載のトランジスタデバイスは、所望のオン抵抗を維持しながら、ベース抵抗を低減する構造で構成することができる。このように、トランジスタ構造がオフにされると、寄生バイポーラデバイスに関連付けられた望ましくないラッチアップ状態を低減又は排除する。
例えば、本明細書に記載されるように、トランジスタのソース領域は、ソース領域の導電型とは反対の導電型を有することができるソース領域内に含まれるピラー構造を有することができる。特定の例としては、トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスでは、シリコンメサの表面（メサ上面及びメサ側壁）は、Ｎ型の導電性を有することができ、シリコンメサの中間（例えば、中間部）は、ピラーを含むことができ、これは、Ｐ型の導電性を有することができる。Ｐ型導電性ピラー（例えば、Ｐピラー）は、ＭＯＳＦＥＴデバイスの基体領域と接触することができる。トランジスタ内部のこれらのピラー構造を使用して、例えば、トランジスタの望ましいオン抵抗を維持しつつ、ベース抵抗を低減することができる。したがって、トランジスタがオフ状態に変更されているときに、寄生バイポーラデバイスの電位と関連する望ましくないラッチアップ状態を低減又は除去することができる。
従来の構造のチャネル及びメサトップは、チャネルとして望ましい様式で動作しないＰ型の高濃度基体層によって接続することができる。したがって、基体を低減しようとする場合、ベース抵抗を低減させるために、有効チャネル面積が減少する。対照的に、本明細書に記載されるピラー構造を有するトランジスタは、不利な様式でチャネル領域における性能に影響を与えることなく、比較的浅い基体領域を有することができる。本明細書に記載されたトランジスタは、例えば、チャネル領域のペナルティ（例えば、低減されたチャネル領域）なしに、寄生デバイスのベース抵抗を低減することによって、寄生バイポーラデバイスがオンにされることを防止するように構成される。
図１Ａは、ある実装形態による、トランジスタ１００（例えば、縦型トランジスタデバイス、ＭＯＳＦＥＴデバイス）の断面図を例証する図である。図１Ａに示すトランジスタ１００は、半導体領域１０２内に形成された（例えば、その内部に画定された）一対のトレンチ１１４Ａ、１１４Ｂ間に配置された、メサ領域１２０（メサとも称され得る）を有する。メサ１２０（又はその側壁）は、一対のトレンチ１１４Ａ、１１４Ｂによって、少なくとも部分的に画定することができる。トレンチ１１４Ａ、１１４Ｂの各々は、誘電体層１１２Ａ、１１２Ｂによって絶縁された電極１１０Ａ、１１０Ｂ（例えば、ゲート電極）それぞれを含む。
メサ１２０は、ソース領域１３０と、基体領域１６０と、エピタキシャル層１７０の少なくとも一部とを含む。ソース領域１３０及びエピタキシャル層１７０は、各々第１の導電型であることができる。基体領域１６０は、ソース領域１３０とエピタキシャル層１７０との間に配置され（例えば、それらの間に垂直に配置され）、第２の導電型である。第１の導電型は、第２の導電型のものとは反対である。いくつかの実装形態では、トランジスタ１００（及び、本明細書に開示される他のトランジスタ）は、少数の単位セルのみに関連付けられることができる。いくつかの実装形態では、第１の導電型は、Ｎ型導電性（例えば、Ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）））であることができ、第２の導電型は、Ｐ型導電性（例えば、Ｐ型ドーパント（例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）））であることができる。いくつかの実装形態では、第１の導電型は、Ｐ型導電性であることができ、第２の導電型は、Ｎ型導電性であることができる。本明細書に記載された導電性のタイプは、特定のタイプのドーパントに関連付けられて述べられているが、異なるデバイス（例えば、Ｐチャネルデバイス、Ｎチャネルデバイス）を形成するために反転させることができる。
チャネル（又は複数のチャネル）は、トランジスタ１００がオン状態にあるとき（電極１１０Ａ、１１０Ｂへの印加電圧に基づいて）、ソース領域１３０内部に画定されることができる。電流は、トランジスタ１００がオン状態のとき、ソース導体１８０とドレイン導体１９０との間で流すことができる。
ソース導体１８０は、ソース領域１３０に接触する。ソース導体１８０は、それぞれの誘電体層１１２Ａ、１１２Ｂによって、電極１１０Ａ、１１０Ｂから絶縁されている。エピタキシャル層１７０は、基板１８０上に配置することができ、ドレイン導体１９０は、基板１８０に接触させることができる。本実装形態における垂直方向（これは、深さ方向又は高さ方向である）は、ｙ軸に沿って位置合わせされる。本実装形態における水平方向（これは、幅方向又は横方向である）は、ｘ軸に沿って位置合わせされる。本実装形態における長さ方向は、ｚ軸に沿って位置合わせされる。図１Ａにおいて配向されるように、トランジスタ１００の上部は、ソース部分（例えばソース領域１３０、ソース導体１８０）に向くことができ、トランジスタ１００の底部は、ドレイン部分（例えばドレイン導体１９０）に向くことができる。
図１Ａに示されるように、トランジスタ１００は、第２の導電型のピラー１４０を含む。ピラー１４０は、基体領域１６０と接触し、基体領域１６０の上方に（垂直方向に沿って）配置される。ピラー１４０は、基体領域１６０よりも大きいドーパント濃度を有することができる。
ピラー１４０なしでは、トランジスタ１００は、トランジスタ１００がオフにされることを望ましい様式で防止することができる、寄生バイポーラデバイスのラッチアップに依存し得る。寄生バイポーラデバイスは、例えばソース領域１３０（例えば、エミッタ）、基体領域１６０（例えば、ベース）、及びエピタキシャル層１７０（例えば、集電体）を含むことができる。いくつかの実装形態では、ピラー１４０を使用して、基体接点の経路（図１Ａには示されていないが、基体接点は、メサ１２０の長さに沿ったＺ方向であることができる）の抵抗を低減することができ、これにより寄生バイポーラデバイスがオンになることを防止する。経路は、基体領域１６０を含むことができ、これは、寄生バイポーラデバイスのベースとして機能することができる。本機構及びラッチアップのシナリオは、例えば、少なくとも図３Ａ及び８に関連してより詳細に説明される。
トランジスタ１００は、ピラー１４０を含んでいるため、メサ１２０の幅が比較的狭い（例えば、サブミクロン幅まで狭められた）実装形態であっても、トランジスタ１００のオン抵抗は、所望のレベルに維持することができる。また、寄生ＮＰＮ構造（例えば、基体領域１６０）のベース抵抗は、トランジスタ１００のチャネルに対する望ましくない影響（例えば、チャネル領域における減少）を伴うことなく、ピラー１４０を使用して減少させることができる。
ピラー１４０及びソース領域１３０は、メサ１２０の上部にある。第２の導電型のピラー１４０は、メサ領域１３０内に配置され、それによって、ソース領域１３０の第１の部分１３０Ａ及び第３の部分１３０Ｃ（側部とも称され得る）が、ピラー１４０に対して横方向に配置されるようにされる。ピラー１４０は、第１の部分１３０Ａと第３の部分１３０Ｃとの間に配置されている。ソース領域１３０の第２の部分１３０Ｂ（上部とも称され得る）は、ピラー１４０の上方に配置される。第１の部分１３０Ａは、第２の部分１３０Ｂと隣接することができる（例えば、接触することができる）。第２の部分１３０Ｂは、第３の部分１３０Ｃと隣接することができる（例えば、接触することができる）。
本実装形態では、ピラー１４０は、垂直軸Ａ１（又は平面）に沿って位置合わせされる。垂直軸Ａ１は、ソース領域１３０の第２の部分１３０Ｂ、ピラー１４０、基体領域１６０、（ピラー１４０の下方である）、及びエピタキシャル層１７０と（上から下の順に）交差する。図１Ａに示されるように、水平軸Ａ２（又は平面）は、電極１１０Ａ、１１０Ｂ（及び誘電体層１１２Ａ、１１２Ｂ）、部分１３０Ａ、１３０Ｃ、並びにピラー１４０と交差している。水平軸Ａ２は、垂直軸Ａ１と直交し、メサ１２０の上面及びｘ軸に対して平行に位置合わせされる。
ピラー１４０は、ソース領域１３０によって少なくとも部分的に囲まれる。本実装形態では、ピラー１４０の上面１４１は、少なくとも３つの側部（上壁及び側壁）で、ソース領域１３０により被覆される。本実装形態では、ピラー１４０の上面１４１は、ソース領域１３０（例えば、第２の部分１３０Ｂ）によって被覆される（例えば、それによって全体的に被覆され、それによって囲まれる）。ピラー１４０の側面１４２、１４３は、ソース領域１３０（例えば、第１の部分１３０Ａ及び第３の部分１３０Ｃ）によって被覆される（例えば、それによって取り囲まれる）。
図１Ａに示されるように、ピラー１４０は、メサ１２０の上部に配置される。図１Ａに示す本実装形態では、ピラー１４０の上面１４１は、メサ１２０の上面から分離される。換言すれば、ピラー１４０の上面１４１は、メサ１２０の上面よりも下方にある。具体的には、ピラー１４０の上面１４１は、ソース領域１３０によって、ソース導体１８０の底面（これは、ソース導体１８０とメサ１２０との間の界面である）から分離されている。ソース導体１８０は、ソース領域１３０と接触し、いくつかの実装形態では、ソース領域１３０とのオーム接点を画定することができる。図１Ａに示されるように、ピラー１４０の上面１４１は、電極１１０Ａ、１１０Ｂの各々の上面の上方（例えば、垂直上方）である。また、図１Ａに示されるように、ピラー１４０の上面１４１は、電極１１２Ａ、１１２Ｂの各々の上面の上方（例えば、垂直上方）である。
また、メサ１２０の上面（例えば、ソース領域１３０の上面）は、電極１１０Ａ、１１０Ｂの各々の上面及び誘電体層１１２Ａ、１１２Ｂの上方（例えば、垂直上方）に配置される。ソース領域１３０の部分１３０Ｂは、電極１１０Ａ、１１０Ｂの各々の上面及び誘電体層１１２Ａ、１１２Ｂの上方（例えば、垂直上方）に配置される。
ピラー１４０の底部１４４は、基体領域１６０とピラー１４０のと間の界面であり、破線によって例証される。ピラー１４０の底部１４４は、基体領域１６０とピラー１４０との間で、異なるドーパント濃度においてほぼ遷移する場所である。ピラー１４０の底部１４４は、電極１１０Ａ、１１０Ｂの各々の上面よりも下方である。また、基体領域１６０とエピタキシャル層１７０との間の界面は、電極１１０Ａ、１１０Ｂの各々の上面よりも下方（例えば、垂直下方）である。
図１Ａに示されるように、ピラー１４０の底部１４４は、ソース領域１３０（及び／又はその部分１３０Ａ、１３０Ｃ）の底部（例えば、底面）と位置合わせされる。いくつかの実装形態では、ピラー１４０の底部１４４は、ソース領域１３０の底部の上方（例えば、垂直上方）又は下方（例えば、垂直下方）であってもよい。
部分１３０Ａ、１３０Ｂ、１３０Ｃの各々のそれぞれの厚さＢ１、Ｂ２、Ｂ３は、同じであることができる。いくつかの実装形態では、部分１３０Ｂの厚さＢ２は、厚さＢ１及び／又は厚さＢ３よりも小さくすることができる。いくつかの実装形態では、部分１３０Ｂの厚さＢ２は、厚さＢ１及び／又は厚さＢ３以上であり得る。厚さＢ１は、厚さＢ３と等しくすることができ、それによって、ピラー１４０は、メサ１２０内部に中心を置かれ（例えば、中心を置くように位置合わせされ）、ソース領域１３０内部に中心を置かれる（例えば中心を置くように位置合わせされる）。
図１Ａに示されるように、ピラー１４０は、高さＣ２を下回る幅Ｃ１を有する。いくつかの実装形態では、ピラー１４０は、メサ１２０（及びはソース領域１３０及び／又基体領域１６０）の幅Ｂ４のほぼ半分である幅Ｃ１を有することができる。いくつかの実装形態では、ピラー１４０は、メサ１２０の幅Ｂ４の半分を上回るか又は下回る幅Ｃ１を有することができる。いくつかの実装形態では、メサ１２０の幅Ｂ４は、数ミクロン（例えば、０．３μｍ未満、０．２μｍ未満）であることができる。したがって、ピラー１４０の幅Ｃ１は、数ミクロン（例えば、０．２μｍ未満、０．１μｍ未満）であることができる。
いくつかの実装形態では、ピラー１４０は、（部分１３０Ａ、１３０Ｃの）幅Ｂ１、Ｂ３を組み合わせた幅を下回る幅Ｃ１を有することができる。したがって、幅Ｂ１又は幅Ｂ３は、幅Ｃ１の半分を下回ることができる。いくつかの実装形態では、ピラー１４０は、（部分１３０Ａ、１３０Ｃの）幅Ｂ１、Ｂ３を組み合わせた幅以上である幅Ｃ１を有することができる。したがって、幅Ｂ１又は幅Ｂ３は、幅Ｃ１の半分以上であり得る。
ピラー１４０は、図１Ａに示された矩形の断面形状（例えば、プロファイル）とは異なる形状を有してもよい。例えば、ピラー１４０は、ピラー１４０の上部に丸みを帯びた角部を有することができる。いくつかの実装形態では、ピラー１４０は、様々な方法でテーパ状にすることができる。例えば、ピラー１４０は、上部において底部よりも（深さ方向に沿って）大きい幅を有することができる。別の例として、ピラー１４０は、底部において上部よりも（深さ方向に沿って）大きい幅を有することができる。ソース領域１３０は、ピラー１４０のプロファイルと対応する（同一であるか、又は一致する）形状を有することができる。
このように、基体領域１６０及びピラー１４０は、同じ導電型である。本実装形態では、基体領域１６０及びピラー１４０は、第２の導電型を有する。したがって、ピラー１４０は、第２の導電型の領域のピラー部と称され得、基体領域１６０は、第２の導電型の領域の基体部と称され得る。
図１Ｂは、図１Ａに例証されたトランジスタ１００の断面図の変動を例証する図である。図１Ａに関する上記の説明の全ては、いくつかの変更を除き、図１Ｂに適用され得る。
図１Ｂに示されるように、トランジスタ１００は、異なるピラー構造及びソース領域構造を含む。具体的には、図１Ｂに示されるように、ピラー１４０は、基体領域１６０からソース導体１８０まで垂直に（ｙ軸に沿って）延在する。したがって、ソース領域１３０の一部（例えば、図１Ａに示す部分１３０Ｂの一部）は、ピラー１４０の上面１４１とソース導体１８０との間には配置されない。ソース導体１８０は、ピラー１４０に接触し、いくつかの実装形態では、ピラー１４０とのオーム接点を画定することができる。
図１Ｂに示されるように、ソース領域１３０は、ピラー１４０によって分離された２つの領域（例えば、部分１３０Ａ、１３０Ｃ）に分割される。本実装形態では、ピラー１４０の高さＣ１は、ソース領域１３０の部分１３０Ａ、１３０Ｃの各々の高さと同じである。いくつかの実装形態では、ピラー１４０の高さＣ１は、ソース領域１３０の１つ以上の部分１３０Ａ、１３０Ｃの高さを上回るか、又はそれを下回ることができる。
図１Ｃは、図１Ａに例証されたトランジスタ１００の断面図の別の変動を例証する図である。図１Ａに関する上記の説明の全ては、いくつかの変更を除き、図１Ｃに適用され得る。
図１Ｃに示されるように、トランジスタ１００は、ピラー構造及びソース領域構造の上方に配置された第２の導電型の基体接点１６２を含む。具体的には、図１Ｃに示されるように、ピラー１４０は、基体接点１６２（ピラー１４０の上方）と、基体領域１６０（ピラー１４０の下方）との間に配置される。換言すれば、ピラー１４０は、基体領域１６０と基体接点１６２との間に垂直に配置される。ソース導体１８０は、基体接点１６２と接触し、いくつかの実装形態では、ソース領域１６２とのオーム接点を画定することができる。したがって、ソース領域１３０の一部（例えば、図１Ａに示す部分１３０Ｂの一部）は、ピラー１４０の上面（１４１によって例証され、基体接点１６２とピラー１４０との間の界面である）とソース導体１８０との間には配置されない。
図１Ｃに示されるように、ソース領域１３０は、ピラー１４０によって分離された２つの領域（例えば、部分１３０Ａ、１３０Ｃ）に分割される。本実装形態では、ピラー１４０の高さＣ１は、ソース領域１３０の部分１３０Ａ、１３０Ｃの各々の高さと同じである。いくつかの実装形態では、ピラー１４０の高さＣ１は、ソース領域１３０の１つ以上の部分１３０Ａ、１３０Ｃの高さを上回るか、又はそれを下回ることができる。この実装形態では、ピラー１４０の高さＣ１と基体接点１６２の高さＤ１との組み合わせは、ソース領域１３０の部分１３０Ａ、１３０Ｃの各々の高さよりも大きい。
基体領域１６０及び基体接点１６２、並びにピラー１４０は、同じ導電型（例えば、第２の導電型）である。したがって、ピラー１４０は、第２の導電型の領域のピラー部と称され得、基体領域１６０及び基体接点１６２は、第２の導電型の領域の第１及び第２の基体部と称され得る。
いくつかの実装形態では、基体接点１６２は、基体領域１６０及び／又はピラー１４０とは異なるドーパント濃度を有することができる。いくつかの実装形態では、基体接点１６２は、ピラー１４０を超えるドーパント濃度を有することができ、基体領域１６０は、基体領域１６０以上のドーパント濃度を有することができる。いくつかの実装形態では、基体接点１６２は、トランジスタ１００に対する基体接点として機能することができる。この基体接点の実装形態が、以下により詳細に記載される。
図１Ｄは、図１Ａに例証されたトランジスタ１００の断面図の変動を例証する図である。この実装形態では、ピラー１４０（上記の他の図に関して示され、記載されている）が除外され、ソース領域１３０は、メサ１２０の上部に配置される。
図１Ｅは、図１Ａに例証されたトランジスタ１００の断面図の変動を例証する図である。この実装形態では、ソース領域１３０及びピラー１４０が除外される。基体領域１６０は、メサ１２０の上部に配置されている。図示されていないが、いくつかの実装形態では、基体領域１６０は、下部（又は底部）においてより軽度にドープされ、上部においてより多くドープされることができる。
図１Ｆは、図１Ａに例証されたトランジスタ１００の断面図の別の変動を例証する図である。少なくとも図１Ａ及び１Ｃに関する上記の説明の全ては、いくつかの変更を除き、図１Ｆに適用され得る。
図１Ｆに示されるように、トランジスタ１００は、ピラー構造及びソース領域構造の上方に配置された第２の導電型の基体接点１６２を含む。具体的には、図１Ｆに示されるように、ピラー１４０は、基体接点１６２（ピラー１４０の上方）と、基体領域１６０（ピラー１４０の下方）との間に配置される。本実装形態では、基体接点１６２は、メサ１２０内部に非対称に配向される（メサ１２０の一方側にシフトされている）。具体的には、ベース接点１６２の一部は、ソース領域１３０の部分１３０Ｃの上方に配置される。ベース接点１６２の一部は、ソース領域１３０の部分１３０Ａの上方に配置されていない（例えば、上方から除外される）。ベース接点１６２は、ソース領域１３０の部分１３０Ａの一部に対して横に配置される。
図１Ｆに示されるように、ソース領域１３０は、ピラー１４０によって分離された２つの領域（例えば、部分１３０Ａ、１３０Ｃ）に分割される。この実装形態では、部分１３０Ａの高さは、ピラー１４０の高さＣ１及びソース領域１３０の部分１３０Ｃの高さを上回る。この実装形態では、ベース接点１６２の幅Ｄ２は、メサ１２０の幅Ｂ４を下回る。
図１Ａ～１Ｆに例証された様々な断面図は、メサ（例えば、メサ１２０）の長さに沿って（ｚ方向又はｚ軸に沿って）、トランジスタデバイス（例えば、トランジスタ１００）内部で組み合わせることができる。換言すれば、図１Ａ～１Ｆに例証された様々な断面図は、トランジスタデバイスのトレンチの長手方向長さに沿って、トランジスタデバイス内で組み合わせることができる。いくつかの実装形態では、トランジスタ１００は、図１Ａの断面図を有する部分と、図１Ｂ、１Ｃ、１Ｅ、及び１Ｆのいずれかの断面を有する１つ以上の部分とを有することができる。別の例として、トランジスタ１００は、図１Ｄの断面図を有する部分と、図１Ｂ、１Ｃ、１Ｅ、及び１Ｆのいずれかの断面を有する１つ以上の部分とを有することができる。更に他の例として、トランジスタ１００は、図１Ｂの断面図を有する部分と、図１Ｃ、１Ｅ、及び１Ｆのいずれかの断面を有する１つ以上の部分とを有することができる。
図１Ａ～１Ｄに例証された断面の様々な組み合わせを含むことができるトランジスタ２００の一例の平面図が、図２に例証される。図２に示すように、トランジスタ２００は、メサ２２０Ａに沿って（向Ｚに沿って延在する）、デバイス領域２０１（例えば、チャネル領域又は活性領域）及び基体接点領域２０２－１を有することができる。また、平行なトレンチ２１０Ａ、２１０Ｂ（同様にＺ方向に沿って延在する）が、図２に例証される。図１Ａ－１Ｆに例証された断面は、メサ２２０Ａの長さ方向に沿って、様々な組み合わせに含まれ得る。特定の例として、デバイス領域２０１は、図１Ａに例証される断面を有することができ、基体接点領域２０２－１は、図１Ｂ、１Ｃ、１Ｅ及び１Ｆのいずれかの断面を有することができる。メサ（又は他のメサ）２２０Ａに沿った基体接点領域の別のもの（例えば、基体接点領域２０２－２）は、基体接点領域２０２のものとは異なる断面プロファイルを有することができる。
また、基体ピッチＥが、図２に例証される。いくつかの実装形態では、比較的狭い基体ピッチＥを実装して、寄生ＮＰＮバイポーラデバイスのベース抵抗を減少させることができる。いくつかの実装形態では、基体接点（例えば、基体接点領域２０２－１、２０２－２）は、トランジスタ２００に対する基体接点として機能するドープ領域を含むことができる。いくつかの実装形態では、基体接点領域は、ソース領域と同じ電位にすることができる。
図１Ａ～２に関連して述べられた概念を組み合わせた斜視図が、図５Ｂ～３Ａに関連して示され、記載される。図面を簡略化し、更なる詳細に焦点を当てるために、図１Ａ～２に示され述べられた詳細は、図３Ａ～５Ｂの図のいくつかにおいては示されていない（及び／又は番号付けされていない）場合がある。
図３Ａは、トランジスタ１００の変形の斜視図を例証する。図３Ａに示されるように、トランジスタ１００のデバイス領域３０１は、図１Ａのものに対応する断面プロファイルを有し、トランジスタ１００の基体接点領域３０２は、図１Ｃのものに対応する断面プロファイルを有する。
図３Ａに示されるように、ピラー１４０（破線で示される）は、トランジスタ３００の長さＺ（例えば、メサ１２０の長手方向軸）に沿って延在する。ピラー１４０は、基体接点領域３０２内の基体接点１６２（例えば、図１Ｃの基体接点に対応する）の下方に連続的に延在する。換言すると、ピラー１４０及びソース領域１３０（複数の部分１３０Ａ－１３０Ｃ）は、トランジスタ３００の第１の断面スライス（例えば、平面）内にあり、ピラー１４０は、トランジスタ３００の第２の断面スライスにおいて基体接点１６２に接触することができる。ピラー１４０は、基体領域１６０と基体接点１６２との間の（及び、を含む）電気経路を画定する。いくつかの実装形態では、基体接点１６２は、トランジスタ３００に対する基体接点として機能することができる。いくつかの実装形態では、基体接点１６２は、ソース領域１３０と同じ電位にすることができる。
逆バイアス及びアバランシェ状態下では、基体領域１６０内のチャネル領域を介して基体接点１６２に電荷が流れる（基体接点（又は基体ダイオード）として機能する）。メサ１２０にピラー１４０を含めることは、チャネル領域における（基体領域１６０における）抵抗を低下させる基体接点１６２へのパス上の材料の断面積全体をもたらす。換言すれば、ピラー１４０と基体領域１６０との組み合わせの断面積は、基体接点１６２に（特に、逆バイアス及びアバランシェ状態下において）比較的大きな電流が流すことを可能にする。これにより、結果として、寄生バイポーラデバイスのラッチアップ電圧を増大させることができる。ピラー１４０なしでは、寄生バイポーラのベース領域の断面積（これは、基体領域１６０に対応する）が減少し、トランジスタ３００は、寄生バイポーラデバイスのラッチアップにより影響を受けやすくなる。
図３Ｂは、図３Ａに示されるものと同じ斜視図及び例を例証する図である。本図では、ソース領域１３０は、中実のブロックとして示され、ソース領域１３０の部分１３０Ｂ、１３０Ｃが例証される。
図３Ｂに示されるように、ソース領域１３０の部分１３０Ｂは、ピラー１４０の上方で不連続である（例えば、中断、破断されている）。換言すれば、ソース領域１３０の部分１３０Ｂは、メサ１２０の長さに沿って不連続である（ここで、メサ１２０は、メサ１２０の高さに沿った垂直軸に直交し、メサ１２０の幅と直交する長手方向軸に沿って位置合わせされた長さを有する）。ソース領域１３０の部分１３０Ｂは、基体接点１６２において不連続性を有するが、基体領域１６０の少なくとも一部の上方で連続している。
図３Ｂに示されるように、ソース領域１３０は、基体接点１６２の下方で連続している。いくつかの実装形態では、ソース領域１３０の部分１３０Ｃは、基体接点１６２の下方で連続している。基体接点１６２の下方部分は、基体接点１６２の下方に連続しており、部分１３２として例証されている。いくつかの実装形態では、ソース領域１３０の部分１３０Ｃは、基体接点１６２の（又はその下方の）ソース領域１３０の部分１３０Ｃの不連続の下方で、メサ１２０の長さに沿って連続している。
いくつかの実装形態では、ソース領域１３０の部分１３０Ｃが連続しているため、チャネル領域は、トランジスタ３００の基体接点領域３０２内であっても、トランジスタ３００内部に形成され得る。これにより、結果として、トランジスタ３００のオン抵抗を（基体接点領域３０２内のソース領域１３０の連続性なしに実装することと比較して）低減することができる。
図３Ｃは、基体接点１６２－１及び１６２－２間の基体ピッチＦ（例えば、中心間ピッチ）を例証するトランジスタ３００の図である。本実装形態では、基体接点１６３の幅は、連続的なソース領域に起因して、トランジスタ４００のオン抵抗に対する衝撃を有することなく、比較的大きくすることができる。図示されていないが、基体領域３０２においては、例えば、図１Ｂに示される断面は、図１Ｃに関連付けられた断面図に代えて使用することができる。
図３Ｄは、図３Ｃ～３Ａに関連して記載された実装形態の変形を例証する。本実装形態の基体接点１６２は、メサ１２０内部に非対称に画定される。基体接点１６２は、メサ１２０（及びピラー１４０）の中心線Ｕ（又は長手方向軸）の第２の側よりも、メサ１２０（及びピラー１４０）の中心線Ｕ（又は長手方向軸）の第１の側により大きな体積を有する。したがって、ソース領域１３０の上部１３０Ｂは、基体接点１６２においてメサ１２０に沿って不連続ではない場合がある。上部１３０Ｂは、基体接点１６２において陥凹していてもよいが、連続するであろう。したがって、基体接点１６２（及び基体接点領域３０２内）におけるソース領域１３０の上部１３０Ｂの幅は、デバイス領域３０１内部のソース領域１３０の上部１３０Ｂの幅を下回る。
図４Ａは、トランジスタ１００の別の変形の斜視図を例証する。図４Ａに示されるように、トランジスタ１００のデバイス領域４０１は、図１Ａのものに対応する断面プロファイルを有し、トランジスタ１００の基体接点領域４０２は、図１Ｅのものに対応する断面プロファイルを有する。基体接点領域４０２は、基体接点１６３を含み、これは、基体領域１６０よりも重いドーピング濃度を有することができる。この実装形態では、ソース領域１３０は、基体接点１６３に起因して、メサ１２０の長さに沿って不連続である。
図４Ｂは、基体接点１６３－１及び１６３－２間のソース領域１３０の長さＨ１を例証するトランジスタ４００の図である。（基体接点（例えば、基体接点１６３－２）の）長さＨ２は、ソース領域１３０の長さＨ１を下回ることができる。いくつかの実装形態では、長さＨ１は、長さＨ２の２倍以上であることができる（例えば、長さＨ１に対する長さＨ２の比が１０：３であり得る）。比較的狭い長さＨ２によって、トランジスタ４００のオン抵抗は、（図３Ａ～３Ｄにおける実装形態と比較した場合であっても）好適であり得る。
図５Ａは、トランジスタ１００の更に別の変形の斜視図を例証する。図５Ａに示されるように、トランジスタ１００のデバイス領域５０１は、図１Ａのものに対応する断面プロファイルを有し、トランジスタ１００の基体接点領域５０２は、一部（基体接点１６４Ａ、１６４Ｃ）において図１Ｃのものに対応し、別の部分（基体接点１６４Ｂ）において図１Ｅものに対応する断面プロファイルを有する。基体接点１６４Ａ～１６４Ｃは、ピラー１４０及び／又は基体領域１６０よりも重いドーピング濃度を有することができる。本実装形態では、ソース領域１３０は、基体接点１６５に起因して、メサ１２０の長さに沿って不連続である。
図５Ｂは、基体接点１６４及び１６５間のソース領域１３０の長さＧ１を例証するトランジスタ５００の図である。基体接点の各々は、底部長さとは異なる上部長さを有する。例えば、（基体接点１６５と基体１６０との界面における）基体接点１６５の底部長さＧ３（及び／又は表面積）は、（（ソース領域１３０の上面に沿って位置合わせされた）基体接点１６５の上面における）基体接点１６５の上部長さＧ２（及び／又は表面積）を下回る。長さＧ２及び長さＧ３は、ソース領域１３０の長さＧ１を下回ることができる。いくつかの実装形態では、長さＧ１は、長さＧ２及び／又は長さＧ３の２倍以上であることができる。いくつかの実装形態では、長さＧ１に対する長さＧ２（及び／又は長さＧ３）の比が１０：３であることができる。
図６Ａ～６Ｆは、本明細書に記載されたトランジスタ６００を作製するプロセスを例証する図である。本処理ステップは、例えば、基板（図示せず）上に形成されたエピタキシャル層６７０で行われることができる。本ステップは、Ｎ型エピタキシャル層の観点から概して述べられているが、導電型は、Ｐ型エピタキシャル層の形成のために反転させることができる。図６Ａ～６Ｆに関連して例証されたプロセスは、例えば、図４Ａ及び４Ｂの実施形態の形成を対象とする。しかしながら、本プロセスは、例えば図３Ｄ～３Ａの形成に関する実施形態のために改変することができる。本実装形態では、ピラー、ソース領域及び／又はチャネル領域は、１つ以上の角度付き注入を使用して形成することができる。
図６Ａに示されるように、トレンチ６１４Ａ、６１４Ｂは、半導体の半導体領域６０２（例えば、半導体領域のエピタキシャル層６７０）に形成される。メサ６２０は、トレンチ６１４Ａ、６１４Ｂの形成とともに画定される。トレンチ６１４Ａ、６１４Ｂの側壁及びメサ６２０の上部は、誘電体層６０４（例えば、二酸化シリコン層）でライニングされる。電極６１４Ａ、６１４Ｂは、例えばポリシリコン材料を使用して、それぞれのトレンチ６１０Ａ、６１０Ｂ内部に形成される。電極６１０Ａ、６１０Ｂは、メサ１２０の上面に対して陥凹させることができる。
誘電体層６０４の形成後、図６Ｂに示されるように、Ｐ型注入プロセス（例えば、３０度の二面のホウ素注入）が行われ（矢印Ｐ１で描画される）、基体領域６６０を少なくとも部分的に形成することができるＰ型領域を形成することができる。いくつかの実装形態では、注入プロセスは、３ステップの注入プロセスを含むことができる。いくつかの実装形態では、この３ステップの注入プロセスは、１つ以上の二面注入プロセスを含むことができる。いくつかの実装形態では、二面注入プロセスの２つ以上が、異なるエネルギー及び／又は角度（例えば、２０度、５５度）で行うことができる。この３ステップの注入プロセスは、生産性を向上させることができ、結果として、少なくともいくつかの後の処理ステップを取り除く（例えば、図６Ｆに関連して記載されたように行われる注入を取り除く）ことができる。
Ｎ型注入プロセスは、図６Ｃに示されるように行われ、ソース領域６３０（及びピラー６４０の一部）を少なくとも部分的に形成することができる。いくつかの実装形態では、Ｎ型注入プロセスは、１つ以上のＮ型注入プロセス（例えば、二面ヒ素注入を１５度、及び二面ヒ素注入を４０度で）含むことができる。Ｎ型注入領域プロセス中、レジスト６０５は、基体接点領域（例えば、基体接点６６２）が形成されるであろうエリアを遮るように適用される。また、レジスト６０５は、基体接点領域が形成される（それによって、ソース領域６３０の側部が不連続となる）エリアの下方のソース領域６３０の形成を遮る。ソース領域６３０の連続な側部を（基体接点領域を不連続にすることなく）形成するために、関６Ｃに関連する処理（例えば、Ｎ型注入）は、プロセスフローから省略することができる。
いくつかの実装形態では、ソース領域の長さと基体接点との比は、特定のオン抵抗及び／又は電位ラッチアップ（バイポーラデバイスオン）電圧を対象とするマスクパターンによって制御することができる。いくつかの実装形態では、急速熱アニール（ＲＴＡ）（例えば、急速熱酸化（ＲＴＯ））プロセスを行い、図６Ｄに示されるようなソース領域６３０を更に画定するように行われる。急速熱アニールは、高温で（例えば、６０秒間酸素（Ｏ２）内で１０００℃）行うことができる。
図６Ｅに示されるように、誘電体層６１７は、デバイス上に形成される。誘電体層６１７は、高温酸化物堆積、リンホウケイ酸ガラス（ＢＰＳＧ）堆積、ＢＰＳＧリフロー、及び／又はそのようなものを含むことができる。いくつかの実装形態では、誘電体層６１７は、図６Ｆに示されるように陥凹され（例えば、エッチング（接点エッチング）され）、ソース領域６３０の上面及び基体接点６６２を、金属接点（例えば、ソース導体）に備えて露出させることができる。ブランケットＮ型注入（例えば、７度でクワッドヒ素注入）及びＰ型注入（例えば、２５度でクワッドホウ素注入）が行われ、ソース領域６３０及びピラー６４０を更に画定するように行われる。図６Ｂに示されるプロセスに関連して、３ステップ注入プロセスが使用されるいくつかの実装形態では、Ｐ型注入プロセスは、図６Ｆに関連して除去する（例えば、行わない）ことができる。これにより、Ｐ型注入プロセスは、接触エッチング後の代わりに、接触エッチング前に行うことができる。図示しないが、フォト及び注入プロセスを行って、基体接点６６２を基体接点として高ドープするように行うことができる。
図７は、本実装形態による、トランジスタを形成する方法を例証するフローチャートである。図７に例証されるフローチャートは、本明細書に記載されたトランジスタ実装形態のうちの１つ以上を形成（例えば、製造）するために使用することができる。
本方法は、第１のトレンチと第２のトレンチとの間にメサ領域が画定されるように、半導体領域内に第１のトレンチと第２のトレンチを形成することを含むことができる（ブロック７１０）。いくつかの実装形態では、メサ領域は、幅において１ミクロン未満であることができる。
第１のトレンチ及び第２のトレンチの各々の側壁に沿って、誘電体層を形成することができ（ブロック７２０）、第１のトレンチ及び第２のトレンチの各々に、電極を形成することができる（ブロック７３０）。電極は、ゲート電極であることができ、例えばポリシリコン材料を含むことができる。
第１の導電型の基体領域は、メサ領域に形成される（ブロック７４０）。基体領域は、基板上のエピタキシャル層に形成することができる。エピタキシャル層は、第１の導電型とは反対の第２の導電型を有することができる。
第２の導電型のソース領域は、メサ領域の上部に形成され、それによって、ソース領域の第１の部分が、第１の導電型のピラーに対して側方に配置され、ソース領域の第２の部分が、ピラーの上方に配置される（ブロック７５０）。第１の部分は、ソース領域の側部であることができる。第２の部分は、ソース領域の上部であることができる。いくつかの実装形態では、ピラー及びソース領域は、例えば、図１Ａに示されるものと同様のプロファイルを有することができる。
本方法はまた、注入プロセスを使用して、メサの一部に沿って基体接点領域を形成するように、基体領域を形成することを含むことができる。いくつかの実装形態では、基体接点領域内の基体領域は、例えば、図１Ｂ、１Ｃ、１Ｅ、及び／又は１Ｆに示されるものと同様の断面プロファイルを有することができる。本方法はまた、ソース領域の第１の部分が、例えば図４Ａ及び４Ｂに示されるような基体接点領域における不連続性を有するように、ソース領域の形成中に注入を遮ることを含むこともできる。いくつかの実装形態では、ソース領域は、ソース領域の第１の領域が、例えば図３Ａ～３Ｄに示されるように連続しているように形成することができる。
図８は、トランジスタのラッチアップのシナリオを例証するグラフである。図８に示されるように、ゲート電圧８０１（Ｖ／ｄｉｖ）及びトランジスタ電流８０２（Ａ／ｄｉｖ）が経時的に減少すると、ソース電圧８０３が増大する。しかしながら、ほぼ時刻Ｔ１において、ソース電圧８０３（Ｖ／ｄｉｖ）は、トランジスタがオフにされると、予想されたソース電圧８０３Ａ（破線で示される）まで継続せず、トランジスタ電流８０２は、トランジスタがオフにされると（同様に破線で示される）、予想されたトランジスタ電流０まで継続しない。ラッチアップ状態は、トランジスタがオフにされたときに、ソース電圧８０３が、予想されたソース電圧８０３Ａに達することを防止し、トランジスタ電流８０２が、予想されたトランジスタ電流０まで継続することを防止する。
図９は、本明細書に記載された実装形態による、トランジスタの動作を例証するグラフである。図９に示されるように、ゲート電圧９０２が低下すると、ドレイン電圧９０３が予想されたように上昇し、ドレイン電流９０１がゼロに低下する。
図１０は、様々なピラーセルピッチに対する基体接点長さ対スナップバック電圧を例証するグラフである。ピラーセルピッチは、隣接するメサに含まれるピラー間の距離であることができる。図１０は、基体接点長さ（例えば、図４Ｂに示された基体接点長さＨ２）を大きくしても、ラッチアップの可能性（スナップバック電圧として例証される）を減少させることができることを例証するグラフである。このグラフは、Ｑ１＞Ｑ２＞Ｑ３である場合のピラーセルピッチＱ１、ピラーセルピッチＱ２、及びピラーセルピッチＱ３を例証する。ラッチアップの可能性は、比較的少ないオン抵抗のペナルティとともに減少させることができる。
図１１は、様々なデバイスに対するオン抵抗対基体接触長さを例証する。曲線１１０１は、従来のトランジスタと関連付けられ、曲線Ｌ１－Ｃ、Ｌ１－Ｄ、Ｌ２－Ｃ、及びＬ２－Ｄは、本明細書に記載された実装形態に基づくトランジスタと関連付けられている。曲線Ｌ１－Ｃ及びＬ１－Ｄは、基体接触長さＬ１を有するトランジスタであり、曲線Ｌ２－Ｃ及びＬ２－Ｄは、基体接触長さＬ２（Ｌ２＝２＊Ｌ１）を有するトランジスタである。曲線Ｌ１－Ｃ及びＬ２－Ｃは、ブランケット注入デバイス（ソース領域の連続側部を有する）であり、曲線Ｌ１－Ｄ及びＬ２－Ｄは、パターン化注入デバイス（ソース領域の不連続側部を有する）である。本明細書に記載された概念に基づくトランジスタに対しては、従来のトランジスタと比較して、オン抵抗は比較的低い。特定の基体接点長については、連続的である（Ｌ１－Ｃ、Ｌ２－Ｃ）トランジスタは、不連続性（Ｌ１－Ｄ、Ｌ２－Ｄ）を有するトランジスタよりも望ましいオン抵抗を有する。
一般的な態様では、装置は、半導体領域内に配置され、ゲート電極を含む第１のトレンチと、半導体領域内に配置される第２のトレンチと、第１のトレンチと第２のトレンチとの間に配置されたメサ領域と、メサ領域の上部に配置された、第１の導電型のソース領域と、第１の導電型のエピタキシャル層と、メサ領域に配置され、ソース領域と第１の導電型のエピタキシャル層との間に配置された、第２の導電型の基体領域と、ソース領域の第１の部分が、ピラーに対して側方に配置され、ソース領域の第２の部分が、ピラーの上方に配置されるように、メサ領域に配置された第２の導電型のピラーと、を含むことができる。
いくつかの実装形態において、ピラーは、垂直軸に沿って位置合わせすることができ、垂直軸は、ソース領域の第２の部分、ピラー、及び基体領域と交差することができる。いくつかの実装形態では、ピラーは、メサ領域の幅のほぼ半分の幅を有することができる。
いくつかの実装形態では、メサ領域は、メサ領域の高さに沿った垂直軸に直交し、メサ領域の幅と直交する長手方向軸に沿って位置合わせされた長さを有することができ、第２の導電型のピラーと、ソース領域の第１の部分と、ソース領域の第２の部分が、メサ領域の長さに沿った第１の位置において第１の断面平面と交差することができ、ピラーは、メサ領域の長さに沿った第２の位置において、第２の断面平面における基体接点と接触することができる。いくつかの実装形態では、ピラーは、基体領域と基体接点との間に垂直に配置することができる。いくつかの実装形態では、基体接点は、メサ領域の幅と等しい幅を有することができる。
いくつかの実装形態では、メサ領域は、メサ領域の高さに沿って垂直軸に直交し、メサ領域の幅に直交する長手方向軸に沿って位置合わせされた長さを有することができ、ソース領域の第１の部分は、メサ領域の長さに沿って不連続であることができる。
いくつかの実装形態では、メサ領域は、メサ領域の高さに沿って垂直軸に直交し、メサ領域の幅に直交する長手方向軸に沿って位置合わせされた長さを有することができ、ソース領域の第１の部分は、基体接点においてメサ領域の長さに沿って不連続性を有することができる。いくつかの実装形態では、ソース領域の第２の部分は、基体接点のソース領域の第１の部分の不連続の下方で、メサ領域の長さに沿って連続していることができる。
いくつかの実装形態では、メサ領域は、第１のトレンチ内に配置された電極の上面の上方に配置された上面を有することができる。
別の一般的な態様では、装置は、半導体領域内に配置され、ゲート電極を含む第１のトレンチと、半導体領域内に配置される第２のトレンチと、第１のトレンチと第２のトレンチとの間に配置されたメサ領域と、メサ領域の上部に配置された第１の導電型のソース領域と、第１の導電型のエピタキシャル層を含むメサ領域と、を含むことができる。メサ領域は、メサ領域に沿った第１の断面において第２の導電型の第１の領域と、メサ領域に沿った第２の断面において第２の導電型の第２の領域とを含むことができる。第２の導電型の第１の領域は、第２の導電型の第２の領域とは異なる形状を有することができる。第２の導電型の第１の領域及び導電型の第２の領域の両方は、ピラー部と、ピラー部の下方の基体領域とを有することができる。第２の導電型の第１の領域は、ピラー部の上方の基体接点を含むことができる。
いくつかの実装形態では、基体接点は、第２の領域から除外することができる。いくつかの実装形態では、第２の導電型の第１の領域は、第２の導電型の第２の領域の表面積を上回る表面積を有することができる。いくつかの実装形態では、基体接点は、基体接点の上部の長さを下回る長さを有する底部を有することができる。
前述の説明において、層、領域、基板、又は構成要素等の素子が、他の素子上にある、接続する、電気的に接続する、結合する、あるいは、電気的に結合すると称される場合、これが、他の素子上に直接配置可能であるか、接続できるか、あるいは、結合可能であるか、又は１つ以上の介在素子が存在し得ることも、理解されよう。一方、素子が、他の素子や層上に直接配置されるか、直接接続するか、あるいは、直接結合すると称される場合、介在素子や層は、存在しない。本発明の詳細な説明を通じて、直接配置される、直接接続する、あるいは、直接結合するという語句が使用されないこともあるが、直接配置される、直接接続する、あるいは、直接結合するものとして図示される素子は、こうしたものとして言及可能である。本出願の請求項（含まれている場合）は、本明細書記載の、あるいは、図示される例示関係を述べるよう補正され得る。
本明細書において使用される際、単数形は、文脈の観点において、特定の事例を明確に示さない限り、複数形を含み得る。空間的相対性を示す語句（例えば、全体にわたって、上、上方、下、下側、下方、下位等）は、図面で示す方向に加えて、使用中、あるいは、操作中の装置の種々の向きを含めることを意図している。いくつかの実装形態では、上と下という相対的な用語はそれぞれ、垂直方向に上と垂直方向に下を含むことができる。いくつかの実装形態では、隣接するという用語は、横方向に隣接するか、あるいは、水平方向に隣接することを含むことができる。
いくつかの実装形態は、様々な半導体処理及び／又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）、及び／又はそれら等を含むが、それらに限定されない半導体基板に関連付けられた様々なタイプの半導体処理技術を使用して実装され得る。
開示の実施に関する幾つかの特徴を、本明細書で記載されるとおりに説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び、等価物を発見するであろう。それ故、添付の特許請求の範囲を、こうした修正や変更の全てを実装の範囲内に含めるよう網羅していることが、理解されよう。これらが、限定ではなく、単なる例示として提示されており、形態や細部に様々な変更がなされ得ることは、理解しているはずである。本明細書に記載の機器及び／又は方法の任意の部分は、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わせることが可能である。本明細書で述べる種々の機器は、記載の様々な機器の機能、構成要素及び／又は特徴の様々な組み合わせ及び／又は部分組合せを含み得る。

Claims (7)

  1. 半導体領域内に配置され、ゲート電極を含む第１のトレンチと、
    前記半導体領域内に配置された第２のトレンチと、
    前記第１のトレンチと前記第２のトレンチとの間に配置されたメサ領域と、
    前記メサ領域の上部に配置された、第１の導電型のソース領域と、
    前記第１の導電型のエピタキシャル層と、
    前記メサ領域に配置され、前記第１の導電型の前記ソース領域と前記エピタキシャル層との間に配置された、前記第１の導電型と異なる第２の導電型の基体領域と、
    前記ソース領域の第１の部分が、ピラーに対して側方に且つピラーに接して配置され、前記ソース領域の第２の部分が、前記ピラーの上方に且つピラーに接して配置されるように、前記メサ領域に配置された前記第２の導電型のピラーとを備え、
    前記ピラーのドーピング濃度は前記基体領域のドーピング濃度よりも高く、
    前記ピラーの上面が前記ゲート電極上に形成される誘電体層の上面より上方にある、装置。
  2. 前記ソース領域が、第３の部分を含み、前記ピラーが、前記ソース領域の前記第１の部分と、前記ソース領域の前記第３の部分との間に配置されている、請求項１に記載の装置。
  3. 前記ソース領域と接し、オーム接点を画定するソース導体を更に備える、請求項１に記載の装置。
  4. 前記ソース領域に接しているソース導体と、
    ドレイン導体と、
    前記エピタキシャル層と接し、前記ソース導体と前記ドレイン導体との間に配置された基板と、を更に備える、請求項１に記載の装置。
  5. 半導体領域内に配置され、ゲート電極を含む第１のトレンチと、
    前記半導体領域内に配置された第２のトレンチと、
    前記第１のトレンチと前記第２のトレンチとの間に配置されたメサ領域と、
    前記メサ領域の上部に配置された第１の導電型のソース領域と、
    前記第１の導電型のエピタキシャル層とを備え、
    前記メサ領域が、前記メサ領域に沿った第１の断面における前記第１の導電型と異なる第２の導電型の第１の領域と、前記メサ領域に沿った第２の断面における前記第２の導電型の第２の領域とを含み、
    前記第２の導電型の前記第１の領域が、前記第２の導電型の前記第２の領域とは異なる形状を有し、
    前記第２の導電型の前記第１の領域と前記第２の導電型の前記第２の領域との両方が、ピラー部と前記ピラー部の下方の基体領域を有し、
    前記ピラー部のドーピング濃度は前記基体領域のドーピング濃度よりも高く、
    前記第２の導電型の前記第１の領域が、前記ピラー部の上方に前記第２の導電型の基体接点を含み、
    前記基体接点のドーピング濃度は前記ピラー部のドーピング濃度よりも高い、装置。
  6. メサ領域が、第１のトレンチと第２のトレンチとの間に画定されるように、半導体領域内に前記第１のトレンチと前記第２のトレンチとを形成することと、
    前記第１のトレンチ及び前記第２のトレンチの各々の側壁に沿って、誘電層を形成することと、
    前記第１のトレンチ及び前記第２のトレンチの各々に電極を形成することと、
    前記メサ領域内に、第１の導電型の基体領域を形成することと、
    ソース領域の第１の部分が、第１の導電型のピラーに対して側方に且つピラーに接して配置され、前記ソース領域の第２の部分が、前記ピラーの上方に且つピラーに接して配置されるように、前記メサ領域の上部に前記第１の導電型と異なる第２の導電型の前記ソース領域を形成することとを含み、
    前記ピラーのドーピング濃度は前記基体領域のドーピング濃度よりも高く、
    前記ピラーの上面が、前記第１のトレンチの電極上に形成される誘電体層の上面より上方にあって、かつ前記第２のトレンチの電極上に形成される誘電体層の上面より上方にある、方法。
  7. 注入プロセスを使用して、前記メサ領域の一部に沿って基体接点を形成することと、
    前記ソース領域の前記第１の部分が、基体接点領域において不連続性を有するように、前記ソース領域の形成中に、注入をブロックすることと、を更に含む、請求項６に記載の方法。
JP2018214339A 2017-12-20 2018-11-15 ピラー構造を有するトランジスタデバイス Active JP7085967B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762608462P 2017-12-20 2017-12-20
US62/608,462 2017-12-20
US15/943,914 US10340372B1 (en) 2017-12-20 2018-04-03 Transistor device having a pillar structure
US15/943,914 2018-04-03

Publications (3)

Publication Number Publication Date
JP2019165196A JP2019165196A (ja) 2019-09-26
JP2019165196A5 JP2019165196A5 (ja) 2019-11-07
JP7085967B2 true JP7085967B2 (ja) 2022-06-17

Family

ID=66815270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018214339A Active JP7085967B2 (ja) 2017-12-20 2018-11-15 ピラー構造を有するトランジスタデバイス

Country Status (4)

Country Link
US (1) US10340372B1 (ja)
JP (1) JP7085967B2 (ja)
CN (1) CN109950315B (ja)
TW (1) TWI702727B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022085765A1 (ja) * 2020-10-23 2022-04-28 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203131A (ja) 2005-01-24 2006-08-03 Denso Corp 半導体装置およびその製造方法
JP2010123798A (ja) 2008-11-20 2010-06-03 Nec Electronics Corp 半導体装置とその製造方法
JP2013008716A (ja) 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006135746A2 (en) * 2005-06-10 2006-12-21 Fairchild Semiconductor Corporation Charge balance field effect transistor
DE102007037858B4 (de) * 2007-08-10 2012-04-19 Infineon Technologies Ag Halbleiterbauelement mit verbessertem dynamischen Verhalten
US20100171173A1 (en) 2009-01-08 2010-07-08 Force Mos Technology Co. Ltd. Trench mosfet with improved source-body contact
US20100176446A1 (en) 2009-01-13 2010-07-15 Force Mos Technology Co. Ltd. MOSFET with source contact in trench and integrated schottky diode
US20110068389A1 (en) 2009-09-21 2011-03-24 Force Mos Technology Co. Ltd. Trench MOSFET with high cell density
CN102097434A (zh) * 2009-12-10 2011-06-15 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管及其制造方法
JP2011176026A (ja) * 2010-02-23 2011-09-08 Fuji Electric Co Ltd 半導体素子の製造方法
JP5149922B2 (ja) * 2010-02-23 2013-02-20 富士電機株式会社 半導体素子
US8847311B2 (en) * 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US20170317207A1 (en) * 2016-04-29 2017-11-02 Force Mos Technology Co., Ltd. Trench mosfet structure and layout with separated shielded gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203131A (ja) 2005-01-24 2006-08-03 Denso Corp 半導体装置およびその製造方法
JP2010123798A (ja) 2008-11-20 2010-06-03 Nec Electronics Corp 半導体装置とその製造方法
JP2013008716A (ja) 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20190189788A1 (en) 2019-06-20
CN109950315B (zh) 2022-09-06
TW201929234A (zh) 2019-07-16
CN109950315A (zh) 2019-06-28
US10340372B1 (en) 2019-07-02
TWI702727B (zh) 2020-08-21
JP2019165196A (ja) 2019-09-26

Similar Documents

Publication Publication Date Title
CN108695380B (zh) 半导体装置
US10186609B2 (en) Semiconductor device, RC-IGBT, and method of manufacturing semiconductor device
TWI404205B (zh) 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法
JP7521642B2 (ja) 半導体装置
JP7487756B2 (ja) 半導体装置および半導体装置の製造方法
US9780187B2 (en) Semiconductor device including an IGBT as a power transistor and a method of manufacturing the same
US20240096965A1 (en) Semiconductor device
US10388725B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7486453B2 (ja) 半導体装置及び半導体装置の製造方法
JP7085967B2 (ja) ピラー構造を有するトランジスタデバイス
JP2004200441A (ja) 半導体装置とその製造方法
JP7486399B2 (ja) 半導体装置および半導体装置の製造方法
US11227916B2 (en) Semiconductor device with a trench electrode provided inside a trench formed on an upper surface of the semiconductor substrate and method of manufacturing the same
JP2022047934A (ja) 半導体装置及びその製造方法
JP2022093891A (ja) 半導体装置及び半導体装置の製造方法
TW202147621A (zh) 功率元件及其製造方法
US11605734B2 (en) Transistor device having a source region segments and body region segments
US20230170399A1 (en) Method for manufacturing semiconductor device
WO2024214461A1 (ja) 半導体装置
JP2024107574A (ja) 半導体装置の製造方法
CN111180511A (zh) 一种绝缘闸双极晶体管与整流器之整合结构的制造方法
JP2019197835A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190823

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210716

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220414

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220414

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220425

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220607

R150 Certificate of patent or registration of utility model

Ref document number: 7085967

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150