JP2016046368A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】空乏層の広がりを抑制し、順方向電流を増加させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基体１と、半導体基体１の主面に形成された第１導電型のドリフト領域２と、ドリフト領域２の主面からドリフト領域２との接合面に向かって形成された溝４と、少なくとも溝４の内部に埋め込まれ、ドリフト領域２との間にダイオードを形成するアノード電極９と、溝４の底部においてアノード電極９に接するように形成された第２導電型の電界緩和領域７と、電界緩和領域７とドリフト領域２に接し、ドリフト領域２よりも高濃度の第１導電型不純物を含む空乏層拡散防止領域６とを有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

従来より、溝構造のダイオードとして、溝の底部全体に第２導電型領域を形成したものが知られている（特許文献１）。この構造により、特許文献１の半導体装置は、逆方向電圧印加時の耐圧を向上させることができ、また溝角部に集中する電界を第２導電型領域からの空乏層によって緩和することで逆漏れ電流を抑制することができる。

特開２００７−１２８９２６号公報

しかしながら、特許文献１の構造では、溝の底部に第２導電型領域を形成しているため、低濃度の第１導電型半導体層に空乏層が形成され、第１導電型半導体層の不純物濃度が低いため、空乏層が広がることになる。このため、順方向電流を流す場合、空乏層の広がりにより電流経路が狭くなるという問題がある。

本発明は、上記問題に鑑みて成されたものであり、その目的は、空乏層の広がりを抑制し、順方向電流を増加させることができる半導体装置及びその製造方法を提供することである。

本発明の一態様に係る半導体装置は、第１導電型のドリフト領域と、ドリフト領域に形成された溝と、少なくとも溝の内部に埋め込まれ、ドリフト領域との間にダイオードを形成するアノード電極と、溝の底部においてアノード電極に接するように形成された第２導電型の電界緩和領域と、電界緩和領域とドリフト領域に接し、ドリフト領域よりも高濃度の第１導電型不純物を含む空乏層拡散防止領域とを有する。

本発明によれば、空乏層の広がりを抑制し、順方向電流を増加させることができる。

図１は、本発明の第１実施形態に係る半導体装置の構造を示す断面図である。 図２（ａ）は、本発明の第１実施形態に係る半導体装置１００の動作（逆方向電圧印加時）を示す断面図である。図２（ｂ）は、本発明の第１実施形態に係る半導体装置１００の動作（順方向電圧印加時）を示す断面図である。 図３（ａ）は、順方向電圧と順方向電流の関係を示したグラフである。図３（ｂ）は、逆方向電圧と逆方向電流の関係を示したグラフである。 図４（ａ）は、空乏層拡散防止領域６を形成しない場合における順方向電圧３Ｖ印加時の空乏層１４の分布を示す図である。図４（ｂ）は、空乏層拡散防止領域６を形成した場合における順方向電圧３Ｖ印加時の空乏層１４の分布を示す図である。 図５Ａは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、半導体基体１上にドリフト領域２が形成された様子を示す図である。 図５Ｂは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、ドリフト領域２の主面に絶縁膜マスク３が形成された様子を示す図である。 図５Ｃは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、ドリフト領域２の主面に溝４が形成された様子を示す図である。 図５Ｄは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、溝４の角部が丸く形成された様子を示す図である。 図５Ｅは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、溝４内部に空乏層拡散防止領域６及び電界緩和領域７が形成された様子を示す図である。 図５Ｆは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、溝４の側面がエッチングされた様子を示す図である。 図５Ｇは、図１に示す半導体装置１００の製造方法を示す工程断面図であり、ドリフト領域２の主面にアノード電極９が形成され、半導体基体１の裏面にカソード電極１０が形成された様子を示す図である。 図６は、本発明の第１実施形態に係る半導体装置１００の第１変形例の構造を示す断面図である。 図７は、本発明の第１実施形態に係る半導体装置１００の第２変形例の構造を示す断面図である。 図８は、本発明の第２実施形態に係る半導体装置２００の構造を示す断面図である。

以下、本発明の実施形態について、図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。以下の説明において、記号＋、−は導入される不純物密度が高密度か低密度かを意味している。なお、本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明するが、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。

［第１の実施形態］
［半導体装置の構成］
図１を参照して、本発明の第１実施形態に係る半導体装置１００の構成を説明する。Ｎ型高濃度（Ｎ＋型）の炭化珪素基体である半導体基体１の主面に、Ｎ型低濃度（Ｎ−型）のＳｉＣ層であるドリフト領域２が形成されている。ドリフト領域２の主面（半導体基体１と接する主面とは反対側の主面）からドリフト領域２の内部へ向けて溝４が選択的に形成されている。また、溝４の角部は丸く形成されている。

溝４を埋め込むように、また隣り合う溝４同士を接続するように、アノード電極９が形成されている。アノード電極９の材料は、ドリフト領域２とヘテロ接合を作る多結晶シリコンにＰ型の不純物を添加した材料か、またはドリフト領域２とショットキ接合を作る金属材料が望ましい。

溝４の底部を覆うようにＰ型の電界緩和領域７が形成されている。換言すれば、電界緩和領域７は、溝４の底部でアノード電極９と接するように形成されている。この電界緩和領域７を覆うようにドリフト領域２より高濃度のＮ型不純物を含む空乏層拡散防止領域６が形成されている。換言すれば、空乏層拡散防止領域６は、電界緩和領域７とドリフト領域２が接しないように、電界緩和領域７とドリフト領域２との間に形成され、溝４に接するように形成されている。

半導体基体１の主面に対向する裏面には半導体基体１とオーミック接合を形成するカソード電極１０が形成されている。

［半導体装置の動作］
次に、図１に示す半導体装置１００の基本的な動作について、図２（ａ）及び図２（ｂ）を参照して説明する。

まず、図２（ａ）を参照して、半導体装置１００の逆方向電圧特性について説明する。
アノード電極９を基準としてカソード電極１０に正の電圧を印加すると、ドリフト領域２とアノード電極９の間の障壁に阻まれ、アノード電極９側の電子はカソード電極１０側に移動しないため通常電流は流れない。しかし、電界集中が起こる箇所から逆漏れ電流がカソード電極１０からアノード電極９へ流れる。溝構造のダイオードの場合、溝４の角部に電界が集中し逆漏れ電流が流れるが、第１実施形態の構造では溝４の底部を覆うように形成された電界緩和領域７から空乏層１１が広がり、溝４の角部の電界が緩和される。これにより、溝４の角部からの逆漏れ電流が抑制される。

続いて、図２（ｂ）を参照して、半導体装置１００の順方向電圧特性について説明する。
アノード電極９を基準としてカソード電極１０に負の電圧を印加するとドリフト領域２側の電子がアノード電極９側に移動し、アノード電極９からカソード電極１０へ順方向電流１３が流れる。この時、溝４の底部のＰＮ接合によるバンド曲りに起因した電界緩和領域７からの空乏層１２が残った状態となるが、空乏層拡散防止領域６が空乏層１２の拡散を抑制するため、大きな順方向電流１３を流すことができる。

次に、図３（ａ）及び図３（ｂ）を参照して、空乏層拡散防止領域６を形成した場合と形成しない場合における電流電圧特性のシミュレーション結果を説明する。図３（ａ）及び図３（ｂ）において、横軸は電圧（Ｖ）を示し、縦軸は電流（Ａ／ｃｍ＾２）を示す。また、実線は空乏層拡散防止領域６を形成した場合のシミュレーション結果を示し、点線は空乏層拡散防止領域６を形成しない場合のシミュレーション結果を示す。なお、図３（ａ）及び図３（ｂ）に示すシミュレーション結果は、ＳＹＮＯＰＳＹＳ社のデバイスシミュレーション装置Ｔ−ＣＡＤによる計算結果を図示したものである。

図３（ａ）及び図３（ｂ）から明らかなように、空乏層拡散防止領域６を形成することにより、逆方向電流を抑制したまま、順方向電流が増加していることがわかる。

次に、図４（ａ）及び図４（ｂ）を参照して、空乏層拡散防止領域６を形成した場合と形成しない場合における順方向電圧３Ｖを印加した際の空乏層１４の分布について説明する。図４（ａ）に示すように空乏層拡散防止領域６を形成しない場合は、電界緩和領域７から空乏層１４が広がり、順方向電流が流れる経路が狭くなることがわかる。一方、図４（ｂ）に示すように空乏層拡散防止領域６が形成されている場合は、空乏層拡散防止領域６によって空乏層１４の広がりが抑制され、順方向電流が流れる経路が広くなることがわかる。

［半導体装置の製造方法］
次に、第１実施形態の半導体装置１００の製造方法について、図５Ａ〜図５Ｇを参照して説明する。

まず、図５Ａに示すように、Ｎ＋型の炭化珪素基体である半導体基体１の主面に、Ｎ型低濃度の炭化珪素エピタキシャル層からなるドリフト領域２を形成する。

次に、図５Ｂに示すように、ドリフト領域２の主面に絶縁膜を形成し、この絶縁膜をパターニングして、溝４を形成する箇所の上方の絶縁膜が選択的に除去された絶縁膜マスク３（ハードマスク）を形成する。絶縁膜のパターニングには、一般的なフォトリソグラフィ技術を用いることができる。絶縁膜上でパターニングされたフォトレジスト膜をマスクにして、絶縁膜をエッチングする。エッチング方法としては、反応性イオンエッチングなどのドライエッチングを用いることができる。絶縁膜をパターニングした後、フォトレジスト膜を酸素プラズマや硫酸などを用いて除去する。なお、絶縁膜はフッ酸に対してエッチングされない、シリコン窒化膜のような絶縁膜が望ましい。

次に、図５Ｃに示すように、絶縁膜マスク３をマスクとしてドライエッチングを行い、ドリフト領域２の主面に溝４を形成する。

次に、溝４の角部に酸化犠牲膜（図示せず）を形成し、この酸化犠牲膜をエッチングする。このように酸化犠牲膜の形成とエッチングを繰り返すことにより、図５Ｄに示すように、角部が丸くなった溝４を形成する。すなわち、溝４の角部の曲率半径は犠牲酸化前よりも長くなる。

次に、絶縁膜マスク３をマスクとしてドリフト領域２の材料よりもＮ型不純物濃度を高くしたＮ型不純物のイオン注入を行い、空乏層拡散防止領域６を形成する。続いて、ドリフト領域２にＰ型不純物のイオン注入を行い、電界緩和領域７を形成する。このようにして、図５Ｅに示すように、電界緩和領域７及び空乏層拡散防止領域６が形成される。なお、電界緩和領域７のＰ型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）などを用いることができる。

次に、溝４の側面に酸化犠牲膜（図示せず）を形成し、この酸化犠牲膜をエッチングする。このように酸化犠牲膜の形成とエッチングを繰り返すことにより、図５Ｆに示すように、溝４の側面に露出した電界緩和領域７及び空乏層拡散防止領域６は選択的に除去され、溝４の底部のみに電界緩和領域７及び空乏層拡散防止領域６が残る。

次に、図５Ｇに示すように、溝４の全体を埋め込んで、ドリフト領域２上にアノード電極９を形成する。また、半導体基体１の主面と対抗する裏面にカソード電極１０を形成する。以上により、図１に示す半導体装置１００が完成する。

［第１実施形態の効果］
以上説明したように、第１実施形態によれば、溝４の底部においてアノード電極９に接するように電界緩和領域７が形成される。また、電界緩和領域７を覆うように空乏層拡散防止領域６が形成される。これにより、第１実施形態に係る半導体装置１００は、電界緩和領域７の形成によって逆方向耐圧を向上させ、かつ、空乏層拡散防止領域６によって空乏層の広がりを抑制することにより、順方向電流を増加させることができる。

また、第１実施形態によれば、アノード電極９は、溝４を埋め込むように形成され、さらに隣り合う溝４同士を接続するように形成される。これにより、隣り合う溝４で挟まれたドリフト領域２との間にもダイオードが形成される。これにより、順方向電流を増加させることができる。

また、第１実施形態によれば、空乏層拡散防止領域６は、電界緩和領域７とドリフト領域２との間に形成され、溝４に接するように形成される。すなわち、電界緩和領域７は、ドリフト領域２と直接接しない領域に形成される。これにより、半導体装置１００は、空乏層の広がりを抑制することにより、順方向電流を増加させることができる。

また、第１実施形態によれば、アノード電極９は、ドリフト領域２とは異なる種類の材料で形成される。これにより、アノード電極９とドリフト領域２がヘテロ接合してユニポーラ型ダイオードが形成される。ユニポーラ型ダイオードは、バイポーラ型ダイオードと比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。

なお、アノード電極９をドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成してもよい。これにより、アノード電極９とドリフト領域２がヘテロ接合してユニポーラ型ダイオードが形成される。ユニポーラ型ダイオードは、バイポーラ型ダイオードと比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。

また、第１実施形態に係る半導体装置１００の製造方法では、ドリフト領域２の主面に絶縁膜を堆積し、溝４の形成部分に開口を有するレジストをマスクにして絶縁膜をエッチングしてハードマスクを作製し、ハードマスクの開口から表出するドリフト領域２を選択的にエッチングして溝４を形成する。そして、Ｎ型不純物とＰ型不純物を連続して溝４に注入して空乏層拡散防止領域６及び電界緩和領域７を形成し、溝４の側面に犠牲酸化膜を選択的に形成し、この犠牲酸化膜をエッチングする。これにより、溝４の底部に空乏層拡散防止領域６及び電界緩和領域７を形成することができ、上述した第１実施形態に係る半導体装置１００を製造することができる。

また、第１実施形態に係る半導体装置１００の製造方法によれば、溝４を形成した後に溝４の側面に犠牲酸化膜を形成し、犠牲酸化膜をエッチングする。これにより、溝４の角部の曲率半径を犠牲酸化前より大きくすることができる。これにより、図２（ａ）に示すように溝４の底部から角部までを覆うように電界緩和領域７を形成することができ、この電界緩和領域７から空乏層１１が広がり、溝４の角部の電界が緩和される。これにより、溝４の角部からの逆漏れ電流が抑制される。

第１実施形態では、空乏層拡散防止領域６は、電界緩和領域７を覆うように形成されている。このため空乏層拡散防止領域６は、溝４に接することになる。しかし、空乏層拡散防止領域６を形成する領域はこれに限定されない。例えば、電界緩和領域７を覆うように空乏層拡散防止領域６を形成し、かつ、溝４に接しない領域に形成することができる。このように空乏層拡散防止領域６を形成しても、空乏層の広がりを抑制でき、順方向電流を増加させることができる。

第１実施形態では、図１に示すように、溝４の底部に電界緩和領域７及び空乏層拡散防止領域６を形成したが、電界緩和領域７及び空乏層拡散防止領域６を形成する領域はこれに限定されない。例えば、図６に示すように、溝４の角部に電界緩和領域７及び空乏層拡散防止領域６を形成してもよい。この構造により、溝４の底部の中央部には電界緩和領域７が無いため、溝４の底部の中央部はドリフト領域２に接することになる。これにより、半導体装置１００は、溝４の底部の中央部を通して順方向電流を流すことができる。

なお、第１実施形態では、アノード電極９は１種類の電極として説明したが、これに限らず、２種類の電極から形成するようにしてもよい。例えば、図７に示すように、溝４を埋め込むように形成されたアノード電極９ａと、隣り合う溝４で挟まれたドリフト領域２に接するアノード電極９ｂの２種類の電極から形成するようにしてもよい。この際、アノード電極９ａの材料には、ドリフト領域２との間に高いエネルギー障壁を作るＰ型の多結晶シリコンを用い、アノード電極９ｂの材料には、ドリフト領域２との間に低いエネルギー障壁を作るＮ型の多結晶シリコンを用いることができる。

このように構成することにより、逆方向電圧印加時には、エネルギー障壁の高いアノード電極９ａから空乏層が溝４の角部からもう一方の角部まで広がり、逆漏れ電流を抑制することができる。また、電界緩和領域７から広がる空乏層により、溝４の角部に集中する電界をさらに緩和することができる。また、順方向電圧印加時には、エネルギー障壁の低いアノード電極９ｂを通って順方向電流を多く流すことができる。

［第２の実施形態］
次に、図８を参照して、本発明の第２実施形態に係る半導体装置２００について説明する。第２実施形態が第１実施形態と異なるのは、半導体装置２００がトランジスタ及びダイオードを有することである。第１実施形態と重複する構成については符号を引用してその説明は省略することとし、以下、相違点を中心として説明を行う。

［半導体装置の構成］
図８を参照して、第２実施形態に係る半導体装置２００の構成を説明する。Ｎ型高濃度の炭化珪素基体である半導体基体１の主面に、Ｎ型低濃度のＳｉＣ層であるドリフト領域２が形成されている。

ドリフト領域２の内部に、Ｐ型のウェル領域２０が形成されている。ウェル領域２０は、ドリフト領域２の主面を含む、ドリフト領域２の上部の領域に形成されている。ウェル領域２０の内部に、Ｎ＋型のソース領域２１が形成されている。ソース領域２１は、ウェル領域２０の主面を含む、ウェル領域２０の上部の領域に形成されている。

ソース領域２１及びウェル領域２０を貫通してドリフト領域２に至る溝２２の側面に、ゲート絶縁膜２３を介してゲート電極２４が埋め込まれている。ゲート電極２４は、ゲート絶縁膜２３を介して、溝２２の側面に表出するソース領域２１及びウェル領域２０及びドリフト領域２に隣接する。ゲート絶縁膜２３は、ゲート電極２４の底面と溝２２の底面の間、及びゲート電極２４の内外側面のうちの外側の側面と溝２２の側面との間をそれぞれ離間している。ゲート電極２４は、層間絶縁膜２５により被覆されている。層間絶縁膜２５は、ゲート電極２４の内側の側面及び上面を被覆している。

層間絶縁膜２５を介してゲート電極２４により囲まれたコンタクトホール２６の内部に、Ｐ型のアノード領域２７が埋め込まれている。層間絶縁膜２５は、ゲート電極２４の内側の側面とアノード領域２７との側面との間を離間している。アノード領域２７の底面は、ドリフト領域２と接合してダイオードを形成する。

ゲート電極２４の底面にゲート絶縁膜２３を介して、電界緩和領域２９が形成されている。電界緩和領域２９を覆うように空乏層拡散防止領域２８が形成されている。ゲート絶縁膜２３は、ゲート電極２４の底面と電界緩和領域２９及び空乏層拡散防止領域２８の上面との間を離間している。電界緩和領域２９及び空乏層拡散防止領域２８は、溝２２の角部に接している。

ソース領域２１、層間絶縁膜２５及びアノード領域２７の上に、ソース電極３１が形成されている。ソース電極３１は、ウェル領域２０、ソース領域２１、及びアノード領域２７に電気的に低抵抗で接続、つまりオーミック接続している。ゲート電極２４とソース電極３１は、層間絶縁膜２５により絶縁されている。半導体基体１の裏面には、ドレイン電極３０がオーミック接続されている。

すなわち、図８に示す半導体装置２００は、半導体基体１の表面上に形成されたドリフト領域２と、ドリフト領域２内に形成されたウェル領域２０と、ウェル領域２０内に形成されたソース領域２１と、ウェル領域２０に形成された溝２２と、ゲート絶縁膜２３を介して溝２２内に形成したゲート電極２４とを含むトランジスタを有している。更に、半導体装置２００は、ドリフト領域２をカソード領域とし、カソード領域と接触するＰ型のアノード領域２７を含むダイオードを有している。

［半導体装置の動作］
次に、図８に示す半導体装置２００の基本的な動作について説明する。半導体装置２００は、ソース電極３１の電位を基準として、ドレイン電極３０に所定の正の電位を印加した状態でゲート電極２４の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極２４とソース電極３１間の電圧を所定の閾値電圧以上にすると、ゲート電極２４の側面にゲート絶縁膜２３を介して隣接するウェル領域２０の側面（チャネル部）に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極３０からソース電極３１へ電流が流れる。

一方、ゲート電極２４とソース電極３１間の電圧を所定の閾値電圧以下にすると、反転層が消滅して、トランジスタはオフ状態となり、電流が遮断される。この際、ドレインとソースの間には、数百〜数千ボルトの高電圧が印加される。

ソース電極３１の電位を基準として、ドレイン電極３０に所定の負の電位を印加した場合には、ウェル領域２０及びアノード領域２７をアノードとし、ドリフト領域２をカソードとするダイオードに電流が流れる。このとき、電界緩和領域２９から広がる空乏層が空乏層拡散防止領域２８によって抑制されるため、ダイオードに流れる電流を増加させることができる。

［半導体装置の効果］
以上説明したように、第２実施形態によれば、溝２２の内部にゲート電極２４と共にアノード領域２７が形成され、溝２２の底面においてダイオードが形成される。導通時には、空乏層拡散防止領域２８が電界緩和領域２９から広がる空乏層を抑制する。これにより、半導体装置２００は、ダイオードに流れる電流を増加させることができる。

上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

１ 半導体基体
２ ドリフト領域
３ 絶縁膜マスク
４ 溝
６ 空乏層拡散防止領域
７ 電界緩和領域
９ アノード電極
１０ カソード電極
１１、１２、１４ 空乏層
２０ ウェル領域
２１ ソース領域
２２ 溝
２３ ゲート絶縁膜
２４ ゲート電極
２５ 層間絶縁膜
２６ コンタクトホール
２７ アノード領域
２８ 空乏層拡散防止領域
２９ 電界緩和領域
３０ ドレイン電極
３１ ソース電極

Claims (16)

1. 半導体基体と、
   前記半導体基体の主面に形成された第１導電型のドリフト領域と、
   前記ドリフト領域の主面から、前記ドリフト領域との接合面に向かって形成された溝と、
   少なくとも溝の内部に埋め込まれ、前記ドリフト領域との間にダイオードを形成するアノード電極と、
   前記溝の底部において前記アノード電極に接するように形成された第２導電型の電界緩和領域と、
   前記電界緩和領域と前記ドリフト領域に接し、前記ドリフト領域よりも高濃度の第１導電型不純物を含む空乏層拡散防止領域と、
   を有することを特徴とする半導体装置。
2. 前記アノード電極は、隣り合う前記溝で挟まれた前記ドリフト領域との間にもダイオードを形成することを特徴とする請求項１に記載の半導体装置。
3. 前記空乏層拡散防止領域は、前記溝と接しない領域に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記空乏層拡散防止領域は、前記電界緩和領域と前記ドリフト領域との間に形成され、
   前記電界緩和領域は、前記ドリフト領域と接しないことを特徴とする請求項１または２に記載の半導体装置。
5. 前記電界緩和領域は、前記溝の角部に接していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記アノード電極は、前記ドリフト領域と異なる材料で形成され、前記ドリフト領域との間にユニポーラ型ダイオードを形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記アノード電極は、前記ドリフト領域の材料と異なるバンドギャップの半導体材料で形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記アノード電極は、前記溝を埋め込むように形成された第１アノード電極と、隣り合う前記溝で挟まれた前記ドリフト領域に接する第２アノード電極との２種類の電極から形成され、
   前記第１アノード電極が前記ドリフト領域との間に作るエネルギー障壁の高さは、前記第２アノード電極が前記ドリフト領域との間に作るエネルギー障壁の高さより高いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 半導体基体と、
   前記半導体基体の主面に形成された第１導電型のドリフト領域と、
   前記ドリフト領域の主面から、前記ドリフト領域との接合面に向かって形成された溝と、
   前記溝に接し、前記ドリフト領域に形成された第２導電型のウェル領域と、
   前記ドリフト領域の主面に接し、前記ウェル領域に形成された第１導電型のソース領域と、
   前記溝の側面にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極を被覆する層間絶縁膜と、
   前記ウェル領域及び前記ソース領域に接続されたソース電極と、
   前記ゲート電極に囲まれた内部に埋め込まれ、前記ドリフト領域との間にダイオードを形成するアノード領域と、
   前記ゲート電極の底面に前記ゲート絶縁膜を介して形成された第２導電型の電界緩和領域と、
   前記電界緩和領域と前記ドリフト領域に接し、前記ドリフト領域よりも高濃度の第１導電型不純物を含む空乏層拡散防止領域と、
   前記半導体基体の主面に対向する裏面とオーミック接続されたドレイン電極と
   を有することを特徴とする半導体装置。
10. 請求項１〜８のいずれか１項に記載された半導体装置の製造方法であって、
    前記ドリフト領域の主面に絶縁膜を堆積し、前記溝の形成部分に開口を有するレジストをマスクにして前記絶縁膜をエッチングしてハードマスクを作製する第１の工程と、
    前記ハードマスクの前記開口から表出する前記ドリフト領域を選択的にエッチングして前記溝を形成する第２の工程と、
    前記第２の工程の後に、第１導電型不純物と第２導電型不純物を連続して前記溝に注入して前記空乏層拡散防止領域及び前記電界緩和領域を形成する第３の工程と、
    前記溝の側面に第１犠牲酸化膜を選択的に形成し、前記第１犠牲酸化膜をエッチングする第４の工程と
    と備えることを特徴とする半導体装置の製造方法。
11. 前記第２の工程の後、前記第３の工程の前に、前記溝の側面に第２犠牲酸化膜を形成し、前記第２犠牲酸化膜をエッチングすることにより、前記溝の角部の曲率半径を犠牲酸化前より大きくすることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 半導体基体と、
    前記半導体基体の主面に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の主面から、前記ドリフト領域との接合面に向かって形成された溝と、
    前記溝の底部の少なくとも端部に接するように形成された第２導電型の電界緩和領域と、
    前記電界緩和領域並びに前記ドリフト領域に接し、前記ドリフト領域よりも高濃度の第１導電型不純物を含む空乏層拡散防止領域と、を有することを特徴とする半導体装置。
13. 複数ある前記溝のうち、隣り合う前記溝の間には、前記ドリフト領域が少なくとも存在することを特徴とする請求項１２に記載の半導体装置。
14. 前記空乏層拡散防止領域は、前記溝と接しない領域に形成されていることを特徴とする請求項１２または１３に記載の半導体装置。
15. 前記空乏層拡散防止領域は、前記電界緩和領域と前記ドリフト領域との間に形成され、
    前記電界緩和領域は、前記ドリフト領域と接しないことを特徴とする請求項１２または１３に記載の半導体装置。
16. 前記溝の底面の中央部が前記ドリフト領域に接するように前記電界緩和領域が形成され、前記電界緩和領域と前記ドリフト領域の間に前記空乏層拡散防止領域が形成されていることを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置。

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