KR100429475B1 - 스트라이프형 형상 및 높은 셀 밀도를 가진 수직 트렌치 게이트 파워 ｍｏｓｆｅｔ 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 수직 트렌치 게이트 파워 MOSFET 에 관한 것으로, 세로의 스트라이프형 형상의 MOSFET 셀이 포함되어 있고, 각 셀의 보디 확산부에는 셀의 길이로 나란하게 연재되는 상대적으로 강하게 도핑된 영역이 포함되어 있고 특정 위치에서 위를 덮고 있는 금속 소오스/보디 콘택층과 접하며, 일 실시예에서 이러한 콘택은 셀의 끝에서 이루어지고, 다른 실시예에서는 셀의 길이를 따라 간격을 가지고 이루어지며, 또한 본 파워 MOSFET 에는 셀의 어레이 내에 간격을 가지고 위치하는 다이오드 셀이 포함되어 있고, 이 다이오드 셀에는 MOSFET 셀과 나란하게 접속된 다이오드가 포함되어 있고 큰 전기장 및 핫 캐리어 주입으로 인한 손상으로부터 트렌치를 라이닝하는 게이트 산화층을 보호하고, 보디 콘택이 이루어지는 면적을 제한하고 다이오드 셀을 사용함으로써, MOSFET 셀의 폭이 크게 줄어들 수 있어서 파워 MOSFET 의 온 저항이 줄어드는 것을 특징으로 한다.

Description

스트라이프형 형상 및 높은 셀 밀도를 가진 수직 트렌치 게이트 파워 ＭＯＳＦＥＴ 및 그 제조 방법{VERTICAL TRENCH-GATED POWER MOSFET HAVING STRIPE GEOMETRY AND HIGH CELL DENSITY, AND MANUFACTURING METHOD THEREOF}
파워 MOSFET 는 일반적으로 셀 형태의 패턴으로 형성된다. 이 셀은 사각형 또는 육각형 등의 닫힌 구조 모양이거나 또는 이 셀은 일련의 나란한 긴 스트라이프(stripe) 형상으로 구성되기도 한다. 이 셀은 게이트 전극에 의해 그 주변이 한정되고, 각 셀의 내부에는 보통 소오스 확산부(source diffusion) 및 보디 확산부(body diffusion)가 포함되어 있다. 수직 파워 MOSFET 에서는 보통 하나의 드레인이 상기 소오스 및 보디로부터 칩의 반대쪽에 위치해 있어서 셀 밑에 있게 된다.
도 1a, 1b 및 1c는 각각 사각형, 육각형 및 스트라이프형 구조의 트렌치 게이트 MOSFET 의 단일 셀의 상면도를 설명하고 있다. 각각의 도면에서 가장 바깥쪽 영역은 트렌치된 게이트의 1/2을 나타내고(다른 반쪽은 인접 셀에 속함), 중간 영역은 소오스 영역, 그리고 가장 안쪽 영역은 보디 콘택 영역을 나타낸다. 보디 영역은 보디 콘택 영역에 연속되고 상기 소오스 영역 아래에서 채널이 위치하는 트렌치의 측벽으로 연재된다. 빗금 쳐진 영역은 기생 바이폴라 트랜지스터가 턴온되는 것을 막기 위하여 많은 파워 MOSFET 에서 보디 영역과 또한 접하면서, 위에 가로 놓여 있는 금속 소오스 콘택을 나타낸다.각각의 셀의 디멘죤은 소오스 및 보디 영역, 즉 게이트 트렌치 내부의 메사(mesa)의 폭(Ysb)과, 게이트의 폭(Yg)으로 정의된다. 언급한 바와 같이, Yg 의 반쪽은 소오스/보디 영역의 각 측면에 위치한다. 셀의 전체의 폭 또는 피치는 Ysb+Yg 와 같다.
턴온 되면, MOSFET 의 저항은 트렌치 벽을 따라 위치하는 채널의 폭과 직접 관련된다. 파워 MOSFET 의 우수함의 정도는 면적/주변 비율(A/W)인데, 이것은 주어진 채널 폭을 제공하는데 요구되는 면적의 양이다. 일반적으로 이 면적/주변 비율이 작을수록 MOSFET 의 온 저항이 낮아진다.
간단한 기하학 식을 사용하여 면적 및 채널 폭(트렌치의 벽을 따라 수평적으로 측정됨)과 결과적인 A/W 의 값이 도 1a, 1b 및 1c 에 도시된 각 셀을 위해 계산될 수 있다.
도 1a 에 도시된 사각형 셀의 경우
따라서,
도 1b 에 도시된 육각형 셀의 경우
따라서,
마지막으로, 도 1c 에 도시된 스트라이프형 셀의 경우
따라서,
또는 A/W는 셀 피치의 1/2 이다. 스트라이프형 셀의 길이인 Z 는 위의 식 A/W 에서 떨어져 나간다.
위의 식 각각으로부터 면적/주변 비율(A/W)은 셀 피치(Ysb+Yg)의 감소로 줄어든다. 도 2는 세 가지 셀 타입의 셀 밀도 함수로서의 A/W 를 보여주는 그래프이다. 곡선 "A" 는 스트라이프형 셀의 A/W 을 나타내고, "B" 는 1 미크론의 Yg 길이를 가지는 사각형 셀의 A/W 를 나타내며, 곡선 "C" 는 0.65 미크론의 게이트 길이를 가지는 사각형 셀의 A/W 를 나타낸다. 제곱 인치당 백만 셀로 측정된 셀 밀도는 포토리소그래피 처리에 의해 정의되어야 하는 셀 디멘죤의 측정과 관련하여 의도된 것임에 주의하라. 따라서 스트라이프형 셀의 밀도가 사각형 셀의 밀도와 등가가 되기 위해서는 제곱 인치를 차지하는 스트라이프의 폭과 동일한 측면 디멘죤을 가지는 사각형 셀 수에 기초하여 수치화된다. 그래프의 최상부에 해당 셀 피치가 도시되어 있는데, 예를 들어 32 Mcells/in2의 셀 밀도에 해당하는 피치는 약 4.5 미크론이다.
셀 밀도의 실제적인 전류 제한은 Yg=1 미크론, A/W 가 약 1.44인 사각형 셀의 경우 약 4.5 미크론의 셀 피치에 해당하는 32 내지 40 백만셀/in2부근이다. 부분적으로 도 1a-1c 에 도시한 바와 같이, 기생 바이폴라 턴온을 피하기 위해 각 셀 내부의 보디 콘택 영역을 형성하는 것이 필요하기 때문에 이러한 제한이 발생한다. 다른 이유로는 브루시아(Bulucea) 등의 미국 특허 제5,072,266호에 나타나 있는 바와 같이 게이트 산화층을 보호하기 위해 각 셀의 내부에 깊은 확산부을 형성하는 것이 필요하다는 것이다. 동시에 이러한 요소들은 각 셀의 측면 디멘죤, 따라서 셀 밀도에 더 낮은 값의 제한을 설정한다.
도 2에 도시한 바와 같이, 32-40 Mcells/in2이하의 셀 밀도를 위해, 사각형 셀의 면적/주변 비율은 스트라이프형 셀의 면적/주변 비율보다 상당히 낮다. 사실, 32 Mcells/in2의 밀도를 갖는 사각형 셀에서 A/W 가 1.44 인 경우에 도달하기 위해서는 스트라이프형 셀의 경우 대략 80 Mcells/in2의 밀도가 요구된다.
본 발명에 따르면, 스트라이프형 셀 형상을 사용하여 178 Mcells/in2만큼 높은 셀 밀도를 가지는 트렌치 게이트 파워 MOSFET 가 만들어진다. 도 2 에 도시된 바와 같이, 이것은 약 1.9 미크론의 셀 피치가 요구된다. 이렇게 감소된 셀 피치는 "스트라이프"를 따라 있는 여러 위치에서 보디 콘택 영역을 형성함으로써 얻어진다. 일 실시예에서 보디 콘택 영역은 스트라이프의 끝에 형성되고. 다른 실시예에서는 스트라이프를 따라 간격을 두고 형성되어 스트라이프형 셀의 여러 부분의 소오스와 보디 사이에서 발생하는 저항 손실 및 그에 따른 전압 강하을 제한한다.
더욱이, 게이트 산화층은 본 명세서에 그 전체가 통합되는 1995년 6월 2일 출원된 미국 특허출원 제08/459,555호에 나타나 있는 바와 같이, 셀 격자 전체적으로 주기적인 간격으로 깊은 확산부을 형성함으로써 보호된다.
이러한 기술을 사용하여 셀 피치는 대략 1.9 미크론까지 감소할 수 있어서 36% 정도의 면적/주변 비율의 감소가 있게 된다.
도 1a, 1b 및 1c 는 각각 사각형, 육각형 및 스트라이프형형 MOSFET 셀의 상면도.
도 2는 파워 MOSFET 내의 셀 밀도 함수로서의 면적/주변 비율(A/W)을 보여주는 그래프.
도 3은 단일 스트라이프형 MOSFET 셀과, 게이트 산화층을 보호하는 깊은 확산부의 단면도.
도 4는 도 3의 MOSFET 의 사시도.
도 5는 반도체 표면에서 얇은 중심 밴드가 보디 영역과 위를 덮고 있는 금속 콘택층 사이의 콘택을 향상시키는 선택적 실시예의 사시도.
도 6은 다이오드 셀이 단절되지 않는 실시예의 상면도.
도 7은 다이오드 셀이 MOSFET 셀에 의해 주기적으로 고장난 실시예의 상면도.
도 8은 본 발명에 따른 MOSFET 의 단면 사진.
도 9a-9e는 본 발명에 따른 MOSFET 제조과정의 설명도.
도 10a 는 보디 콘택 영역이 스트라이프형 셀의 한 끝에서 표면에 이어지는 실시예의 상면도.
도 10b 는 보디 콘택 영역이 스트라이프형 셀의 길이를 따라 주기적인 간격에서 표면에 이어지는 실시예의 상면도.
도 10c 는 보디 콘택 영역에는 상기 스트라이프형 셀의 중심에 따라있는 얇은 밴드가 포함되어 있는 실시예의 상면도.
도 11은 도 5 및 도 10c 에 도시된 MOSFET 의 상세도.
도 12는 다른 셀 밀도를 가지는 MOSFET 의 경우에 대해 면적/주변 비율 함수로서 온 저항을 보여주는 그래프.
도 13은 로그값으로 그려진 도 12의 데이터를 보여주는 그래프.
도 14는 여러 개의 다른 MOSFET 를 위한 셀 밀도의 함수로서 온 저항을 보여주는 그래프.
도 15는 여러 개의 다른 MOSFET 를 위한 면적/주변 비율 함수로서 온 저항을 보여주는 그래프.
도 16은 178 Mcells/in2의 셀 밀도를 가진 여러 MOSFET 를 위한 게이트 전압 함수로서 온 저항을 보여주는 그래프.
도 17은 세 개의 열이 배열된 스트라이프형 MOSFET 셀을 포함하는 파워 MOSFET 칩의 상면도.
본 발명의 소자들을 강조하기 위해, 위 도면의 스케일을 일치하게 하지는 않았다.
첨부한 도면을 참조함으로써 본 발명의 원리가 더욱 명확히 이해된다. 도면에는 물리적 또는 기능적으로 같은 부분은 동일한 참조번호를 사용하여 표시하였다.
본 발명에 따른 MOSFET 셀의 단면도가 도 3에 도시되어 있다. MOSFET 셀(30)은 N+ 기판(300)상에서 성장한 N- 타입 에피택셜층(또는 에피층)(302)상에 형성된다. 셀(30)은 스트라이프 형태이고 N- 에피층(302)의 최상부에 형성된 트렌치 내부에 위치하는 게이트 섹션(304A,304B)를 대향시킴으로써 두 면으로 정의된다. 섹션 (304A,304B)은 대응하는 다수의 병렬 스트라이프형 셀을 형성하기 위해 병렬 어레이로 배열된 다수의 비슷한 게이트 섹션을 포함하고 있는 게이트(304)의 두 섹션이다. 게이트 섹션(304A,304B)은 각각 게이트 산화층(306A,306B)에 의해 N- 에피층(302)과 전기적으로 절연되어 있다. 게이트 섹션(304A,304B)는 MOSFET 상의 어느 위치에서 서로 전기적으로 결합된다. 예를 들어, 보통 게이트(304)를 형성하는데 사용되는 폴리실리콘층은 병렬 게이트 섹션이 어느 영역에서 합쳐지는 방식으로 패터닝될 수 있다.
일반적으로 셀(30)은 게이트 섹션(304A,304B)과 수직인 폭 디멘죤의 거의 열배이며, 게이트 섹션(304A,304B)과 나란한 길이 디멘죤을 가지고 있다. 파워 MOSFET 를 형성하는 셀(30)이 형성되는 반도체 칩 상에는 칩의 표면과 나란한 각각의 디멘죤으로 일반적으로 수천의 셀이 존재하는 폐쇄된 셀(예를 들어, 사각형 또는 육각형)을 포함하고 있는 칩과 비교하여 상대적으로 적은 수(예를 들어, 10배 이하)의 스트라이프형 셀의 열이 있다. 예를 들어, 도 17은 3열의 스트라이프형 MOSFET 셀을 포함하고 있는 파워 MOSFET 칩의 상면도를 보여주고 있다. 각각의 열에는 보통 수천 개의 셀이 포함되어 있다.
셀(30)에는 N+ 소오스 영역(308) 및 P- 보디(310)가 포함되어 있다. 산화층 (314) 내의 개구를 통한 금속층(312)에 의해 N+ 소오스 영역(398)과 전기적인 콘택이 이루어진다. 산화층(314)은 일반적으로 게이트 섹션(304A,304B)을 덮고 있으나, N+ 소오스 영역(308) 상으로 어느 정도 연재되어 금속층(312)이 게이트 섹션(304A, 304B)과 콘택하지 않도록 한다. 소오스로의 게이트를 짧게 하는 것은 MOSFET 를 디스에이블 (disable) 시킨다.
알려진 바와 같이, MOSFET 가 턴온 되면, 금속층(312)과 N+ 기판(300)의 바닥에 형성된 드레인 콘택(도시하지 않음) 사이에 수직으로 전류가 흐른다. N+ 소오스 영역(308), P- 보디(312), N- 에피층(302) 및 N+ 기판(300)을 통한 경로로 전류가 흐른다. 이 전류는 P- 보디 내의 트렌치에 인접하게 위치한 채널 영역을 통해 흐르고, 이 채널 영역을 통한 전류의 흐름은 게이트(304) 바이어스를 적절히 조정함으로써 중단시켜 MOSFET 를 꺼지게 할 수 있다.
또한 도 3에 앞서 언급한 미국 출원 제08/459,555호에 설명된 종류의 깊은 P+ 확산부(316)을 포함하는 보호 다이오드 셀(32)이 있다. 깊은 P+ 확산부(316)는 N- 에피층(302) 내의 N 타입 물질과 PN 접합을 형성한다. 이 PN 접합은 다이오드 기능을 한다. 금속층(312)은 이 깊은 P+ 확산부(316)(즉, 다이오드의 한 단자)를 MOSFET 셀(30)의 N+ 소오스 영역(308)과 연결하여 다이오드가 MOSFET 셀의 채널과 나란하게 접속되게 한다.
깊은 P+ 확산부(316)는 게이트 산화층(306A,306B)의 전기장 및 트렌치의 구석의 전기장의 강도를 줄이는 역할을 하고, 트렌치 근처의 핫 캐리어(hot carrier)의 형성을 제한한다. 이 다이오드는 또한 전압 클램프(voltage clamp) 역할도 하여 상기 게이트 산화층의 전압을 제한한다. 다이오드 셀(32)의 PN 접합이 트렌치의 바닥 아래에 있는 것으로 도시하였으나, 다이오드가 MOSFET 셀(30)에 앞서 고장나는 동안에는 꼭 그렇지 않다.
바람직한 실시예에서 MOSFET 를 가로질러 반복적 패턴으로 소정 수의 MOSFET 셀에 대해 하나의 보호 다이오드 셀이 제공된다. MOSFET 셀당 다이오드 셀의 수는 MOSFET 의 설계 기준에 의해 결정된다. 일반적으로, 예를 들어, 자주 고장나는 것으로 예상되는 MOSFET 에는 더 많은 보호 다이오드 셀이 필요하게 된다.
도 6 및 도 7은 각각 MOSFET(60, 70)의 상면도를 보여주고 있는데, 각각 다이오드 셀(64,74) 각각의 경우 두 개의 MOSFET 셀(62,72)이 포함되어 있다. 참조번호 "66A" 내지 "66D" 및 "76A" 내지 "76D" 는 MOSFET(60,70)의 게이트의 섹션을 나타낸다. 다이오드 셀(64)은 게이트 섹션(66C,66D) 사이의 전 영역을 채우는 반면 다이오드 셀(74)은 게이트 섹션(76C,76D) 사이 영역의 일부에서 중단되어 추가의 MOSFET 셀(78)이 형성될 수 있게 한다.
도 3으로 되돌아가서, MOSFET 셀(30)에는 N+ 소오스 영역(308) 바로 아래 P+ 영역(317)도 포함되어 있다. 일반적으로 P- 보디(310)의 도우펀트(dopant) 농도는 8×1015내지 7×1017cm-3범위인데 비해, P+ 영역(317)의 도우펀트 농도는 5×1018내지 8×1019cm-3범위이다(적절하게는 대략 3 내지 4×1019cm-3). 그러나 종래의 보디 콘택 영역과는 달리, P+ 영역(317)은 도 3의 평면 상의 에피층(302)의 표면에 도달하지는 않는다. 대신에 금속층(312) 및 산화층(14) 없는 MOSFET(30)의 사시도(도 3 및 도 4는 당연히 다른 스케일로 도시되어 있음)인 도 4에 도시되어 있는 바와 같이 P+ 영역(317)과의 콘택이 이루어진다. P+ 영역(317)은 도 3의 평면 밖의 위치에서 에피층(302)의 표면으로 이어진다. 이 위치는 스트라이프형 셀의 끝에 있을 수도 있고, 또는 도 6에 도시된 바와 같이 스트라이프형 셀을 따라 있는 사다리형의 배열로 일련의 P+ 콘택 영역이 있을 수 있다. 이 구조 위에 도 3에 도시된 바와 같은 트렌치 상의 산화층을 따라 금속층이 적층되면, N+ 소오스 영역 및 P- 보디 영역은 서로 쇼트된다. 도 6에 도시된 배열은 P- 보디 영역 내의 전압 강하를 줄여서 기생 바이폴라 턴온을 보다 효과적으로 예방한다. 이러한 배열로 셀의 전체 길이를 따라 형성되는 것이 아니라 특정 위치에서 보디 콘택이 형성되기 때문에 Ysb 는 1.9 미크론 만큼 또는 그 이하로 감소될 수 있어서, 178 Mcells/in2이상의 셀 밀도가 가능하게 된다.
도 5에 도시된 실시예는 P- 보디 영역 내의 전압 강하를 줄이는데 보다 효과적이다. MOSFET 셀(50)은 P+ 영역(317)이 P+ 영역(517)으로 대체되었다는 것을 제외하고는 모든 면에서 MOSFET 셀(30)과 유사한데, P+ 영역(517)은 셀의 중앙에서 얇은 밴드를 따라 에피층(302)의 표면으로 추가적으로 갈 수 있게 된다. 이 밴드의 폭(Yb)이 양호한 보디 콘택을 제공하는데 일반적으로 요구되는 것보다 훨씬 작기 때문에, 얇은 표면 밴드는 게이트 섹션(304A, 304B) 사이의 메사(mesa)의 폭(Ysb)에 큰 영향을 미치지 않는다. 도 4의 실시예를 통해서 P+ 보디 콘택 영역이 게이트 섹션(304A, 304B) 사이의 메사 전체에 걸친 표면으로 이어지는 부분은 셀의 끝에 위치할 수 있거나 또는 셀의 길이 방향으로 소정의 구간을 가지고 주기적으로 위치할 수 있다.
도 8은 피치가 1.9 미크론인 본 발명에 따른 MOSFET 셀의 실제 사진이다. 트렌치의 폭(Yg)은 0.65 미크론이고, 트렌치(Ysb) 사이의 메사의 폭은 1.25 미크론이다. 게이트 트렌치를 덮고 있는 산화층은 메사 위로 0.325 미크론 연재되고, 소오스/보디 콘택을 위한 0.6 미크론의 폭이 있게 된다.
비록 본 발명에 따른 MOSFET 를 제조하는 여러 절차가 있긴 하지만, 도 9a-9e 는 도 3-5에 도시된 MOSFET 제조를 위한 한 예가 설명하고 있다.
도 9a를 참고하면, 먼저 N+ 기판(300) 위에 N- 에피택셜층(302)이 공지된 방법으로 성장된다.
두꺼운 산화층(930)이 성장되고, 마스킹 및 에칭 처리가 이루어진 후에 얇은 산화층(931)이 깊은 P+ 확산부(316)가 형성될 구조의 최상위 표면 상에 성장된다. 다음으로 60-100keV 의 에너지 및 1×1014내지 7×1015cm-2의 선량(dose)에서 얇은 산화층(931)을 통해 깊은 P+ 확산부(316)을 주입하고 나서, 1 에서 3 미크론(보통 1.5 내지 2 미크론)의 깊이까지 침투시킨다. 결과적인 구조가 도 9a에 설명되어 있다. 다음으로 산화층(930,931)을 제거한다.
이 처리의 한 과정에서, 두꺼운 산화층(932)이 성장되고, 깊은 P+ 확산부 위를 제외한 부분이 포토마스킹에 의해 제거되며, 얇은 산화층(933)이 성장된다. 얇은 산화층(933)이 마스킹 되고, 도 9b에 도시된 바와 같이, 트렌치가 형성될 구조의 부분에서 제거된다. 그리고 나서 공지된 기술인 반응 이온(reactive ion) 또는 플라즈마 건식 에칭(plasma dry etching)을 사용하여 트렌치를 마스킹 및 에칭한다. 다음으로 트렌치를 산화 처리하여 게이트 산화층(306A, 306B)을 형성하고, 폴리실리콘이 트렌치의 최상부 위로 넘칠 때까지 폴리실리콘을 트렌치로 적층한다. 다음으로 이 폴리실리콘이 POCL3사전적층(predeposition)에 의해 인(P)으로 도핑되거나 또는 60keV 의 에너지 및 5×1013내지 5×1015cm-2의 선량에서 이온 주입으로 도핑되어 20-70Ω/square 의 면저항을 가지는 된다. P- 채널 디바이스의 경우 폴리실리콘을 면 저항이 대략 40-120Ω/square 이도록 이온 주입을 사용하여 붕소로 도핑된다. 다음에는 마스크로 보호되는 부분을 제외하고 트렌치의 표면과 동일한 면이 될 때 까지 폴리실리콘이 에칭되며, 다음에 금속과 콘택된다.
다음으로 P- 보디(310)를 얇은 산화층(933)을 통해 주입시키고(예를 들어, 40-100keV, 보통은 90keV 의 에너지 및 5×1012내지 9×1013cm-2의 선량의 붕소), 1050℃에서 3-10 시간 2-3 미크론의 깊이로 침투시킨다. 도우펀트(dopant)가 인(phosphorus)이라는 것을 제외하고는 P- 채널 디바이스를 제조하는데 유사한 방법이 사용된다. 결과적인 구조가 도 9c에 설명되어 있다.
다음으로 마스킹과, 20 내지 100keV 에서 1×1015내지 1×1016cm-2의 선량으로의 비소(As) 또는 인 이온의 주입(또는 P- 채널 디바이스의 경우 붕소 이온의 주입)을 사용하여 N+ 소오스 영역(34)이 도입된다. 다음으로 어닐링(anneal)이 수행되어 결정에의 손상을 복구한다. 결과적인 구조가 도 9d에 설명되어 있다.
예정된 소오스 영역을 제외한 모든 부분을 N+ 소오스 주입이 커버하는 동안 마스크가 사용된다. 따라서 도 4 및 도 5에서, N+ 소오스 마스크는 P- 보디 영역과의 콘택이 이루어지도록 표면에서 P+ 로 도핑될 부분을 커버하게 된다. 여기에는 예를 들어, 도 10a에 도시된 바와 같이, 스트라이프형 셀의 한쪽 끝 또는 양쪽 끝 모두에서의 하나의 P+ 보디 콘택 영역이 있을 수 있다. 또한 도 4 및 도 10b에 도시된 바와 같이, 상기 스트라이프형 셀을 따라 주기적으로 이격되어 있는 P+ 보디 콘택 영역이 있을 수 있다. 또한 도 5 및 도 10c에 도시되어 있는 바와 같이, 셀의 길이 방향을 따라 형성된 중심의 얇은 P+ 밴드와 함께 상기 스트라이프형 셀을 따라 주기적으로 이격되어 있는 P+ 보디 콘택 영역이 있을 수 있다.
N+ 소오스 영역(308)을 형성한 후, P+ 영역(317)을 N+ 소오스 영역(308) 아래에 형성한다. 이것은 도우펀트가 N+ 소오스 영역(308) 아래로 집중되도록 전체 스트라이프를 따라 높은 에너지(예를 들어, 200keV 에서 2MeV)에서 붕소를 주입하여 이루어질 수 있다. 이 주입의 선량은 보통 1×1014내지 5×1015cm-2범위이다. 선택적으로, 이러한 주입은 N+ 소오스 영역(308)이 형성되기 전에 도입될 수 있다. P+ 도우펀트가 임계전압으로 간섭받는 채널 영역으로 들어가지 않는 것을 보장하기 위해, P+ 주입은 산화층(314)이 트렌치 상에 적층된 다음 콘택 호울을 통해 편리하게 수행될 수 있다. 그렇지 않으면, P+ 주입을 위해 분리 마스크가 필요하게 된다. 이 절차가 도 9e에 설명되어 있다.
선택적으로, P+ 도우펀트는 N+ 소오스 영역(308)을 형성하기 전에 상당히 낮은 에너지(예를 들어, 20 내지 60keV)에서 주입될 수 있고, P+ 도우펀트는 아직 형성되지 않은 N+ 소오스 영역(308) 아래에 원하는 깊이에 도달할 때까지 침투될 수 있다. .
추가적인 P+ 도우펀트가 다이오드 셀(32)에 반대로 영향을 미치지 못하므로 P+ 주입이 이루어지는 동안 깊은 P+ 확산부는 마스크될 필요가 없다.
금속층(312)이 적층되어 콘택 호울(contact hole)을 통해 소오스 및 보디 영역, 그리고 깊은 P+ 영역과 콘택하게 한다.
다음으로 다이(die)가 SiN 또는 BPSG 로 패시베이션(passivation)되고, 패드 마스크 윈도우(pad mask window)가 에칭되어 접착을 쉽게 한다.
도 11은 도 5에 도시한 MOSFET 셀(50)의 자세한 상면도로서, P+ 영역(17)이 형성되는 방법의 일 예를 설명하고 있다. 점선(522)은 N+ 소오스 영역(308)을 형성하는데 사용된 마스크의 에지가 위치하는 곳을 나타낸다. "a" 는 게이트 트렌치 사이에서 산화층(314)이 메사를 덮는 양을 나타낸다. 따라서, N+ 소오스 마스크의 에지는 트렌치로부터 a+b 만큼 떨어져 있다. "c" 는 구동되는 동안의 N+ 소오스 영역(308)의 측면 확산부을 나타낸다. Ysb 가 1.25 미크론이라고 가정하면, N+ 소오스 마스크는 트렌치로부터 0.325 떨어져 있고, 산화층(314)은 메사를 0.255 미크론만큼 덮고 있다. 측면 확산부(c)는 0.16 미크론이었다. MOSFET 셀(50)이 메사의 중심선에 대략 대칭이기 때문에, 아래의 식으로 소오스/보디 폭(Ysb)이 표현된다:
Ysb = 2a + 2b + 2c + d
1.25μ = (2·0.225μ) + (2·0.1μ) + (2·0.16μ) + d
d = 0.2μ
따라서 1.9 미크론의 전체 피치(Ysb+Yg)의 경우, 전술한 바와 같은 디멘죤을 사용하면 중심 P+ 밴드(520)의 폭은 0.2 미크론이었다. 금속 콘택(도시하지 않음)은 폭(2b+2c+d)이 0.72 미크론이 되고, N+ 소오스 영역(308)과의 콘택은 폭(2b+2c)이 0.52 미크론이다. 이 금속 콘택 개구의 좁은 폭(0.72 미크론)은 금속층(314)이 적층될 때 보이드(voids)가 형성되는 것을 막기에 충분할 정도로 금속층(314)이 얇게 유지되는 것을 필요로 한다.
중앙의 P+ 밴드(520) 및 위를 덮고 있는 금속층 모두의 존재는 도 5, 도 10c 및 도 11의 실시예의 보디 내의 전압 강하의 양을 상당히 감소시킨다. 그러나 만일 다이오드 셀(32)의 항복전압이 MOSFET 셀(30)의 항복전압보다 상당히 낮은 경우라면 더 큰 보디 전압강하도 견딜 수 있으며, 이것은 그 경우에 기생 바이폴라 트랜지스터(N+ 소오스 영역(308), P- 보디(310) 및 N- 에피층(302))가 턴온되는 위험이 경감되기 때문이다. 그러한 경우에 도 3, 4, 10a 및 10b 에 도시된 실시예는 만족스러울 수 있다.
본 발명의 MOSFET 의 다른 장점은 전류 누설을 막는데 미국 특허 제5,468,982호에 개시된 채널 블럭이 단지 제한적으로 필요하다는 것이다. 폐쇄된 셀 배열에서는 셀들의 코너에 위치하는 채널 블록이 차지하는 비례 면적은 셀의 디멘죤이 줄어드는 것에 따라 증가한다. 스트라이프형 셀 배열의 경우 이러한 채널 블럭의 효과는 무시할 수 있다.도 12-16은 178 Mcell/in2디바이스의 장점을 설명하고 있다.도 12는 면적/주변 비율의 함수로서 온 저항 RonA(mohm-cm2)을 보여주고 있다. 곡선 D 는 8 Mcell/in2내지 32 Mcell/in2범위의 셀 밀도를 가진 500A, 60V 디바이스에 대한 것이다. 곡선 E 는 12 Mcell/in2내지 178 Mcell/in2범위의 셀 밀도를 가진 500A, 30V 디바이스에 대한 것이다. 곡선 F 는12 Mcell/in2내지 178 Mcell/in2범위의 셀 밀도를 가진 300A, 20V 디바이스에 대한 것이다. 각각의 경우에 게이트 전압은 10V 이다. 178 Mcell/in2에서의 온 저항이 확실히 상당히 적다. 도 13은 세미로그(semilog) 종이 위에 동일한 데이터를 도시한 것으로서, 곡선 G, H 및 I는 각각 곡선 D, E 및 F 에 해당한다.도 14는 셀 밀도의 함수로서 RonA 를 보여주고 있다. 곡선 J 는 500A, 60V 디바이스에 관한 것이고, 곡선 K 는 500A, 30V 디바이스, 그리고 곡선 L 은 300A, 30V 디바이스에 관한 것이다. 역시 게이트 전압은 10V 이다.도 15는 네 가지 시뮬레이션에서의 면적/주변 비율의 함수로서 RonA 를 보여주고 있는데 곡선 M 은 500A 디바이스, 곡선 N 은 300A 디바이스, 곡선 O 는 175A 디바이스, 그리고 곡선 P 는 125A 디바이스에 관한 것이다. 시뮬레이션된 데이터를 확인하는 500A 및 300A 디바이스에 대한 측정 데이터 포인트도 표시되어 있다.도 16은 네 개의 178 Mcell/in2디바이스에 대한 게이트 전압의 함수로서 시뮬레이션된 RonA 를 보여주고 있는데 곡선 Q 는 500A 디바이스, 곡선 R 은 300A 디바이스, 곡선 S 는 175A 디바이스, 그리고 곡선 T 는 125A 디바이스에 관한 것이다. 다이아몬드 점은 300A 디바이스에 관한 측정된 데이터 포인트를 나타낸다.지금까지 본 발명의 여러 특정 실시에를 설명하였으나, 이 실시예들은 설명을 위한 것이고 이것으로 제한되는 것은 아니다. 당 기술분야의 통상의 지식을 가진 자에게는 본 발명에 따른 많은 추가 및 대안적인 실시예들이 가능하다는 것은 명백한 것이다.
본 발명에 따른 수직 트렌치 게이트 파워 MOSFET 는 세로의 스트라이프형 형상의 MOSFET 셀이 포함되어 있고, 각 셀의 보디 확산부에는 셀의 길이로 나란하게 연재되는 상대적으로 강하게 도핑된 영역이 포함되어 있고 특정 위치에서 위를 덮고 있는 금속 소오스/보디 콘택층과 접하며, 일 실시예에서 이러한 콘택은 셀의 끝에서 이루어지고, 다른 실시예에서는 셀의 길이를 따라 간격을 가지고 이루어지며, 또한 본 파워 MOSFET 에는 셀의 어레이 내에 간격을 가지고 위치하는 다이오드 셀이 포함되어 있고, 이 다이오드 셀에는 MOSFET 셀과 나란하게 접속된 다이오드가 포함되어 있고 큰 전기장 및 핫 캐리어 주입으로 인한 손상으로부터 트렌치를 라이닝하는 게이트 산화층을 보호하고, 보디 콘택이 이루어지는 면적을 제한하고 다이오드 셀을 사용함으로써, MOSFET 셀의 폭이 크게 줄어들 수 있어서 파워 MOSFET 의 온 저항이 줄어들 수 있다.

Claims (18)

  1. 반도체 칩에 형성되는 파워 MOSFET 에 있어서,
    적어도 하나의 MOSFET 셀을 구비하며, 상기 셀은 길이와 폭이 있는 세로의 스트라이프형 형상으로 형성되어 있고, 상기 스트라이프형는 대향하는 게이트 섹션 사이에 위치하고 상기 칩의 표면과 일치하는 상부 표면을 가지고 있으며, 상기 게이트 섹션 각각은 트렌치 내에 형성되어 있고,
    상기 MOSFET 셀은
    상기 상부 표면의 일부에 인접하여 위치하는 제1 도전형의 소오스 영역과,
    상기 소오스 영역 아래에 위치하며, 상기 트렌치의 벽에 인접한 채널 영역을 포함하고 있는 제2 도전형의 보디 영역과,
    상기 보디 영역에 인접하는 상기 제1 도전형의 드레인 영역과,
    상기 보디 영역 내부에 강하게 도핑된 영역을 구비하고 있으며,
    상기 강하게 도핑된 영역은 상기 제2 도전형이고, 상기 보디 영역의 나머지의 도우펀트 농도보다 더 큰 도우펀트 농도를 가지고 있으며, 상기 셀의 길이를 따라 연재(extending)되고, 상기 셀의 표면으로 연재되는 적어도 하나의 콘택부를 포함하고 있는
    것을 특징으로 하는 파워 MOSFET.
  2. 제 1 항에 있어서,
    상기 강하게 도핑된 영역은 5×1018내지 8×1019cm-3의 도우펀트 농도를 갖는 것을 특징으로 하는 파워 MOSFET.
  3. 제 2 항에 있어서,
    상기 강하게 도핑된 영역은 8×1015내지 7×1017cm-3의 도우펀트 농도를 갖는 것을 특징으로 하는 파워 MOSFET.
  4. 제 1 항에 있어서,
    상기 셀은 길이가 폭보다 최소 10배인 것을 특징으로 하는 파워 MOSFET.
  5. 제 1 항에 있어서,
    상기 스트라이프형 셀의 다수의 열(row)을 구비하고 있고, 상기 열의 수는 10 이하인 것을 특징으로 하는 파워 MOSFET.
  6. 제 1 항에 있어서,
    상기 콘택부는 상기 셀의 끝에 위치하는 것을 특징으로 하는 파워 MOSFET.
  7. 제 1 항에 있어서,
    상기 셀의 길이 방향을 따라 소정 간격을 가지고 위치하는 복수의 상기 콘택부를 구비하는 것을 특징으로 하는 파워 MOSFET.
  8. 제 1 항에 있어서,
    상기 콘택부는 상기 셀의 길이 방향을 따라 연재되는 밴드를 구비하고, 상기 밴드는 상기 게이트 섹션들로부터 거의 동일한 정도로 떨어져 위치해 있는 것을 특징으로 하는 파워 MOSFET.
  9. 제 1 항에 있어서,
    상기 강하게 도핑된 영역이 상기 칩의 표면으로부터 상기 소오스 영역에 의해 이격되어 있는 것을 특징으로 하는 파워 MOSFET.
  10. 반도체 칩에 파워 MOSFET를 형성하는 방법에 있어서,
    길이와 폭을 갖는 세로 방향의 스트라이프형 모양으로 적어도 하나의 MOSFET 셀을 형성하는 단계―여기서, 상기 스트라이프형는 대향하는 게이트 섹션들 사이에 위치하며 상기 칩의 표면과 일치하는 상부 표면을 갖고, 상기 게이트 섹션들의 각각을 트렌치 내에 형성함―를 구비하며,
    상기 MOSFET 셀 형성 단계는
    상기 상부 표면의 일부와 인접하는 제1 도전형의 소오스 영역을 형성하는 과정과,
    상기 소오스 영역 아래에 제2 도전형의 보디 영역을 형성하는 과정―여기서, 상기 보디 영역은 상기 트렌치의 벽에 인접한 채널 영역을 포함함―과,
    상기 보디 영역에 인접한 제1 도전형의 드레인 영역을 형성하는 과정과,
    상기 보디 영역 내에 강하게 도핑된 영역을 형성하는 과정―여기서, 상기 강하게 도핑된 영역은 상기 제2 도전형을 가지며 상기 보디 영역의 잔여 부분의 도우펀트 농도보다 큰 도우펀트 농도를 가지고, 상기 강하게 도핑된 영역은 상기 셀의 길이 방향을 따라 연재되며 상기 셀의 표면에 연재하도록 적어도 하나의 콘택부를 구비함―을 포함하는
    것을 특징으로 하는 파워 MOSFET의 제조 방법.
  11. 제 10 항에 있어서,
    상기 강하게 도핑된 영역은 5×1018내지 8×1019cm-3의 도우펀트 농도를 갖는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  12. 제 11 항에 있어서,
    상기 강하게 도핑된 영역은 8×1015내지 7×1017cm-3의 도우펀트 농도를 갖는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  13. 제 10 항에 있어서,
    상기 셀은 길이가 폭보다 최소 10배인 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  14. 제 10 항에 있어서,
    상기 스트라이프형 셀의 다수의 열(row)을 형성하는 단계를 더 구비하고, 상기 열의 수는 10 이하인 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  15. 제 10 항에 있어서,
    상기 콘택부는 상기 셀의 끝에 형성되는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  16. 제 10 항에 있어서,
    상기 셀의 길이 방향을 따라 소정의 간격으로 다수의 상기 콘택부를 형성하는 단계를 더 구비하는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  17. 제 10 항에 있어서,
    상기 콘택부는 상기 셀의 길이 방향을 따라 연재되는 밴드를 가지며, 상기 밴드는 상기 게이트 섹션들로부터 대략 동일한 거리만큼 떨어져 잇는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
  18. 제 10 항에 있어서,
    상기 소오스 영역은 상기 칩의 표면으로부터 상기 강하게 도핑된 영역을 이격시키는 것을 특징으로 하는 파워 MOSFET의 제조 방법.
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