JP4671456B2 - 高セル密度のバーチカルトレンチゲート型ｍｏｓｆｅｔ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、バーチカルトレンチゲート型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、幾何学的パターンで配置されたセル群に形成されるのが一般的である。各セルは、正方形又は五角形のような箱形形状であるか、或いは連続した平行な細長いストライプ（縞）形状を有し得る。セルはゲート電極によってその周囲を画定され、通常各セルの内部にはソース拡散領域及びボディ拡散領域が存在する。バーチカルパワーＭＯＳＦＥＴでは、通常１つのドレインが、チップのソース及びボディ領域の反対側に配置され、つまりセルの下層をなしている。
【０００３】
図１Ａ、図１Ｂ、及び図１Ｃは、それぞれ正方形、五角形、及びストライプ形状の、トレンチゲート型ＭＯＳＦＥＴの１個のセルの平面図である。各図では、最も外側の領域がトレンチ型ゲートの１／２の部分を表し（残りの１／２の部分は隣接するセルに属している）、中間の領域はボディコンタクト領域を表している。ボディ領域は、事実上ボディコンタクト領域の延長であり、ソース領域の下を通ってトレンチの側壁に達するまで延びており、そのトレンチの側壁にはチャネルが配置されている。斜線を引かれた領域は上層をなす金属ソースコンタクトを表しており、多くのパワーＭＯＳＦＥＴではこの金属ソースコンタクトはボディ領域にも接触しており、寄生バイポーラトランジスタがオン状態となるのを防止している。
【０００４】
各セルの寸法はＹｓｂ及びＹｇによって定義される。Ｙｓｂはソース及びボディ領域、即ちゲートトレンチ内部のメサ（mesa）の幅を表し、Ｙｇはゲートの幅である。図に示すように、Ｙｇの１／２は、ソース及びボディ領域の両側に位置している。セルの全幅、つまりピッチは、Ｙｓｂ＋Ｙｇに等しい。
【０００５】
オン状態にあるときのＭＯＳＦＥＴの抵抗は、トレンチの壁に沿って存在するチャネルの幅に正比例する。パワーＭＯＳＦＥＴの効果尺度（figure of merit）は、面積／外周比（Ａ／Ｗ）であり、これは所定のチャネル幅を与えるのに必要となる面積の大きさである。一般に面積／外周比が小さくなるほどＭＯＳＦＥＴのオン抵抗値は小さくなる。
【０００６】
簡単な幾何学の公式を用いて、図１Ａ、図１Ｂ、及び図１Ｃに示す各セルについて、面積及びチャネル幅（トレンチの壁に沿って水平に測定された幅）、及び得られるＡ／Ｗの値を計算することができる。
【０００７】
図１Ａに示す正方形のセルの場合は、
Ａ＝（Ｙｓｂ＋Ｙｇ）2
Ｗ＝４・Ｙｓｂ
従って、
Ａ／Ｗ＝（Ｙｓｂ＋Ｙｇ）2／（４・Ｙｓｂ）
となる。
【０００８】
図１Ｂに示す五角形のセルの場合は、
Ａ＝（３1/2）／２・（Ｙｓｂ＋Ｙｇ）2
Ｗ＝２（３1/2）・Ｙｓｂ
従って、
Ａ／Ｗ＝（Ｙｓｂ＋Ｙｇ）2／（４・Ｙｓｂ）
となる。
【０００９】
最後に、図１Ｃに示すストライプ形セルの場合は、
Ａ＝（Ｙｓｂ＋Ｙｇ）・Ｚ
Ｗ＝２・Ｚ
従って、
Ａ／Ｗ＝（Ｙｓｂ＋Ｙｇ）／２
となるか、そのセルピッチの１／２となる。ストライプ形セルの長さを表すＺは、Ａ／Ｗの式では消える。
【００１０】
セルピッチ（Ｙｓｂ＋Ｙｇ）が小さくなるほど、面積／外周比Ａ／Ｗが小さくなるということは、これらの式から明らかである。図２は、３つのタイプのセルについて、Ａ／Ｗをセル密度の関数として示したグラフである。曲線Ａはストライプ形セルのＡ／Ｗを表し、曲線Ｂはゲート長さＹｇが１ミクロンの正方形のセルのＡ／Ｗを表しており、曲線Ｃは、ゲートの長さが０．６５ミクロンの正方形のセルのＡ／Ｗを表している。１０6セル／平方インチ（Ｍセル／平方インチ）を単位として測定されるセル密度は、フォトリソグラフィー処理によって確定されなければならないセルの寸法の測定値とみなすことを意図したものではないということに注意されたい。従って、ストライプ形セルの密度は、正方形セルの密度と等しくするために、１平方インチを占めるストライプの幅に等しい横寸法を有する正方形セルの数に基づいて計算される。対応するセルピッチはグラフの上に示されており、例えば約４．５ミクロンのピッチは、３２Ｍセル／平方インチのセル密度に対応する。
【００１１】
現時点での実際のセル密度の限界は３２〜４０Ｍセル／平方インチ程度であり、これはＹｇ＝１ミクロン、Ａ／Ｗが約１．４４の正方形のセルの場合で約４．５ミクロンのセルピッチに対応する。またこの限界は、図１Ａ〜図１Ｃに示す寄生バイポーラトランジスタがオン状態になるのを回避するために各セル内にボディコンタクト領域を形成する必要性から一部生じている。限界の生じさせる別の要因は、Ｂｕｌｕｃｅａ等に付与された米国特許第５，０７２，２６６号に記載されているような、ゲート酸化層を保護するための各セル内の深い拡散領域を形成する必要性である。総じて、これらの要因により、各セルの横向きの寸法に下限が生じ、従ってセル密度に下限が生じる。
【００１２】
図２に示すように、３２〜４０Ｍセル／平方インチ未満のセル密度に対しては、正方形セルの面積／外周比は、ストライプ形セルの面積／外周比より著しく小さくなる。実際、１．４４のＡ／Ｗを達成するのに、ストライプ形セルの場合は約８０Ｍセル／平方インチの密度が必要となるのに対し、正方形のセルでは３２Ｍセル／平方インチの密度でよい。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は、ストライプ形（縞形状の）セルを備えたトレンチゲート型パワーＭＯＳＦＥＴのセル密度を更に高め、かつオン抵抗値の低下を図ることである。
【００１４】
【課題を解決するための手段】
本発明によれば、ストライプ形の幾何学的形状のセルを用いて、セル密度が１７８Ｍセル／平方インチであるトレンチゲート型パワーＭＯＳＦＥＴが製造される。このためには、図２に示すように約１．９ミクロンのセルピッチが必要である。この小さいセルピッチは、「ストライプ」形セルに沿った様々な位置にボディコンタクト領域を形成することにより得られる。或る実施例では、このボディコンタクト領域はストライプ形セルの末端に形成され、別の実施例では、このボディコンタクト領域がストライプ形セルに沿って間隔をおいて形成されており、ストライプ形セルの一部分に存在するソース及びボディの間に発生する抵抗性の損失及びそれに伴う電圧降下を制限している。
【００１５】
更にこのゲート酸化層は、セル格子全体に渡って周期的な間隔をおいて深い拡散領域を形成することにより保護されている。この技術は１９９５年６月２日出願の米国特許出願第０８／４５９，５５５号に記載されており、ここに引用することによりこの出願の内容全体が本出願に一体とされるものとする。
【００１６】
これらの技術を用いて、セルピッチを約１．９ミクロンまで下げることができ、これによって面積／外周比を約３６％低下させることができる。
【００１７】
【発明の実施の形態】
本発明によるＭＯＳＦＥＴセルの断面図が図３に示されている。ＭＯＳＦＥＴセル３０は、Ｎ型エピタキシャル層（Ｎ−ｅｐｉ層）３０２上に形成されており、このエピタキシャル層３０２はＮ＋基板３００上に堆積したものである。セル３０は、ストライプ形状を有し、Ｎ−ｅｐｉ層３０２の上面の上に形成された溝形部分（トレンチ）内に位置する対向するゲート部分３０４Ａ及び３０４Ｂによって両側が画定されている。部分３０４Ａ及び３０４Ｂは、ゲート３０４の２つの部分であり、このゲート３０４は平行な配列に整列された複数の類似のゲート部分を含み、それに対応する複数の平行な縞形状、つまりストライプ形状のセルを形成している。ゲート部分３０４Ａ及び３０４Ｂは、それぞれゲート酸化層３０６Ａ及び３０６ＢによってＮ−ｅｐｉ層３０２から電気的に絶縁されている。ゲート部分３０４Ａ及び３０４Ｂは、ＭＯＳＦＥＴ上の一定の位置において互いに電気的に結合されている。例えば、ゲート３０４を形成するために通常用いられるポリシリコン層をパターニングして、平行なゲート部分が一定の領域において併合するような形態とすることができる。
【００１８】
一般に、セル３０の、ゲート部分３０４Ａ及び３０４Ｂに平行な長さ方向の寸法は、ゲート部分３０４Ａ及び３０４Ｂに対して垂直な向きの幅寸法の１０倍以上である。セル３０が形成され、パワーＭＯＳＦＥＴを形成する半導体チップ上には、チップの表面に平行な方向に通常数千のセルが存在する箱形セル（例えば正方形又は五角形の）を含むチップと比較して、より少ない行数のストライプ形状（例えば１０本未満）のセルが存在する。例えば、図２３には、ストライプ形ＭＯＳＦＥＴセルの３本の行を含むパワーＭＯＳＦＥＴチップの平面図が示されている。各行には通常数千のセルが含まれている。
【００１９】
セル３０はＮ＋ソース領域３０８及びＰ−ボディ３１０を含む。電気的コンタクトは、酸化層３１４の開口部を貫通する金属層３１２を用いてＮ＋ソース領域３０８を介して形成される。酸化層３１４は、通常ゲート部分３０４Ａ及び３０４Ｂの上層をなすが、金属層３１２がゲート部分３０４Ａ及び３０４Ｂと接触しないように、ある程度Ｎ＋ソース領域の上にまで延び出している。ゲートとソースが短絡すると、ＭＯＳＦＥＴは動作不能状態になる。
【００２０】
周知のように、ＭＯＳＦＥＴがオン状態になると、電流は金属層３１２と、Ｎ＋基板３００の底部に形成されているドレインコンタクト（図示せず）との間を垂直方向に流れる。電流経路はＮ＋ソース領域３０８、Ｐ−ボディ３１０、Ｎ−ｅｐｉ層３０２及びＮ＋基板３００を通っている。電流は、Ｐ−ボディにおけるトレンチに隣接するチャネル領域を通して流れ、このチャネル領域を通しての電流の流れは、ＭＯＳＦＥＴがオフ状態となるようにゲート３０４を適切にバイアスを印加することによって中断され得る。
【００２１】
また、図３に示されているのは、前に引用した米国特許出願第０８／４５９，５５５号に記載のような深いＰ＋拡散領域３１６を有する保護用ダイオードセル３２である。深いＰ＋拡散領域３１６はＮ−ｅｐｉ層３０２のＮ型材料とＰＮ接合を形成している。このＰＮ接合はダイオードとして機能する。金属層３１２は、深いＰ＋拡散領域３１６（即ちダイオードの一方の終端）を、ＭＯＳＦＥＴセル３０のＮ＋ソース領域３０８に接続し、これによってダイオードがＭＯＳＦＥＴセルのチャネルと並列に接続された形となっている。
【００２２】
深いＰ＋拡散領域３１６は、ゲート酸化層３０６Ａ、３０６Ｂを横断する電界の強度及びトレンチの角部における電界強度を低下させるように作用し、トレンチ近傍でのホットキャリアの形成を制限する。またダイオードは電圧クランプとしても作用し、ゲート酸化層の両端の電圧を制限している。図面ではダイオードセル３２におけるＰＮ接合はトレンチの底部のより低い位置に存在するが、ＭＯＳＦＥＴセル３０の前でダイオードがブレークダウンするようになっている限りこれは必ずしも必要なことではない。
【００２３】
好適実施例では、ＭＯＳＦＥＴセルがＭＯＳＦＥＴ全体に渡って規則的なパターンで配置されており、選択された個数のこのＭＯＳＦＥＴセルに対して１個の保護用ダイオードセルが設けられる。ＭＯＳＦＥＴセル数に対するダイオードセルの数は、ＭＯＳＦＥＴの設計基準に基づいて決定される。一般に、例えば、より頻繁にブレークダウンすることが予測されるＭＯＳＦＥＴにはより大きな比率のダイオードセルが必要である。
【００２４】
図６及び図７にはそれぞれＭＯＳＦＥＴ６０及び７０の平面図が示されており、これらのＭＯＳＦＥＴは各ダイオードセル６４、７４に対して２つのＭＯＳＦＥＴセル６２、７２を有している。符号６６Ａ〜６６Ｄ及び７６Ａ〜７６Ｄは、ＭＯＳＦＥＴ６０及び７０のゲートの部分を表している。ダイオードセル６４は、ゲート部分６６Ｃと６６Ｄの間の全領域を占めており、ダイオードセル７４はゲート部分７６Ｃと７６Ｄの間の領域の一部分に挟み込まれており、それらの間に追加のＭＯＳＦＥＴセル７８を形成できるようになっている。
【００２５】
再度図３を参照されたい。ＭＯＳＦＥＴセル３０は、Ｎ＋ソース領域３０８の直下にＰ＋領域３１７も有している。Ｐ−ボディ３１０のドーパント濃度は一般に８×１０15〜７×１０17ｃｍ-3であるのに対し、Ｐ＋領域３１７のドーパント濃度は５×１０18〜８×１０19ｃｍ-3（好ましくは約３〜４×１０19ｃｍ-3）の範囲にある。しかし、従来型のボディコンタクト領域とは異なり、Ｐ＋領域３１７は、図３の平面におけるｅｐｉ層３０２の表面に達していない。代わりに、図４に示すようにＰ＋領域３１７へのコンタクトが形成されている。図４は、金属層３１２及び酸化層３１４を取り除いた状態のＭＯＳＦＥＴ３０の斜視図である（図から明らかなように、図３と図４では縮尺が異なっている）。Ｐ＋領域３１７は、図３の面からはずれた位置においてｅｐｉ層３０２の表面に達している。この位置はストライプ形セルの末端にあるか、若しくは図６に示すように、ストライプ形のセルに沿ってはしご形状に配置された一連のＰ＋コンタクト領域が存在し得る。金属層を、図３に示すようにトレンチ上の酸化層と共に構造体の上に設けたとき、Ｎ＋ソース領域及びＰ−ボディ領域は短絡される。図６に示す構成によって、Ｐ−ボディ領域における電圧降下を小さくし、従って寄生バイポーラトランジスタがオン状態になるのをより効果的に防止できる。この構成では、ボディコンタクトがセルの長さ方向全体に渡ってではなく特定の位置にのみ形成されることから、Ｙｓｂは、１．９ミクロン以下の低いレベルまで小さくすることができ、セル密度を１７８Ｍセル／平方インチ以上まで高めることができる。
【００２６】
図５に示す実施例では、Ｐ−ボディにおける電圧降下を更に効果的に小さくすることができる。ＭＯＳＦＥＴセル５０はあらゆる点でＭＯＳＦＥＴセル３０に類似しているが、ただしＰ＋領域３１７の代わりにＰ＋領域５１７が設けられ、このＰ＋領域５１７はセル中央の薄いバンド部に沿ったｅｐｉ層３０２の表面に達し得る。バンド部の幅Ｙｂが、良好なボディコンタクトを与えるために通常必要となる幅より極めて小さいことから、薄い表面バンド部が存在することで、ゲート部分３０４Ａと３０４Ｂの間のメサの幅Ｙｓｂが大きく影響を受けることはない。図４の実施例の場合のように、Ｐ＋ボディコンタクト領域がゲート部分３０４Ａと３０４Ｂの間の全メサにわたって表面に達している形態の領域を、セルの末端部分、若しくはセルの長さ方向に沿って間隔をおいて周期的に配置することができる。
【００２７】
図８は、１．９ミクロンのピッチを有する、本発明によるＭＯＳＦＥＴセルの実写である。トレンチの幅（Ｙｇ）は０．６５ミクロンであり、トレンチ間のメサの幅（Ｙｓｂ）は１．２５ミクロンである。ゲートトレンチの上の酸化層は、メサ上に０．３２５ミクロン延び出しており、ソース／ボディコンタクト用に０．６ミクロンの幅を残している。
【００２８】
本発明によるＭＯＳＦＥＴの製造のためのプロセスは数多くの種類が存在するが、図９〜図１３に、図３〜図５に示すＭＯＳＦＥＴの製造のためのプロセスの一例が示されている。
【００２９】
図９を参照すると、開始点はＮ＋基板３００であり、この上にＮ−エピタキシャル層３０２を周知のプロセスを用いて成長させる。
【００３０】
厚い酸化層９３０を成長させマスクしてエッチングし、また薄い酸化層９３１を、後に深いＰ＋拡散領域３１６が形成される構造体の上側表面上に成長させる。次に深いＰ＋拡散領域３１６を、薄い酸化層９３１を通して１０〜１００ＫｅＶのエネルギーで１×１０14〜７×１０15ｃｍ-2のドーズ量で注入し、更に１〜３ミクロンの深さ（典型的には１．５〜２ミクロン）までドライブインする。得られた構造が図９に示されている。続けて酸化層９３０及び９３１を除去する。
【００３１】
このプロセスの或る形態では、厚い酸化層９３２を成長させて深いＰ＋酸化領域３１６の上を除いてフォトマスクをかけることにより除去し、薄い酸化層９３３を形成する。薄い酸化層９３３は、図１０に示すように、マスクして後にトレンチが形成される構造の部分から除去する。次にトレンチをマスクし、既知の反応性イオンエッチング又はプラズマドライエッチングの技術を用いてエッチングする。次にこのトレンチを酸化してゲート酸化層３０６Ａ、３０６Ｂを形成し、トレンチ内にトレンチの上側から溢れ出るまでポリシリコンを堆積させる。次にこのポリシリコンに、ＰＯＣｌ3プレデボジション又は６０ＫｅＶのエネルギーと５×１３13〜５×１０15ｃｍ-2のドーズ量でイオン注入を行うことにより燐イオンをドープする。これによって２０〜７０Ω／□の面抵抗値が得られる。Ｐチャネルデバイスの場合には、ポリシリコンにイオン注入でホウ素をドープし、面抵抗値が概ね４０〜１２０Ω／□となる。次にポリシリコンをエッチバックして、マスクで保護された部分以外のトレンチの表面を平坦化し、そこに金属が接触できるようにする。
【００３２】
次にＰ−ボディ３１０に薄い酸化層９３３を通してイオン注入（例えば４０〜１０ＫｅＶ、典型的には９０ＫｅＶのエネルギーでの５×１０12〜９×１０13ｃｍ-2のドーズ量のホウ素によるイオン注入）し、１０５°Ｃで３〜１０時間かけて２〜３ミクロンの深さまでイオンのドライブインを行う。Ｐ−チャネルデバイスの製造の場合は、ドーパントが燐イオンである点を除いて類似した方法を用いることができる。得られた構造は図１１に示されている。
【００３３】
次にＮ＋ソース領域３４を、マスクを用いて、１０〜１００ＫｅＶでの１×１０15〜１×１０16ｃｍ-2のドーズ量の砒素又は燐イオン注入（Ｐチャネルデバイスの場合はホウ素イオン注入）を行うことにより導入する。次に結晶構造の損傷をなおすためにアニーリングを行う。得られた構造は図１２に示されている。
【００３４】
Ｎ＋ソース領域注入の際に用いられるマスクは、後にソース領域を形成する部分以外の全ての領域をカバーさせる。従って、図４及び図５に示すように、Ｎ＋ソースマスクは、Ｐ−ボディ領域と接触することが許される表面上のＰ＋ドーピング領域をカバーすることになる。例えば、図１４に示すようにストライプ形セルの一端若しくは両端に１個のＰ＋ボディコンタクト領域が存在する形態か、図４及び図１５に示すようにストライプ形セルに沿って周期的に間隔をおいてＰ＋ボディコンタクト領域が存在する形態か、若しくは図５及び図１６に示すようにセルの長さ方向に沿った中央の薄いＰ＋バンド部を備えたストライプ形セルに沿って周期的に間隔をおいてＰ＋ボディコンタクトが存在する形態があり得る。
【００３５】
Ｎ＋ソース領域３０８を形成した後、Ｎ＋ソース領域３０８の下にＰ＋領域３１７が形成される。Ｐ＋領域３１７は、全ストライプに沿って高いエネルギー（例えば２００ＫｅＶ〜２ＭｅＶ）でホウ素を注入し、ドーパントが最終的にＮ＋ソース領域３０８の下で高濃度となるようにすることによって形成することができる。この注入のドーズ量は通常１×１０14〜５×１０15ｃｍ-2の範囲である。別法として、この注入を、Ｎ＋ソース領域３０８が形成される前に行うことができる。Ｐ＋ドーパントがチャネル領域に入り込み閾値電圧に干渉しないようにするために、Ｐ＋注入は、トレンチの上に酸化層３１４が形成された後にコンタクトホールを通して行うのがよい。そうでない場合には、Ｐ＋注入のために別のマスクが必要となる。このプロセスは図１３に示されている。
【００３６】
別法として、Ｐ＋ドーパントを、Ｎ＋領域３０８が形成される前により低いエネルギー（例えば２０〜６０ＫｅＶ）で注入することができ、またＰ＋ドーパントは後に形成されるＮ＋ソース領域３０８の下となる所望の深さに達するまでドライブインすることができる。
【００３７】
Ｐ＋注入の際に、深いＰ＋拡散領域をマスクする必要はない。追加のＰ＋ドーパントがダイオードセル３２に悪影響を及ぼすことはないからである。
【００３８】
更に金属層３１２を被着して、ソース及びボディ領域及び深いＰ＋領域と共にコンタクトホールを通してコンタクトを形成する。
【００３９】
次にＳｉＮ又はＢＰＳＧを用いてダイをパッシベーション処理し、ボンディングを容易にするためにパッドマスクウインドウをエッチングする。
【００４０】
図１７は、図５に示すＭＯＳＦＥＴセル５０の詳細図であり、Ｐ＋領域１７がどのように形成されるかを示している。破線５２２は、Ｎ＋ソース領域３０８を形成するために用いられるマスクのエッジがくる位置を表している。文字「ａ」は、ゲートトレンチ間のメサに重なる酸化層３１４の長さを示している。従って、Ｎ＋ソースマスクのエッジは、トレンチから距離ａ＋ｂだけ離隔していたことになる。文字「ｃ」は、ドライブイン過程におけるＮ＋ソース領域３０８の横方向の拡散を表している。Ｙｓｂが１．２５ミクロンであると仮定すると、Ｎ＋ソースマスクはトレンチから０．３２５ミクロンだけ離れており、酸化層３１４は０．２２５ミクロンだけメサと重なっていたことになる。そして横方向の拡散ｃは０．１６ミクロンであった。ＭＯＳＦＥＴセル５０がメサの中心線に対して対称的であることから、以下の方程式
Ｙｓｂ＝２ａ＋２ｂ＋２ｃ＋ｄ
１．２５μ＝（２・０．２２５μ）＋（２・０．１μ）＋（２・０．１６μ）＋ｄ
ｄ＝０．２μ
はソース／ボディの幅Ｙｓｂを表す。
【００４１】
従って、全ピッチ（Ｙｓｂ＋Ｙｂ）が１．９６ミクロンの場合、上述の寸法を用いると、中央Ｐ＋バンド部５２０の幅は０．２ミクロンであった。金属コンタクト（図示せず）の幅（２ｂ＋２ｃ＋ｄ）は０．７２ミクロンであり、Ｎ＋ソース領域３０８とのコンタクトの幅（２ｂ＋２ｃ）は、０．５２ミクロンである。金属コンタクト開口部の幅を小さくすること（０．７２ミクロン）は、金属層３１４を被着したときにボイドが形成されないようにするための十分な薄さに酸化層３１４を保つために必要である。
【００４２】
中央Ｐ＋バンド部５２０と、その上層をなす金属層の双方が存在することにより、図５、図１６、及び図１７の実施例では、ボディにおける電圧降下の大きさを実質的に小さくすることができる。しかし、ダイオードセル３２のブレークダウン電圧がＭＯＳＦＥＴセル３０のブレークダウン電圧より著しく低い場合にはより大きなボディ電圧降下にも耐えることができる。この場合、寄生バイポーラトランジスタ（Ｎ＋ソース領域３０８、Ｐ−ボディ３１０、及びＮ−ｅｐｉ層３０２）がオン状態になる危険性が少なくなるからである。そのような場合には、図３、図４、図１４、及び図１５に示す実施例で十分であり得る。
【００４３】
本発明のＭＯＳＦＥＴの別の利点は、米国特許第５，４６８，９８２号に記載されているような、漏れ電流を防止するためのチャネルブロックの必要性が小さくなるということである。箱型セル構造では、セルの中央に配置されたチャネルブロックにより占められる面積の比率が、セルの寸法が小さくなるにつれて大きくなる。ストライプ形セル構造の場合は、チャネルブロックの効果がほとんどない。
【００４４】
図１８〜図２２に示すのは１７８Ｍセル／平方インチデバイスの利点である。
【００４５】
図１８は、比オン抵抗値ＲｏｎＡ（ｍｏｈｍ（モー）−ｃｍ2）を、面積／外周比の関数として示したものである。曲線Ｄは、セル密度が８〜３２Ｍ（×１０6）セル／平方インチの範囲の５００Ａ６０Ｖデバイスの場合である。曲線Ｅは、セル密度が１２〜１７８Ｍセル／平方インチの範囲の５００Ａ３０Ｖデバイスの場合である。曲線Ｆは、セル密度が１２〜１７８Ｍセル／平方インチの範囲の３００Ａ２０Ｖデバイスの場合である。各場合のゲート電圧は１０Ｖであった。１７８Ｍセル／平方インチデバイスにおいて比オン抵抗値が著しく小さいことが明らかである。図１９は、同じデータを片対数グラフにプロットしたものであり、曲線Ｇ、Ｈ、及びＩは、それぞれ曲線Ｄ、Ｅ、及びＦに対応する。
【００４６】
図２０は、ＲｏｎＡをセル密度の関数として示したものである。曲線Ｊは５００Ａ６０Ｖデバイスの場合、曲線Ｋは５００Ａ３０Ｖデバイスの場合、そして曲線Ｌは３００Ａ３０Ｖデバイスの場合である。同様にゲート電圧はすべて１０Ｖであった。
【００４７】
図２１は、４つのシミュレーションについて、ＲｏｎＡを面積／外周比の関数として示したものであり、曲線Ｍは５００Ａデバイスの場合、曲線Ｎは３００Ａデバイスの場合、曲線Ｏは１７５Ａデバイスの場合、そして曲線Ｐは１２５Ａデバイスの場合である。５００Ａ及び３００Ａデバイスの場合の測定データ点も示されており、これでシミュレーションデータを確認できる。
【００４８】
図２２は、４つの１７８Ｍセル／平方インチデバイスについてシミュレートしたＲｏｎＡをゲート電圧の関数として示したものであり、曲線Ｑは５００Ａデバイスの場合、曲線Ｒは３００Ａデバイスの場合、曲線Ｓは１７５Ａデバイスの場合、そして曲線Ｔは１２５Ａデバイスの場合である。◆は、３００Ａデバイスの場合の測定データ点を示している。
【００４９】
いくつかの本発明の特定の実施例について説明してきたが、これらの実施例は発明の内容の説明を意図したものであり、本発明の範囲の限定を意図したものではない。他の多くの本発明の別実施態様も可能であることは当業者には明らかであろう。
【００５０】
【発明の効果】
以上のように、本発明により、ボディコンタクトが形成される領域を制限し、かつダイオードセルを用いることにより、ＭＯＳＦＥＴセルの幅を小さくし、パワーＭＯＳＦＥＴのオン抵抗を小さくすることができる。即ち、従来よりセル密度が高く、オン抵抗値が小さいトレンチゲート型パワーＭＯＳＦＥＴが提供される。
【図面の簡単な説明】
【図１】Ａ、Ｂ、及びＣからなり、Ａは正方形のＭＯＳＦＥＴセル、Ｂは五角形のＭＯＳＦＥＴセル、Ｃはストライプ形のＭＯＳＦＥＴセルの平面図である。
【図２】パワーＭＯＳＦＥＴにおける面積／外周比Ａ／Ｗをセル密度の関数として示したグラフである。
【図３】１個のストライプ形のＭＯＳＦＥＴセル及びゲート酸化層を保護するための深い拡散領域の断面図である。
【図４】図３のＭＯＳＦＥＴの斜視図である。
【図５】ボディ領域とその上層をなす金属コンタクト層との接触を改善するための薄い中央バンド部が半導体表面に設けられている別の実施例の斜視図である。
【図６】ダイオードセルが中断されていない実施例の平面図である。
【図７】ダイオードセルが、ＭＯＳＦＥＴセルによって周期的に中断されている実施例の平面図である。
【図８】本発明によるＭＯＳＦＥＴの断面写真である。
【図９】本発明によるＭＯＳＦＥＴの製造プロセスの１段階を示す図である。
【図１０】本発明によるＭＯＳＦＥＴの製造プロセスの１段階を示す図である。
【図１１】本発明によるＭＯＳＦＥＴの製造プロセスの１段階を示す図である。
【図１２】本発明によるＭＯＳＦＥＴの製造プロセスの１段階を示す図である。
【図１３】本発明によるＭＯＳＦＥＴの製造プロセスの１段階を示す図である。
【図１４】ボディコンタクト領域が、ストライプ形セルの一端のセル表面上に設けられた実施例の平面図である。
【図１５】ボディコンタクト領域が、ストライプ形セルの長さ方向に沿って周期的に間隔をおいてセル表面上に設けられた実施例の平面図である。
【図１６】ボディコンタクト領域が、ストライプ形セルの中央に沿って薄いバンド部を有する実施例の平面図である。
【図１７】図５及び図１６に示すＭＯＳＦＥＴの詳細図である。
【図１８】異なるセル密度を有する複数のＭＯＳＦＥＴに対する比オン抵抗値を、面積／外周比の関数として示したグラフである。
【図１９】図１８のデータを片対数グラフにプロットしたグラフである。
【図２０】いくつかの異なるＭＯＳＦＥＴについて、比オン抵抗値をセル密度の関数として示したグラフである。
【図２１】いくつかの異なるＭＯＳＦＥＴについて、比オン抵抗値を面積／外周比の関数として示したグラフである。
【図２２】１７８Ｍセル／平方インチのセル密度を有するいくつかのＭＯＳＦＥＴについて、比オン抵抗値をゲート電圧の関数として示したグラフである。
【図２３】３本の行をなすように配置されたストライプ形ＭＯＳＦＥＴセルを含むパワーＭＯＳＦＥＴチップの平面図である。
【符号の説明】
３０ ＭＯＳＦＥＴセル
３２ 保護用ダイオードセル
３００ Ｎ＋基板
３０２ Ｎ−エピタキシャル層
３０４ ゲート
３０４Ａ、３０４Ｂ ゲート部分
３０６Ａ、３０６Ｂ ゲート酸化層
３０８ Ｎ＋ソース領域
３１０ Ｐ−ボディ
３１２ 金属層
３１４ 酸化層
３１６ 深いＰ＋拡散領域
３１７ Ｐ＋領域
５２０ 中央Ｐ＋バンド部
６０、７０ ＭＯＳＦＥＴ
６２、７２ ＭＯＳＦＥＴセル
６４、７４ ダイオードセル
６６Ａ〜Ｄ、７６Ａ〜Ｄ ゲート部分
７８ ＭＯＳＦＥＴセル
９３０ 厚い酸化層
９３１ 薄い酸化層
９３２ 厚い酸化層
９３３ 薄い酸化層

Claims (18)

  1. １個以上のＭＯＳＦＥＴセルを有する半導体チップに形成されたバーチカルパワーＭＯＳＦＥＴにおいて、
    前記ＭＯＳＦＥＴセルが、長さ及び幅を有する細長い縞形状のストライプ形セルとして形成され、前記ストライプ形セルは、それぞれ両縁部に対向する２つのゲート部分である第１のゲート部分及び第２のゲート部分を有する形態で配置され、前記ストライプ形セルの上側表面が前記チップの表面と一致しており、前記ゲート部分のそれぞれがトレンチ内に形成されていることを特徴とし、
    前記ＭＯＳＦＥＴセルが、
    前記上側表面の一部分に隣接する位置に配置され、前記対向する２つのゲート部分の前記第１のゲート部分と前記第２のゲート部分との間に延在する第１導電型のソース領域と、
    前記ソース領域の下に配置された第２導電型のボディ領域であって、前記トレンチの壁に隣接したチャネル領域を含む、該ボディ領域と、
    前記ボディ領域に隣接する前記第１導電型のドレイン領域と、
    前記ボディ領域内部の高濃度ドーピング領域であって、前記高濃度ドーピング領域が、前記第２導電型であり、前記ボディ領域の残りの部分のドーパント濃度より極めて高いドーパント濃度を有し、前記セルの前記長さ方向に沿って延在し、前記セルの前記表面に達するまで延びている１以上のコンタクト部分を有し、前記高濃度ドーピング領域は、前記コンタクト部分以外の領域で、前記ソース領域の下の前記ボディ領域内部において前記セルの前記長さ方向に沿って延在する部分を有する、該高濃度ドーピング領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
  2. 前記高濃度ドーピング領域が、５×１０１８〜８×１０１９ｃｍ−３のドーパント濃度を有することを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  3. 前記ボディ領域が、８×１０１５〜７×１０１７ｃｍ−３のドーパント濃度を有することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。
  4. 前記セルの長さが、前記セルの幅の１０倍以上であることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  5. 前記ストライプ形セルの行が複数あり、前記行の数が１０未満であることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  6. 前記コンタクト部分が、前記セルの末端に配置されていることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  7. 前記セルの長さ方向に沿って間隔をおいて配置された複数の前記コンタクト部分を有することを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  8. 前記コンタクト部分が、前記セルの長さ方向に沿って延在するバンド部を有し、前記バンド部が前記ゲート部分の間の、両ゲート部分から等距離の位置に配置されていることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  9. 前記高濃度ドーピング領域が、前記ソース領域によって前記チップの前記表面から離隔されていることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
  10. １個以上のＭＯＳＦＥＴセルを有する半導体チップに形成されたバーチカルパワーＭＯＳＦＥＴにおいて、
    前記ＭＯＳＦＥＴセルが、長さ及び幅を有する細長い縞形状のストライプ形セルとして形成され、前記ストライプ形セルは、それぞれ両縁部に対向する２つのゲート部分である第１のゲート部分及び第２のゲート部分を有する形態で配置され、前記ストライプ形セルの上側表面が前記チップの表面と一致しており、前記ゲート部分のそれぞれがトレンチ内に形成されていることを特徴とし、
    前記ＭＯＳＦＥＴセルが、
    前記上側表面に位置し、前記ストライプの前記長さ及び幅に沿って配置され、前記対向する２つのゲート部分の前記第１のゲート部分と前記第２のゲート部分との間に延在する第１導電型のソース領域と、
    前記ソース領域の下に配置された第２導電型のボディ領域であって、前記トレンチの壁に隣接したチャネル領域を含む、該ボディ領域と、
    前記ボディ領域に隣接する前記第１導電型のドレイン領域と、
    前記ボディ領域内部の高濃度ドーピング領域であって、前記高濃度ドーピング領域が、前記第２導電型であり、前記ボディ領域の残りの部分のドーパント濃度より極めて高いドーパント濃度を有し、前記ソース領域の下で前記セルの前記長さ方向に沿って延在し、前記セルの末端において前記チップの前記表面に達するまで延びている１以上のコンタクト部分を有し、前記高濃度ドーピング領域は、前記コンタクト部分以外の領域で、前記ソース領域の下の前記ボディ領域内部において前記セルの前記長さ方向に沿って延在する部分を有し、前記高濃度ドーピング領域は、前記セルの前記幅より短い幅を有する、該ボディ領域内部の高濃度ドーピング領域と、
    前記ドレイン領域に隣接して配置された、第２導電型の高濃度ドーピング領域を含む保護用のダイオードセルとを有することを特徴とするパワーＭＯＳＦＥＴ。
  11. 複数の前記ＭＯＳＦＥＴセルと、
    反復的なパターンに配置された複数の前記ダイオードセルとを有し、
    それぞれのダイオードセルは、選択された数の前記ＭＯＳＦＥＴセルに対応して設けられていることを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴ。
  12. 前記高濃度ドーピング領域は、前記チップの前記表面に延在し、前記セルの前記長さ方向に沿って間隔をおいて周期的に配置された２以上の前記コンタクト部分を有し、
    前記高濃度ドーピング領域の前記ソース領域の下の前記ボディ領域内部において前記セルの前記長さ方向に沿って延在する部分は、長さ方向に平行に２本存在し、かつ
    前記高濃度ドーピング領域は、前記コンタクト部分の間に位置し、かつ前記セルの前記長さ方向に沿って延在する２つの部分の間の位置において前記チップの前記表面まで延在する、中央の薄いバンド部を有することを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴ。
  13. 半導体チップにバーチカルパワーＭＯＳＦＥＴを形成する方法であって、
    １個以上のＭＯＳＦＥＴセルを形成する過程であって、前記ＭＯＳＦＥＴセルが、長さ及び幅を有する細長い縞形状のストライプ形セルとして形成され、前記ストライプ形セルは、それぞれ両縁部に対向する２つのゲート部分である第１のゲート部分及び第２のゲート部分を有する形態で配置され、前記ストライプ形セルの上側表面が前記チップの表面と一致しており、前記ゲート部分のそれぞれがトレンチ内に形成される、該過程を有し、
    前記ＭＯＳＦＥＴセルを形成する過程が、
    前記上側表面の一部分に隣接する位置に配置され、前記対向する２つのゲート部分の前記第１のゲート部分と前記第２のゲート部分との間に延在する第１導電型のソース領域を形成する過程と、
    前記ソース領域の下に配置された第２導電型のボディ領域を形成する過程であって、前記ボディ領域は前記トレンチの壁に隣接したチャネル領域を含む、該過程と、
    前記ボディ領域に隣接する前記第１導電型のドレイン領域を形成する過程と、
    前記ボディ領域内部の高濃度ドーピング領域を形成する過程であって、前記高濃度ドーピング領域は、前記第２導電型であり、前記ボディ領域の残りの部分のドーパント濃度より極めて高いドーパント濃度を有し、前記セルの前記長さ方向に沿って延在し、前記セルの前記表面に達するまで延びている１以上のコンタクト部分を有し、前記高濃度ドーピング領域は、前記コンタクト部分以外の領域で、前記ソース領域の下の前記ボディ領域内部において前記セルの前記長さ方向に沿って延在する部分を有する、該過程とを有することを特徴とする方法。
  14. 前記高濃度ドーピング領域が５×１０１８〜８×１０１９ｃｍ−３のドーパント濃度を有し、前記ボディ領域が８×１０１５〜７×１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域が前記高濃度ドーピング領域を前記チップの前記表面から離隔していることを特徴とする請求項１３に記載の方法。
  15. 前記セルの長さが、前記セルの幅の１０倍以上であることを特徴とし、
    前記ストライプ形セルの行が複数あり、前記行の数が１０未満であることを特徴とする請求項１３に記載の方法。
  16. 前記コンタクト部分が、前記セルの末端に配置されていることを特徴とする請求項１３に記載の方法。
  17. 前記セルの長さ方向に沿って間隔をおいて配置された複数の前記コンタクト部分を有することを特徴とする請求項１３に記載の方法。
  18. 前記コンタクト部分が、前記セルの長さ方向に沿って延在するバンド部を有し、前記バンド部が前記ゲート部分の間の、両ゲート部分から等距離の位置に配置されていることを特徴とする請求項１３に記載の方法。
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