JPH01278766A

JPH01278766A - 半導体装置の製造方法

Info

Publication number: JPH01278766A
Application number: JP10835388A
Authority: JP
Inventors: Masayuki Norishima; 法島　政之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-30
Filing date: 1988-04-30
Publication date: 1989-11-09
Anticipated expiration: 2012-01-22
Also published as: JP2573303B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置の製造方法に関し、特に、バイポ
ーラ型半導体素子を有する半導体装置の製造方法に関す
る。

（従来の技術）半導体基板上にＢｉ素子（バイポーラ型半導体素子）と
ＣＭＯＳ素子（相補ＭＯＳ型半導体素子）とを有する半
導体集積回路（以下、Ｂｉ−ＣＭＯＳ素子という。）が
ある。第３図はそのＢ１−ＣＭＯＳ素子の代表的な一例
を示すものである。

その第３図において、ＩはＢｉ素子、■はＣＭＯＳ素子
である。さらに、ＣＭＯ３素子■素子−ＭＯＳＦＥＴ　
（Ｐチャンネル型ＭＯ３ＦＥＴ）ＡとＮ−ＭＯＳＦＥＴ
　（Ｎチャンネル型ＭＯＳＦＥＴ）Ｂとを備える。同図
に示すように、Ｂｉ素子Ｉの高速化を図るため、埋め込
み層１及びコレクタ高濃度領域２を形成し、それらによ
ってコレクタの低抵抗化を図っている。また、エミ・ン
タ領域３を多結晶シリコン４からの不純物拡散によって
形成し、それによりベース・エミッタ接合によるベース
・エミッタ間め接合容量の低減及び多結晶シリコン４上
に自己整合的にコンタクトを取ることによるエミッタサ
イズの微細化を可能としている。

第３図のＢ　ｉ−ＣＭＯＳ素子は従来汎用型のものであ
るため、その他の部分についての説明は省略する。

第３図において、多結晶シリコン４は、ＣＭＯ８素子■
素子−ト電極５に用いられる多結晶シリコンと共通に形
成することもできる。而して、ベース領域６への不純物
の導入が、ＣＭＯＳ素子■素子−ト電極５の形成よりも
前に行われている。

そのため、その後に行われる熱工程で不純物がより深く
拡散し、ベース領域６がより深いものとなる。しかしな
がら、ベース領域６が深くなると、Ｂｉ素子Ｉの高周波
特性が劣化し、素子性能を著しく悪化する。このような
観点からすれば、Ｂｉ素子Ｉを高速なものとするには、
上記とは逆に、ＣＭＯ８素子■素子−した後にＢｉ素子
■のベース領域６及びエミッタ領域３を形成するのが望
ましい。このためには、ＣＭＯ３素子■素子−ト電極５
のための多結晶シリコンと、Ｂ１素子Ｉのエミッタ領域
３のための多結晶シリコン４とを別々に形成する工程を
用いるのが望ましい。

第４図は、理想的なりｉ素子の不純物分布を示すもので
ある。同図において、深さ−０，２〜０μｍの部分は多
結晶シリコン層７であり、深さ０μｍ以上の部分がシリ
コン基板８である。また、実線９はエミッタ不純物、破
線１０はベース不純物及び−点鎖線１１はコレクタ不純
物のそれぞれの濃度を示す曲線である。破線１０で示さ
れるべ一ス不純物の濃度には２つの濃度極大点１０ａ。

１０ｂがある。それらの２つの極大点１０ａ。

１０ｂは、ベース不純物の導入を２回に分けて行うこと
により形成される。即ち、第５図に示す浅いベース不純
物分布１２を実現するベース不純物導入と、第６図に示
す深いベース不純物分布１３を実現するベース不純物導
入とを別々に行うことにより、第４図の破線１０で示す
ベース不純物分布が得られる。このように、浅いベース
不純物分布１２と深いベース不純物分布１３とによって
全体としてのベース不純物分布１０を決定するようにし
たので、Ｂｉ素子Ｉの特性を決めるベースシート抵抗と
電流増幅率・ベース幅を別々に制御できる。即ち、ベー
スシート抵抗は、第７図にハツチングで示されるベース
不純物量１４で決められ、不純物量１４が多いほどベー
ス抵抗は下がる。電流増幅率は、第８図にハツチングで
示されるべ一ス不純物量１５で決められ、不純物量１５
が少ないほど電流増幅率は上がる。また、ベース幅を狭
くすると素子の高速化が図られるが、このためにもベー
ス不純物量１５は少ない方がよい。上記ベース不純物導
入を２回に分けて行う方法を用いると、第５図かられか
るように、ベース不純物分布１２はエミッタ不純物分布
９巾に入っているので、第８図のベース不純物ｆｆ１１
５を増すことなくベースシート抵抗を下げることができ
、ベースシート抵抗と電流増幅率・ベース幅を別々に制
御できる。

（発明が解決しようとする課８）Ｂｉ−ＣＭＯＳ素子におけるＢｉ素子にも、第４図の破
線１０に示したようなベース不純物分布を与えれば、Ｂ
ｉ素子のベースシート抵抗と電流増幅率・ベース幅を所
期の値となるように制御することができ、Ｂｉ素子の高
性能化を図ることができる。しかしながら、前述のよう
に、ＣＭＯ８素子Ｈ素子酸後にＢｉ素子Ｉのベース領域
６及びエミッタ拡散層３を形成するようにすると、今度
は逆に以下のような不都合が新たに生じる。即ち、Ｂｉ
索索子−おいて、エミッタ拡散層３を多結晶シリコン４
からの不純物拡散によって形成するために寄与する熱工
程が短くなりすぎ、エミッタ不純物のシリコン基板８へ
の拡散が浅くなりすぎ、浅いベース不純物分布１２がエ
ミッタ不純物分布９中に入り切らず、はみ出してしまう
。この様子を示すのが第９図及び第１０図である。即ち
、第９図は、浅いベース不純物１２と深いベース不純物
１３とを合わせたベース不純物分布１０と、エミッタ不
純物分布９との関係を示している。第１０図は、浅いベ
ース不純物分布１２とエミッタ不純物分布９との関係を
示している。第１０図かられかるように、浅いベース不
純物分布１２がエミッタ不純物分布９からはみ出してし
まうと、浅いベース不純物分布１２が、ベースシート抵
抗のみならず電流増幅率・ベース幅の制御に影響を及ぼ
し、それらを互いに独立的に制御できなくなり、Ｂｉ素
子Ｉの高性能化が難しくなる。

本発明は、上記に鑑みてなされたもので、その目的は、
Ｂｉ素子のベースシート抵抗及び電流増幅率・ベース幅
の双方を別々に制御可能な半導体装置の製造方法を、Ｂ
ｉ素子のエミッタサイズの微細化及びＢｉ素子の高速化
を可能とするものとして提供することにある。

〔発明の構成〕

（課題を解決するための手段）本発明の半導体装置の第１の製造方法は、以下のように
構成される。即ち、バイポーラ型半導体素子を有する半
導体装置の製造方法において、下記のａ−Ｃの工程を備
え、工程ａと工程すとは順不同であり、工程ａ、ｂの後
に工程Ｃが実施されることを特徴とする半導体装置の製
造方法。

ａ　前記バイポーラ型半導体素子のベース領域へ複数回
のベース導電型不純物導入を行う工程。

ｂ　前記バイポーラ型半導体素子のエミッタ領域へエミ
ッタ導電型不純物導入を行う工程。

Ｃ前記エミッタ領域上にエミッタ電極となる多結晶シリ
コンを堆積させて、その多結晶シリコンからエミッタ導
電型不純物をそのエミッタ領域へ導入させる工程。

また、第２の製造方法は、バイポーラ型半導体素子とＭ
ＯＳ型半導体素子とを有する半導体装置の製造方法に関
し、ＭＯＳ型半導体素子のゲート電極形成後に、前記第
１の製造方法によってバイポーラ型半導体素子を形成す
るものとして構成される。

また、第３の製造方法は、第１あるいは第２の製造方法
において、バイポーラ型半導体素子のベース領域に複数
回のベース導電型不純物導入を行うことにより、エミッ
タ導電型不純物分布との関係によって、ベースシート抵
抗と電流増幅率・ベース幅とを別々に制御するものとし
て構成される。

（作　用）第１の製造方法においては、バイポーラ型半導体素子の
エミッタ領域の形成が、不純物の導入とその後に堆積さ
れる多結晶シリコンからの不純物の拡散とによって行わ
れる。そのため、熱工程の温度を低く、且つ熱工程の時
間を短くしても、エミッタ導電型不純物の拡散が十分に
行われる。また、エミッタ電極に多結晶シリコンを用い
ているためエミッタ電極とエミッタ領域とは自己整合的
にコンタクトがとられる。

第２の製造方法においては、ＭＯＳ型半導体素子のゲー
ト電極形成後に、バイポーラ型半導体素子のベース領域
の形成が行われる。そのため、その後の熱工程によって
ベース領域が深く入り過ぎることはない。また、バイポ
ーラ型半導体素子のエミッタ領域の形成も、ＭＯＳ型半
導体素子のデー４電極形成後に行われる。そのため、多
結晶シリコンからのエミッタ型不純物のエミッタ領域へ
の拡散時間は短いものとなる。しかしながら、予めエミ
ッタ領域に不純物を導入しであるので、エミッタ導電型
不純物の拡散は十分に行われる。

第３の製造方法においては、バイポーラ型半導体素子の
ベース領域に複数回のベース導電型不純物導入が行われ
、ベースシート抵抗と電流増幅率・ベース幅が別々に制
御される。

（実施例）本発明の第１実施例を第１図（ａ）〜（ｄ）を参照して
説明する。

第１図（ａ）かられかるように、ｌはＢ１素子（形成予
定領域）、■はＣＭ　ＯＳ素子（形成予定領域）であり
、ＣＭＯ３素子■はさらにＰ　−ＭＯＳＦＥＴ　（形成
予定領域）ＡとＮ−ＭＯＳＦＥＴ（形成予定領域）Ｂと
から成っている。即ち、Ｐ型シリコン基板１６上に高濃
度Ｎ型不純物領域としての埋め込み層１を形成し、さら
にその後Ｐ型シリコン基板１６上にＰ型シリコンをエピ
タキシャル成長させる。次に、そのＰ型シリコンのうち
、Ｎ−ＭＯ３ＦＥＴＯ３ＦＥＴ形成予定領域性物を導入
して不純物拡散領域としてのＰウェル１７を形成し、Ｐ
−ＭＯＳＦＥＴ形成予定領形成予定領域水子形成予定領
域ｌにＮ型不純物を導入して不純物拡散領域としてのＮ
ウェル１８を形成する。

次に、素子間の電気的絶縁のために厚い酸化膜により素
子分離領域１９を形成する。次に、Ｂｉ素子形成予定領
域Ｉにおいて、高濃度Ｎ型拡散層によってコレクター領
域２を形成する。その後、Ｐ−ＭＯＳＦＥＴ形成予定領
域Ａ及び領域ＭＯ３ＦＥＴＯ３ＦＥＴ形成予定領域性入
により不純物導入を行い、次いでシリコン表面を、後に
ゲート酸化膜２０を形成するための酸化膜て彼う。次に
、その酸化膜上に、後にゲート電極５を形成するための
多結晶シリコンを堆積する。その多結晶シリコン中に多
結晶シリコンを導電性とする不純物（例えばＮ型不純物
）を導入し、その後その多結晶シリコンをエツチングし
てゲート電極５を形成する。そのゲート電極５をマスク
として前記酸化膜をエツチングしてゲート酸化膜２０を
形成する。

このエツチングにおいては、Ｂｉ素子形成予定領域Ｉに
ついてみれば、その領域Ｉ側にはゲート電極は存在しな
いので、その領域Ｉ上の前記酸化膜は全て除去される。

次に、Ｎ−ＭＯ３ＦＥＴ形成Ｐ定領域ＢにＮ型不純物を
導入してソース・ドレイン領域２１ａを形成し、Ｐ−Ｍ
Ｏ３ＦＥＴ形成ｒ定領域Ａ及びＢｉ素子形成予定頭頭載
にＰ型不純物を導入してソース・ドレイン領域２１ｂ及
び高ｌ農度ベース領域２２を形成する。以上の工程によ
って製造された中間半導体装置が第１図（ａ）に示され
る。以上の工程は、従来のＢｉ−０ＭＯ８素子の製造工
程と同じである。さらにはＣＭＯ８素子Ｈについてみれ
ば、以上の工程は、埋め込み層１及びコレクター領域２
の形成工程を除いて、従来のＣＭＯ３素子の製造工程と
同一である。

次に、同図（ｂ）かられかるように、Ｂｉ素子形成予定
領域Ｉにおいて、イオン注入によりＰ型不純物を導入し
てベース領域６を形成する。このベース領域６の形成に
当っては、従来技術で述べたように、イオン注入を２回
に分けて行ない、浅いベース不純物分布（第５図の１２
）及び深いベース不純物濃度（第６図の１３）が形成さ
れるようにする。その後、半導体表面を絶縁膜２３で被
う。その絶縁膜２３に異方性エツチングを施し、後にエ
ミッタ領域３となるべき部分の上方部分２３ａを除去す
る。その後、全面にＮ型不純物をイオン注入する。しか
しながら、絶縁膜２３が、後にエミッタ領域３となるべ
き部分以外の半導体表面を被っているので、そのＮ型不
純物は後にエミッタ領域３となるべき部分のみに導入さ
れ、同図（Ｃ）かられかるようにエミッタ領域３が形成
される。このようなＮ型不純物のイオン注入にあっては
、イオン打ち込み量と加速電圧とを適当な値に設定して
、第５図に示すように、エミッタ不純物分布９が浅いベ
ース不純物分布１２を被うようにする。これにより、第
１図（ｂ）に示す中間半導体装置が得られる。

次に、同図（Ｃ）かられかるように、絶縁膜２３上に多
結晶シリコン４Ａを堆積する。その多結晶シリコン４Ａ
にＮ型不純物を導入する。その多結晶シリコン４Ａをエ
ツチングして、同図（ｄ）に示すように、エミッタ電極
４を形成する。その後、配線２４を形成することにより
同図（ｄ）に示すＢｉ−０ＭＯ８素子が得られる。

以上に述べた製造方法により得られるＢｉ−ＣＭＯ３素
子においては、ベース領域６への不純物導入を２回に分
けて行ったこと及びエミッタ領域３への不純物導入を多
結晶シリコン４Ａからの拡散のみによるものよりも深く
できることから、第５図に示すようなエミッタ及びベー
ス不純物分布９，１２を実現することか可能となる。従
って、前記従来技術で述べたように、ベースシート抵抗
の制御と電流増幅率・ベース幅の制御をそれぞれ独立に
行うことができる。また、エミッタ電極４により自己整
合的にエミッタコンタクトをとることもできるので、エ
ミッタサイズの微細化も可能となり、素子の集積化及び
高速化を図ることができる。

上記第１実施例と同様の製造方法を用いて、ＣＭ　ＯＳ
索子■は形成せず、Ｂ１素子！のみを形成することもで
きる。それにより、上記第１実施例と同様の効果（機能
）を持つＢｉ素子Ｉを形成することができる。

また、上記第１実施例において、ＣＭＯ３素子■のドレ
イン領域に高電界が集中するのをさけるには、ＣＭＯ９
素子Ｈの各ソース・ドレイン領域２１ａ、２１ｂもしく
はその一方に、第２図に示すように、低濃度不純物拡散
領域２５ａ、２５ｂもしくはその一方を形成し、ゲート
電極５の側面に絶縁膜の側壁２６を残存させたＬ　Ｄ　
Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ　）構造
にすればよい。上記側壁２６を残存させるには、上記第
１実施例と同様の工程でゲート電極５を形成した後、低
濃度の不純物をイオン注入することによりソース・ドレ
イン領域（２５ａ＋２１ａ、２５ｂ＋２１ｂ）もしくは
その一方を形成し、その後絶縁膜を堆積して異方性エツ
チングを行えばよい。その後、ゲート電極５及び側壁２
６をマスクとして高濃度の不純物を導入してソース・ド
レイン領域２１ａ、２１ｂもしくはその一方を形成する
。これにより、それらのソース・ドレイン領域２１ａ、
２１ｂもしくはその一方の内側に低濃度不純物拡散領域
２５ａ。

２５ｂもしくはその一方が残る。このようにして、Ｂｉ
素子の特性を変えることなく　ＬＤＤ構造とすることが
できる。

上記の各実施例において、エミッタ領域３形成のための
Ｎ型不純物導入後、エミッタ領域３上に多結晶シリコン
４Ａを堆積する前に、シリコン基板に対して適当なエツ
チング処理を施して、シリコン基板と多結晶シリコン４
Ａとの界面の状態を良好なものとすることもできる。

さらに、Ｂｉ素子ｌのベース領域６及びエミッタ領域３
の形成は、多結晶シリコン４Ａの形成前であれば、種々
の順序で行うことができる。即ち、例えば、ベース領域
６に不純物を導入した後、エミッタ領域３に不純物を導
入し、その後さらにベース領域６の一部に不純物を導入
することができる。さらには、エミッタ領域３に不純物
を導入した後、ベース領域６の一部に複数回の不純物導
入を行うこともできる。

〔発明の効果〕

本発明の第１の製造方法によれば、低温で短時間の熱工
程によっても、エミッタ領域における不純物の拡散が十
分に行われ、且つベース領域の深く入り過ぎることのな
いバイポーラ型半導体素子を有する半導体装置を得るこ
とができる。

その第２の方法によれば、バイポーラ型半導体素子がエ
ミッタ領域における不純物の拡散が十分に行われ且つベ
ース領域の深く入り過ぎることのないものとして、ＭＯ
Ｓ型半導体素子と混載された半導体装置が得られる。

その第３の製造方法によれば、第１及び第２の方法で製
造した半導体装置におけるバイポーラ型半導体素子が、
ベースシート抵抗と電流増幅率・ベース幅とが別々に制
御され、それぞれ適切な値を有するものとして構成され
る。

【図面の簡単な説明】

第１図は本発明の一実施例の工程断面図、第２図は異な
る実施例によって得られる半導体装置の断面図、第３図
は従来の半導体装置の断面図、第４図は理想的なバイポ
ーラ型半導体素子の不純物分布図、第５図はベース不純
物分布のうち浅いベース不純物分布のみを書いた理想的
なバイポーラ型半導体素子の不純物分布図、第６図はベ
ース不純物分布のうち深いベース不純物分布のみを書い
た理想的なバイポーラ型半導体素子の不純物分布図、第
７図はベースシート抵抗に寄与するベース不純物を示し
たバイポーラ型半導体素子の不純物分布図、第８図は電
流増幅率に寄与するベース不鈍物を示したバイポーラ型
半導体素子の不純物分布図、第９図及び第１０図は従来
技術の問題点を示したバイポーラ型半導体素子の不純物
分布図である。１・・・埋め込み層、２・・・コレクタ高濃度領域、３
・・・エミッタ領域、４Ａ・・・エミッタ電極となる多
結晶シリコン、４・・・エミッタ電極、５・・・ゲート
電極、６・・・ベース領域、７・・・多結晶シリコン層
、８・・・シリコン基板、９・・・エミッタ不純物分布
を示す実線、１０・・・ベース不純物分布を示す破線、
１０ａ・・・浅いベース不純物分布によるｌａ度極大点
、１０ｂ・・・深いベース不純物分布による濃度極大点
、１１・・・コレクタ不純物分布を示す一点鎖線、１２
・・・浅いベース不純物分布、］３・・・深いベース不
純物分布、１４・・・ベースシート抵抗に寄与するベー
ス不純物部分、１５・・・電流増幅率に寄与するベース
不純物部分、１６・・・Ｐ型シリコン基板、１７・・・
Ｐウェル、１８・・・Ｎウェル、１９・・・素子分離用
の厚い酸化膜、２０・・・ゲート酸化膜、２１ａ・・・
Ｎチャンネル型ＭＯ３ＦＥＴのソース・ドレイン領域、
２１ｂ・・・Ｐチャンネル型ＭＯＳＦＥＴのソース・ド
レイン領域、２２・・・高濃度ベース領域、２３・・・
ゲート電極用多結晶シリコン・エミッタ電極用多結晶シ
リコン間絶縁膜、２３ａ・・・エミッタ領域３上の絶縁
膜２３の除去部分、２４・・・配線、２５ａ・・・Ｎチ
ャンネル型ＭＯ３ＦＥＴソース・ドレイン領域に導入さ
れた低濃度不純物拡散領域、２５ｂ・・・Ｐチャンネル
型ＭＯ３ＦＥＴソース・ドレイン領域に導入された低濃
度不純物拡散領域、２６・・・ＬＤＤ構造に用いられる
側壁用絶縁膜。出願人代理人　　佐　　藤　　−雄Ｎ不、托鞠（Ｃ）第１図第３図７（さ（μｍ） ′第４図（ｄ）￥１図第２図深さ（μｍ）　　　　　　　　　　　　　　　　　深さ
（μｍ）￥９図　　　　　　　　南１０図深さ（μｍ）第７図７朶さ（胛）第８図

Claims

【特許請求の範囲】１、バイポーラ型半導体素子を有する半導体装置の製造
方法において、下記のａ〜ｃの工程を備え、工程ａと工
程ｂとは順不同であり、工程ａ、ｂの後に工程ｃが実施
されることを特徴とする半導体装置の製造方法。ａ、前記バイポーラ型半導体素子のベース領域へ複数回
のベース導電型不純物導入を行う工程。ｂ、前記バイポーラ型半導体素子のエミッタ領域へエミ
ッタ導電型不純物導入を行う工程。ｃ、前記エミッタ領域上にエミッタ電極となる多結晶シ
リコンを堆積させて、その多結晶シリコンからエミッタ
導電型不純物をそのエミッタ領域へ導入させる工程。２、バイポーラ型半導体素子及びＭＯＳ型半導体素子を
同一基板上に有する半導体装置の製造方法において、前
記ＭＯＳ型半導体素子のゲート電極形成後に、請求項１
記載の方法によって前記バイポーラ型半導体素子を形成
することを特徴とする半導体装置の製造方法。３、バイポーラ型半導体素子のベース領域に複数回のベ
ース導電型不純物導入を行うことにより、エミッタ導電
型不純物分布との関係によって、ベースシート抵抗と電
流増幅率・ベース幅とを別々に制御することを特徴とす
る請求項１又は２記載の半導体装置の製造方法。